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技術 検出回路

出願人 株式会社リコー
発明者 角野大二郎
出願日 2008年2月14日 (13年0ヶ月経過) 出願番号 2008-032710
公開日 2009年8月27日 (11年5ヶ月経過) 公開番号 2009-194600
状態 未査定
技術分野 直流方式デジタル伝送 増幅器一般
主要キーワード シリアル伝送線路 オフセット電圧生成回路 切断検出回路 Nチャネル オフセット制御信号 オフセット制御回路 各入力トランジスタ バイアス電流供給回路
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図面 (10)

課題

プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができる、入力検出及び/又は切断検出を行う検出回路を得る。

解決手段

1対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第1検出用レシーバ2と、1対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第2検出用レシーバ3と、対応する入力端に入力された各基準電圧Vrp及びVrmにそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ7の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるMOSトランジスタからなる1対の入力トランジスタを有し、該各入力トランジスタサブストレートゲート電圧差を設けてそれぞれオフセットが設けられるようにした。

概要

背景

近年、製品インタフェース高速化され高速シリアル通信を使用したシステムの開発が進んでおり、例えばこのような高速シリアル通信としてUSBを使用したものがあった。USBの規格としてはUSB1.1規格があったが、該規格よりも高速な480Mbps通信速度を得ることができるUSB2.0規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を信号の振幅レベルの値で判定するようにしていた。

図6は、USB2.0規格に準拠した切断検出回路の従来例を示した図である。
図6の切断検出回路120は、シリアル伝送線路DP及びDMから伝送された、相反する信号レベルを有する1対のシリアルデータ信号を受信し、該シリアルデータ信号の振幅レベルによってケーブル等の伝送媒体が接続されているか否かの検出を行う切断検出用レシーバ117及び118を備えていた。切断検出用レシーバ117及び118には、受信した差動信号の振幅レベルが所定の値よりも大きくなったときのみ動作するようにしきい値にオフセットが設けられていた。更に、切断検出回路120は、切断検出用レシーバ117及び118の各出力信号UTa及びOUTbを積分して出力する積分回路114と、積分回路114の出力信号を波形整形して出力するシュミット回路115を備えている。

図7は、図6の各部の信号の例を示したタイミングチャートである。
切断検出用レシーバ117及び118は、それぞれしきい値にオフセットが設けられたレシーバをなし、シリアル伝送線路DP及びDMからしきい値VHSDISCよりも大きい振幅レベルのシリアルデータ信号を受信すると、該受信したシリアルデータ信号に応じたパルス信号をそれぞれ生成して出力信号OUTa及びOUTbとして出力する。一方、シリアル伝送線路DP及びDMからしきい値VHSDISCよりも小さい振幅レベルのシリアルデータ信号を受信しても、切断検出用レシーバ117及び118はそれぞれ反応せず、出力信号OUTa及びOUTbはそれぞれロー(Low)レベルのままである。

出力信号OUTa及びOUTbは、積分回路114で積分された後、シュミット回路115で波形整形されて2値の切断検出信号HSDISCONとして出力される。すなわち、切断検出回路120は、入力されたシリアルデータ信号の振幅レベルの違いによってケーブル等の伝送媒体が接続されているか否かの検出を行う。
図8は、図6の切断検出用レシーバ117の回路例を示した図である。
図8の切断検出用レシーバ117では、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)である入力トランジスタ121及び122は、同じサイズのPMOSトランジスタであって差動対をなしている。入力トランジスタ121とNチャネルMOSトランジスタ(以下、NMOSトランジスタと呼ぶ)123との接続部に、定電流i104がPMOSトランジスタ126によって加えられて、しきい値にオフセットが設けられている。なお、PMOSトランジスタ126のゲートにはオフセット制御信号offcntが入力されている。

図8の切断検出用レシーバ117において、PMOSトランジスタ121のゲートは、非反転入力端をなしてシリアル伝送線路DPが接続され、PMOSトランジスタ122のゲートは、反転入力端をなしてシリアル伝送線路DMが接続されている。PMOSトランジスタ122とNMOSトランジスタ124の接続部から出力信号OUTaが出力される。図示していないが、切断検出用レシーバ118における切断検出用レシーバ117との相違点は、PMOSトランジスタ121のゲートにシリアル伝送線路DMが接続され、PMOSトランジスタ122のゲートにシリアル伝送線路DPが接続されていることのみであり、回路構成は切断検出用レシーバ117と同じである。

図9は、図6のリファレンスレシーバ119の回路例を示した図である。なお、図9では、図8と同じもの又は同様のものは同じ符号で示している。
図9のリファレンスレシーバ119は、出力が1対の出力電圧VoaとVobであることと、PMOSトランジスタ121のゲートとPMOSトランジスタ122のゲートにそれぞれ異なる所定のオフセット電圧VrpとVrmが対応して入力されていること以外は図8の切断検出用レシーバ117と同じ回路構成をなしている。

オフセット電圧生成回路111から出力される異なる所定のオフセット電圧VrpとVrmが入力されたリファレンスレシーバ119の1対の出力電圧VoaとVobが同じ電圧になるように、オペアンプ113を用いてオフセット制御信号offcntを調整し、リファレンスレシーバ119の差動増幅回路部127に対するオフセット調整オフセット制御回路部128に行わせると共に、リファレンスレシーバ119に対して行わせるオフセット調整と同じオフセット調整を切断検出用レシーバ117と118に対してもそれぞれ行わせて、切断検出用レシーバ117と118のオフセットが一定になるようにしている。
このように、従来ではオフセット用の電流量を、プロセス、温度等に応じてフィードバックして調整することにより、しきい値のばらつきを低減し精度の高い切断検出回路を得ることを目的としていた。

なお、本発明とは異なるが、差動信号のシリアルデータの信号が入力される第1及び第2の各トランジスタからなる差動回路と、オフセット信号が入力される第3及び第4の各トランジスタからなる差動回路を設けると共に、第1のトランジスタのドレインと第3のトランジスタのドレインとの接続点の電圧と、第2のトランジスタのドレインと第4のトランジスタのドレインとの接続点の電圧とを比較するコンパレータが設けられ、該コンパレータは、シリアルデータ信号が与えられていないときには出力レベルが一定となり、シリアルデータ信号が与えられると、入力データに応じてレベルが変化するような出力が得られるシリアルデータ信号の検出回路があった(例えば、特許文献1参照。)。
特開2001−102878号公報

概要

プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができる、入力検出及び/又は切断検出を行う検出回路を得る。1対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第1検出用レシーバ2と、1対のシリアルデータ信号が対応する入力端に入力される差動増幅回路で構成された第2検出用レシーバ3と、対応する入力端に入力された各基準電圧Vrp及びVrmにそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ7の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるMOSトランジスタからなる1対の入力トランジスタを有し、該各入力トランジスタサブストレートゲート電圧差を設けてそれぞれオフセットが設けられるようにした。

目的

本発明は、このような問題を解決するためになされたものであり、しきい値のオフセットを差動増幅回路における入力トランジスタの基板バイアスの差によって調整することにより、プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができるUSB規格等に準拠した、高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び/又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路を得ることを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

相反する信号レベルを有する1対のシリアルデータ信号が入力されたか否かの入力検出、及び/又は該1対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路において、前記1対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第1検出用レシーバ回路部と、前記1対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第2検出用レシーバ回路部と、前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各出力信号から所定の方法で前記入力検出及び/又は前記切断検出を行う検出回路部と、を備え、前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるMOSトランジスタからなる1対の第1入力トランジスタを有し、該各第1入力トランジスタのサブストレートゲート電圧差を設けることによりそれぞれオフセットが設けられることを特徴とする検出回路。

請求項2

前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各差動増幅回路は、前記各第1入力トランジスタの負荷をなす第1負荷回路部と、前記各第1入力トランジスタに第1バイアス電流を供給する第1バイアス電流供給回路部と、をそれぞれ備え、前記各第1入力トランジスタのそれぞれのサブストレートゲートは、前記第1バイアス電流供給回路部の入力端と出力端に対応して接続されることを特徴とする請求項1記載の検出回路。

請求項3

対応する入力端に入力された各所定の電圧にそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ回路部と、該リファレンスレシーバ回路部から出力された各出力電圧電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、を備え、前記第1バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第1バイアス電流を生成することを特徴とする請求項2記載の検出回路。

請求項4

前記リファレンスレシーバ回路部の差動増幅回路は、前記各所定の電圧が対応してゲートに入力されるMOSトランジスタからなる1対の第2入力トランジスタを有し、該各第2入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられることを特徴とする請求項3記載の検出回路。

請求項5

前記リファレンスレシーバ回路部の差動増幅回路は、前記各第2入力トランジスタの負荷をなす第2負荷回路部と、前記各第2入力トランジスタに第2バイアス電流を供給する第2バイアス電流供給回路部と、を備え、前記各第2入力トランジスタのそれぞれのサブストレートゲートは、前記第2バイアス電流供給回路部の入力端と出力端に対応して接続されることを特徴とする請求項4記載の検出回路。

請求項6

前記第2バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第2バイアス電流を生成することを特徴とする請求項5記載の検出回路。

技術分野

0001

本発明は、USB等を使用した高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び/又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路に関する。

背景技術

0002

近年、製品インタフェース高速化され高速シリアル通信を使用したシステムの開発が進んでおり、例えばこのような高速シリアル通信としてUSBを使用したものがあった。USBの規格としてはUSB1.1規格があったが、該規格よりも高速な480Mbps通信速度を得ることができるUSB2.0規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を信号の振幅レベルの値で判定するようにしていた。

0003

図6は、USB2.0規格に準拠した切断検出回路の従来例を示した図である。
図6の切断検出回路120は、シリアル伝送線路DP及びDMから伝送された、相反する信号レベルを有する1対のシリアルデータ信号を受信し、該シリアルデータ信号の振幅レベルによってケーブル等の伝送媒体が接続されているか否かの検出を行う切断検出用レシーバ117及び118を備えていた。切断検出用レシーバ117及び118には、受信した差動信号の振幅レベルが所定の値よりも大きくなったときのみ動作するようにしきい値にオフセットが設けられていた。更に、切断検出回路120は、切断検出用レシーバ117及び118の各出力信号UTa及びOUTbを積分して出力する積分回路114と、積分回路114の出力信号を波形整形して出力するシュミット回路115を備えている。

0004

図7は、図6の各部の信号の例を示したタイミングチャートである。
切断検出用レシーバ117及び118は、それぞれしきい値にオフセットが設けられたレシーバをなし、シリアル伝送線路DP及びDMからしきい値VHSDISCよりも大きい振幅レベルのシリアルデータ信号を受信すると、該受信したシリアルデータ信号に応じたパルス信号をそれぞれ生成して出力信号OUTa及びOUTbとして出力する。一方、シリアル伝送線路DP及びDMからしきい値VHSDISCよりも小さい振幅レベルのシリアルデータ信号を受信しても、切断検出用レシーバ117及び118はそれぞれ反応せず、出力信号OUTa及びOUTbはそれぞれロー(Low)レベルのままである。

0005

出力信号OUTa及びOUTbは、積分回路114で積分された後、シュミット回路115で波形整形されて2値の切断検出信号HSDISCONとして出力される。すなわち、切断検出回路120は、入力されたシリアルデータ信号の振幅レベルの違いによってケーブル等の伝送媒体が接続されているか否かの検出を行う。
図8は、図6の切断検出用レシーバ117の回路例を示した図である。
図8の切断検出用レシーバ117では、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)である入力トランジスタ121及び122は、同じサイズのPMOSトランジスタであって差動対をなしている。入力トランジスタ121とNチャネルMOSトランジスタ(以下、NMOSトランジスタと呼ぶ)123との接続部に、定電流i104がPMOSトランジスタ126によって加えられて、しきい値にオフセットが設けられている。なお、PMOSトランジスタ126のゲートにはオフセット制御信号offcntが入力されている。

0006

図8の切断検出用レシーバ117において、PMOSトランジスタ121のゲートは、非反転入力端をなしてシリアル伝送線路DPが接続され、PMOSトランジスタ122のゲートは、反転入力端をなしてシリアル伝送線路DMが接続されている。PMOSトランジスタ122とNMOSトランジスタ124の接続部から出力信号OUTaが出力される。図示していないが、切断検出用レシーバ118における切断検出用レシーバ117との相違点は、PMOSトランジスタ121のゲートにシリアル伝送線路DMが接続され、PMOSトランジスタ122のゲートにシリアル伝送線路DPが接続されていることのみであり、回路構成は切断検出用レシーバ117と同じである。

0007

図9は、図6リファレンスレシーバ119の回路例を示した図である。なお、図9では、図8と同じもの又は同様のものは同じ符号で示している。
図9のリファレンスレシーバ119は、出力が1対の出力電圧VoaとVobであることと、PMOSトランジスタ121のゲートとPMOSトランジスタ122のゲートにそれぞれ異なる所定のオフセット電圧VrpとVrmが対応して入力されていること以外は図8の切断検出用レシーバ117と同じ回路構成をなしている。

0008

オフセット電圧生成回路111から出力される異なる所定のオフセット電圧VrpとVrmが入力されたリファレンスレシーバ119の1対の出力電圧VoaとVobが同じ電圧になるように、オペアンプ113を用いてオフセット制御信号offcntを調整し、リファレンスレシーバ119の差動増幅回路部127に対するオフセット調整オフセット制御回路部128に行わせると共に、リファレンスレシーバ119に対して行わせるオフセット調整と同じオフセット調整を切断検出用レシーバ117と118に対してもそれぞれ行わせて、切断検出用レシーバ117と118のオフセットが一定になるようにしている。
このように、従来ではオフセット用の電流量を、プロセス、温度等に応じてフィードバックして調整することにより、しきい値のばらつきを低減し精度の高い切断検出回路を得ることを目的としていた。

0009

なお、本発明とは異なるが、差動信号のシリアルデータの信号が入力される第1及び第2の各トランジスタからなる差動回路と、オフセット信号が入力される第3及び第4の各トランジスタからなる差動回路を設けると共に、第1のトランジスタのドレインと第3のトランジスタのドレインとの接続点の電圧と、第2のトランジスタのドレインと第4のトランジスタのドレインとの接続点の電圧とを比較するコンパレータが設けられ、該コンパレータは、シリアルデータ信号が与えられていないときには出力レベルが一定となり、シリアルデータ信号が与えられると、入力データに応じてレベルが変化するような出力が得られるシリアルデータ信号の検出回路があった(例えば、特許文献1参照。)。
特開2001−102878号公報

発明が解決しようとする課題

0010

しかし、図9のような構成ではリファレンスレシーバ119に設けられたしきい値のオフセットが大きい場合に、入力トランジスタ121と122の各ゲート電圧の差が大きくなり、入力トランジスタ121と122に流れる電流i108とi109の差が非常に大きくなる。このため、PMOSトランジスタ126によって加えられるオフセット電流i104が大きくなり、オフセット電流i104が差動増幅回路部127のPMOSトランジスタ125を流れるテール電流バイアス電流)i107に相当する電流量になってしまう。

0011

このような状況下で、トランジスタのサイズやしきい値電圧プロセス変動によってばらつくと、リファレンスレシーバ119と切断検出用レシーバ117,118との間でオフセット電流i104が大きく異なってしまい、しきい値のオフセットがばらついてしまうという問題があった。具体的には、図8で示した切断検出用レシーバ117において、オフセット電流i104がばらついてテール電流i107よりも大きくなり、PMOSトランジスタ122を流れる電流i106よりも大きくなると、シリアル伝送線路DP及びDMに大きな振幅のシリアルデータが入力されても、出力信号OUTaはローレベルのまま一定となり切断検出ができなくなるという問題があった。

0012

実際に、USB2.0規格において、切断検出回路のしきい値のオフセットはシリアルデータ検出回路の場合と比較すると5倍程度と非常に大きいため、このような問題が発生する可能性があった。オフセットのばらつきを小さくするためには、各入力トランジスタゲート面積を大きくする方法が考えられるが、このようにすると切断検出用レシーバ117及び118の動作スピードが低下するという問題が発生すると共に、抑えることができるオフセットのばらつき範囲にも限界があった。

0013

本発明は、このような問題を解決するためになされたものであり、しきい値のオフセットを差動増幅回路における入力トランジスタの基板バイアスの差によって調整することにより、プロセス変動等によるサンプルごとのしきい値のばらつきを低減させることができ、高速動作を行うことができるUSB規格等に準拠した、高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び/又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路を得ることを目的とする。

課題を解決するための手段

0014

この発明に係る検出回路は、相反する信号レベルを有する1対のシリアルデータ信号が入力されたか否かの入力検出、及び/又は該1対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路において、
前記1対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第1検出用レシーバ回路部と、
前記1対のシリアルデータ信号が対応する入力端にそれぞれ入力される差動増幅回路で構成された第2検出用レシーバ回路部と、
前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各出力信号から所定の方法で前記入力検出及び/又は前記切断検出を行う検出回路部と、
を備え、
前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるMOSトランジスタからなる1対の第1入力トランジスタを有し、該各第1入力トランジスタのサブストレートゲート電圧差を設けることによりそれぞれオフセットが設けられるものである。

0015

具体的には、前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各差動増幅回路は、
前記各第1入力トランジスタの負荷をなす第1負荷回路部と、
前記各第1入力トランジスタに第1バイアス電流を供給する第1バイアス電流供給回路部と、
をそれぞれ備え、
前記各第1入力トランジスタのそれぞれのサブストレートゲートは、前記第1バイアス電流供給回路部の入力端と出力端に対応して接続されるようにした。

0016

また、対応する入力端に入力された各所定の電圧にそれぞれオフセットを加えて出力する差動増幅回路で構成されたリファレンスレシーバ回路部と、
該リファレンスレシーバ回路部から出力された各出力電圧電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、
を備え、
前記第1バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第1バイアス電流を生成するようにした。

0017

この場合、前記リファレンスレシーバ回路部の差動増幅回路は、前記各所定の電圧が対応してゲートに入力されるMOSトランジスタからなる1対の第2入力トランジスタを有し、該各第2入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられるようにした。

0018

具体的には、前記リファレンスレシーバ回路部の差動増幅回路は、
前記各第2入力トランジスタの負荷をなす第2負荷回路部と、
前記各第2入力トランジスタに第2バイアス電流を供給する第2バイアス電流供給回路部と、
を備え、
前記各第2入力トランジスタのそれぞれのサブストレートゲートは、前記第2バイアス電流供給回路部の入力端と出力端に対応して接続されるようにした。

0019

この場合、前記第2バイアス電流供給回路部は、前記オフセット制御信号に応じた前記第2バイアス電流を生成するようにした。

発明の効果

0020

本発明の検出回路によれば、前記第1検出用レシーバ回路部及び前記第2検出用レシーバ回路部の各差動増幅回路は、前記各シリアルデータ信号が対応してゲートに入力されるMOSトランジスタからなる1対の第1入力トランジスタを有し、該各第1入力トランジスタのサブストレートゲートに電圧差を設けることによりそれぞれオフセットが設けられるようにした。このことから、プロセス変動によってトランジスタのサイズやしきい値電圧がばらついたことによる、しきい値のオフセットのばらつきを低減させることができ、ケーブル等の伝送媒体が接続されているか否かの切断検出を正確かつ高速に行うことができると共に、USB2.0規格等で規定されているように、しきい値のオフセットが大きい検出回路等でもシリアルデータ信号が入力されたか否かの入力検出を正確かつ高速に行うことができ、USB規格等に準拠した安定したシステムを提供することができる。

0021

また、前記の効果により、プロセス変動を考慮して差動増幅回路の入力トランジスタのゲート面積を大きくする必要がなくなるため、シリアルデータ受信時にシリアルデータ信号を検出したこと、及び/又はケーブルが切断されたことを示す信号を高速に生成することができる。

発明を実施するための最良の形態

0022

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における検出回路の回路例を示した図である。
図1の検出回路1は、USB等を使用した高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び/又はケーブル等の伝送媒体が接続されているか否かの切断検出を行うものである。

0023

検出回路1は、シリアル伝送線路DP及びDMが対応する入力端に接続されて1対のシリアルデータ信号が入力される差動増幅回路で構成された第1検出用レシーバ2と、第1検出用レシーバ2と同じ回路構成である第2検出用レシーバ3とを備えている。また、検出回路1は、第1検出用レシーバ2及び第2検出用レシーバ3の各出力信号OUT1及びOUT2を積分する積分回路4と、積分回路4から出力された信号S1の波形整形を行って2値の検出信号HSDISCONとして出力するシュミット回路5とを備えている。

0024

更に、検出回路1は、所定の基準電圧VrpとVrmをそれぞれ生成して出力するオフセット電圧生成回路6と、非反転入力端と反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ7と、リファレンスレシーバ7から出力された1対の出力電圧Vo1及びVo2の電圧比較を行い、該比較結果に応じたオフセット制御信号offcntを生成して第1検出用レシーバ2、第2検出用レシーバ3及びリファレンスレシーバ7にそれぞれ出力するオペアンプ8とを備えている。なお、第1検出用レシーバ2は第1検出用レシーバ回路部を、第2検出用レシーバ3は第2検出用レシーバ回路部を、積分回路4及びシュミット回路5は検出回路部をそれぞれなす。また、リファレンスレシーバ7はリファレンスレシーバ回路部を、オペアンプ8はオフセット制御信号生成回路部をそれぞれなす。

0025

第1検出用レシーバ2の非反転入力端と第2検出用レシーバ3の反転入力端にはシリアル伝送線路DPがそれぞれ接続され、第1検出用レシーバ2の反転入力端と第2検出用レシーバ3の非反転入力端にはシリアル伝送線路DMがそれぞれ接続されている。また、リファレンスレシーバ7において、非反転入力端には基準電圧Vrpが、反転入力端には基準電圧Vrmがそれぞれ入力され、リファレンスレシーバ7は、基準電圧VrpとVrmに所定のオフセット値(Vrp−Vrm)を加えて出力電圧Vo1及びVo2としてオペアンプ8に出力する。オペアンプ8の出力信号は、オフセットを制御する制御信号offcntとして第1検出用レシーバ2、第2検出用レシーバ3及びリファレンスレシーバ7にそれぞれ出力される。

0026

ここで、図2は、図1で示した第1検出用レシーバ2の内部回路例を示した回路図である。
図2において、第1検出用レシーバ2は、差動増幅回路部11とオフセット制御回路部12とで構成されている。差動増幅回路部11は、差動対をなすPMOSトランジスタM1,M2、カレントミラー回路を形成して該差動対の負荷をなすNMOSトランジスタM3,M4で構成されている。なお、図2では、PMOSトランジスタM1及びM2はそれぞれ第1入力トランジスタを、NMOSトランジスタM3及びM4は第1負荷回路部を、オフセット制御回路部12は第1バイアス電流供給回路部をそれぞれなす。

0027

PMOSトランジスタM1とNMOSトランジスタM3が直列に接続され、PMOSトランジスタM2とNMOSトランジスタM4が直列に接続されている。また、NMOSトランジスタM3とM4の各ゲートは接続され、該接続部はNMOSトランジスタM3のドレインに接続されており、NMOSトランジスタM3及びM4の各ソースは接続され、該接続部は接地電圧SSに接続されている。PMOSトランジスタM1のゲートは非反転入力端をなしており、シリアル伝送線路DPが接続されている。また、PMOSトランジスタM2のゲートは反転入力端をなしており、シリアル伝送線路DMが接続されている。

0028

PMOSトランジスタM1のサブストレートゲート(基板端子ともいう)はソースに接続され、PMOSトランジスタM2のサブストレートゲートは電源電圧DDに接続されている。また、NMOSトランジスタM3及びM4の各サブストレートゲートはそれぞれ接地電圧VSSに接続されている。PMOSトランジスタM2とNMOSトランジスタM4との接続部が第1検出用レシーバ2の出力端をなし、該出力端から出力信号OUT1が出力される。
オフセット制御回路部12は、差動増幅回路部11のバイアス電流であるテール電流を生成するPMOSトランジスタM5と、PMOSトランジスタM5のドレインと、PMOSトランジスタM1及びM2の各ソースの接続部との間に接続された抵抗R1とを備えている。PMOSトランジスタM5において、ゲートにはオフセット制御信号offcntが入力され、サブストレートゲートは電源電圧VDDに接続されている。

0029

なお、第2検出用レシーバ3における第1検出用レシーバ2との相違点は、PMOSトランジスタM1のゲートにシリアル伝送線路DMが接続され、PMOSトランジスタM2のゲートにシリアル伝送線路DPが接続されていることのみであり、回路構成は第1検出用レシーバ2と同じである。
このような構成において、PMOSトランジスタM1のドレイン電流をi1とし、PMOSトランジスタM2のドレイン電流をi2とする。更に、オフセット制御回路部12からPMOSトランジスタM1とM2に流れるPMOSトランジスタM5のドレイン電流をi3とする。なお、電流i3は第1バイアス電流をなす。電流i3は、電流i1とi2との和であり、電流i3は、第1検出用レシーバ2のしきい値にオフセットを設けるためのものである。PMOSトランジスタM1とM2の各ソースの接続部の電圧をV1とする。

0030

電流i1は、シリアル伝送線路DPからの入力電圧電圧値で決まり、電流i2はシリアル伝送線路DMからの入力電圧の電圧値で決まる。電流i3の電流値に比例して第1検出用レシーバ2のしきい値のオフセットが大きくなり、該オフセット値はオペアンプ8から入力されるオフセット制御信号offcntの電圧で調整することができる。具体的には、オペアンプ8からのオフセット制御信号offcntの電圧が小さくなるほど電流i3は大きくなって電圧V1が小さくなり、PMOSトランジスタM2の基板バイアス電圧及びしきい値電圧が大きくなる。このとき、PMOSトランジスタM1の基板バイアス電圧は0のままでありPMOSトランジスタM1のしきい値電圧は一定であるため、第1検出用レシーバ2のオフセットは大きくなる。

0031

一方、オペアンプ8から出力されたオフセット制御信号offcntの電圧が大きくなるほど電流i3は小さくなって電圧V1が大きくなり、PMOSトランジスタM2の基板バイアス電圧としきい値電圧がそれぞれ小さくなる。このときも同様に、PMOSトランジスタM1の基板バイアス電圧は0のままであり、PMOSトランジスタM1のしきい値電圧が一定であるため、第1検出用レシーバ2のオフセットは小さくなる。このように、オペアンプ8の出力信号であるオフセット制御信号offcntに応じて、第1検出用レシーバ2のオフセットを調整することができる。

0032

図3は、図1で示したリファレンスレシーバ7の回路例を示した図である。なお、図3では、図2と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図3のリファレンスレシーバ7の構成において、PMOSトランジスタM1のドレイン電流をi11とし、PMOSトランジスタM2のドレイン電流をi12とする。
図3において、リファレンスレシーバ7は、差動増幅回路部11とオフセット制御回路部12とで構成されている。なお、図3では、PMOSトランジスタM1及びM2はそれぞれ第2入力トランジスタを、NMOSトランジスタM3及びM4は第2負荷回路部を、オフセット制御回路部12は第2バイアス電流供給回路部をそれぞれなし、電流i3は第2バイアス電流をなす。

0033

差動増幅回路部11において、PMOSトランジスタM1のゲートには基準電圧Vrpが、PMOSトランジスタM2のゲートには基準電圧Vrmがそれぞれ入力され、入力された基準電圧VrpとVrmは所定のオフセット値(Vrp−Vrm)が与えられてリファレンスレシーバ7から出力される。PMOSトランジスタM1とNMOSトランジスタM3との接続部から出力電圧Vo1が出力され、PMOSトランジスタM2とNMOSトランジスタM4との接続部からは出力電圧Vo2が出力される。

0034

このように、リファレンスレシーバ7から出力された差動出力電圧Vo1及びVo2はオペアンプ8の対応する入力端にそれぞれ入力され、リファレンスレシーバ7は、オペアンプ8からの比較結果を示す電圧がフィードバックされ、オフセット制御信号offcntによりオフセットの調整が行われる。オペアンプ8は、リファレンスレシーバ7の出力電圧Vo1とVo2が同じ値になるように、すなわち、電流i11とi12が同じになるようにリファレンスレシーバ7のオフセットを調整する。このため、第1検出用レシーバ2、第2検出用レシーバ3及びリファレンスレシーバ7は、基準電圧VrpとVrmとの差であるオフセット値(Vrp−Vrm)に応じたしきい値となり、プロセス、温度、電源電圧等が変化しても第1検出用レシーバ2、第2検出用レシーバ3及びリファレンスレシーバ7の各しきい値は一定になる。

0035

更に、第1検出用レシーバ2及び第2検出用レシーバ3は、従来のような付加的なオフセット電流によってではなくて、差動信号が入力されるトランジスタの基板バイアスの差、すなわちしきい値電圧の差によってオフセットが設けられているため、オフセットが大きい場合においても、プロセス変動によるサンプルごとのしきい値のばらつきを低減させることができる。
USB2.0規格で規定されたシリアルデータ信号の振幅は、シリアル伝送線路DP,DMが接続されているときで400mV、シリアル伝送線路DP,DMが切断されているときで800mVであり、USB1.1規格で規定された3.3Vよりもかなり小さい値になっている。

0036

このように、シリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図1図3で示した検出回路1は、シリアル伝送線路DP及びDMからの1対のシリアルデータ信号の振幅判定を正確に行うことができ、該1対のシリアルデータ信号が入力されたか否かの入力検出、及び/又は該1対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を正確に行うことができる。また、検出回路1は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。

0037

ここで、図4は、図1で示した積分回路4の内部回路例を示した図である。
図4において、積分回路4は、PMOSトランジスタM11、NMOSトランジスタM12,M13及びローパスフィルタ15で構成されている。電源電圧VDDと接地電圧VSSとの間には、PMOSトランジスタM11とNMOSトランジスタM12が直列に接続され、NMOSトランジスタM12と並列にNMOSトランジスタM13が接続されている。PMOSトランジスタM11のゲートは接地電圧VSSに接続され、NMOSトランジスタM12のゲートには第1検出用レシーバ2からの出力信号OUT1が入力され、NMOSトランジスタM13のゲートには第2検出用レシーバ3からの出力信号OUT2が入力されている。PMOSトランジスタM11、NMOSトランジスタM12及びM13の接続部がローパスフィルタ15の入力端に接続されている。ローパスフィルタ15の出力信号が積分回路4の出力信号S1をなしている。

0038

ここで、NMOSトランジスタM12とM13の各電流駆動能力は、PMOSトランジスタM11よりもそれぞれ大きくし、PMOSトランジスタM11のオン抵抗に対してNMOSトランジスタM12及びM13の各オン抵抗は十分に小さいものとする。このようにすることにより、NMOSトランジスタM12及びM13の各ゲートに対応して入力された信号OUT1及びOUT2は、信号レベルが反転されてローパスフィルタ15に入力され、ローパスフィルタ15で積分されてシュミット回路5に出力される。

0039

また、信号OUT1が立ち上がると共に信号OUT2が立ち下がるとき、又は信号OUT1が立ち下がると共に信号OUT2が立ち上がるときに、信号OUT1とOUT2が同じ電圧になることがある。このように、信号OUT1とOUT2の信号レベルが遷移する短い期間、積分回路4の出力信号S1には小さいパルスが発生する可能性がある。シュミット回路5は、入力された2値の信号S1の立ち上がり立ち下がりに対して、それぞれ異なるしきい値を有しており、これによって前記小さいパルスを有する2値の信号を波形整形して出力することができる。

0040

図5は、図1の各部の信号の例を示したタイミングチャートである。
第1検出用レシーバ2及び第2検出用レシーバ3は、しきい値にオフセットが設けられたレシーバをなしており、シリアル伝送線路DP及びDMからしきい値VHSDISCよりも大きい振幅レベルのシリアルデータ信号を受信すると、該データ信号に応じたパルス信号を生成して出力信号OUT1及びOUT2として出力する。一方、シリアル伝送線路DP及びDMからしきい値VHSDISCより小さい振幅レベルのシリアルデータ信号を受信しても、第1検出用レシーバ2及び第2検出用レシーバ3は反応せず、出力信号OUT1及びOUT2はそれぞれローレベルのままである。

0041

出力信号OUT1及びOUT2は、積分回路4で積分された後、シュミット回路5で波形整形されて2値の検出信号HSDISCONとして出力される。すなわち、検出回路1は、入力されたシリアルデータ信号の振幅レベルの違いによって、相反する信号レベルを有する1対のシリアルデータ信号が入力されたか否かの入力検出、及び/又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う。

0042

このように、本第1の実施の形態における検出回路は、従来のように付加的なオフセット電流によってではなく、差動信号が入力されるトランジスタの基板バイアスの差、すなわちしきい値電圧の差によってオフセットを設けるようにした。このようにすることにより、プロセス変動によってトランジスタのサイズやしきい値電圧がばらついたことによる、しきい値のオフセットのばらつきを低減させることができ、ケーブル等の伝送媒体が接続されているか否かの切断検出を正確かつ高速に行うことができ、USB2.0規格等で規定されているように、しきい値のオフセットが大きい検出回路等でもシリアルデータ信号が入力されたか否かの入力検出を正確かつ高速に行うことができる。

図面の簡単な説明

0043

本発明の第1の実施の形態における検出回路の回路例を示した図である。
図1で示した第1検出用レシーバ2の内部回路例を示した回路図である。
図1で示したリファレンスレシーバ7の回路例を示した図である。
図1で示した積分回路4の内部回路例を示した図である。
図1の各部の信号の例を示したタイミングチャートである。
USB2.0規格に準拠した切断検出回路の従来例を示した図である。
図6の各部の信号の例を示したタイミングチャートである。
図6の切断検出用レシーバ117の回路例を示した図である。
図6のリファレンスレシーバ119の回路例を示した図である。

符号の説明

0044

1検出回路
2 第1検出用レシーバ
3 第2検出用レシーバ
4積分回路
5シュミット回路
6オフセット電圧生成回路
7リファレンスレシーバ
8オペアンプ
11差動増幅回路部
12オフセット制御回路部
M1,M2,M5PMOSトランジスタ
M3,M4NMOSトランジスタ
R1 抵抗

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