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技術 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法

出願人 株式会社東芝
発明者 野津山泰幸
出願日 2008年2月15日 (12年10ヶ月経過) 出願番号 2008-034372
公開日 2009年8月27日 (11年4ヶ月経過) 公開番号 2009-192407
状態 特許登録済
技術分野 CAD 電子回路の試験
主要キーワード 未検出情報 故障検出情報 隣接距離 見逃し率 テスト品 観測ポイント 複数製品 配線要素
関連する未来課題
重要な関連分野

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図面 (10)

課題

テスト品質の向上を図ることが可能な半導体集積回路テスト品質評価装置を提供する。

解決手段

半導体集積回路のテスト品質評価装置100は、テストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障レイアウト情報リンク部と、未検出故障の重みと、不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積をテストパターンによる不良残存率として出力するテスト品質指標算出部と、不良残存率が目標値以下であるか否かを判定する判定部と、判定部により不良残存率が目標値より高いと判定された場合に、重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントテスト対象回路論理ネットに挿入するテストポイント挿入部と、を備える。

概要

背景

近年、プロセスの微細化と配線多層化に伴い、様々な新しい不良モードが出現している。これにより、従来のようなLSI内部に縮退故障モデル)を仮定したテストパターン発生だけでは、顧客が要求するテスト品質を達成困難となってきた。

例えば、信号配線間ショート不良発生率が高まり、ブリッジ故障(モデル)の考慮が必要となる。また、LSIの高速化により、最小サイズビア(以下、単にVIAと表記)の抵抗増加に伴う異常遅延不良の発生も増加する。このため、遅延故障(モデル)も重要となってくる。

しかしながら、上記全ての故障モデルを考慮し、個別に対応するテストパターンを発生することは、大幅なリソース増加とパターン増加(テストコスト増加)を伴うことになる。

このため、多くの不良モードが存在する中で、LSIに印加したテストパターンによってどの程度の戻入率(および出荷前システムテストでの不良率)が想定されるかを高精度に推定する必要がある。すなわち、このような推定をするための、総合的なテスト品質指標またはLSI内部の不良残存率を求めることが、極めて重要になってきている。

すなわち、信頼できるテスト品質指標の導入により、効率的なテスト品質向上と効果的なテストパターン削減が実現されると期待される。

従来のLSIのテスト品質指標として最も古い部類に属するものは、故障検出率と不良残存率および歩留りとの関係について表現したものである。

例えば、ディフェクト・レベル(不良残存率)DLは、式(1)のように表される(Williams−Brownモデル、例えば、非特許文献1参照。)。なお、式(1)において、Y:歩留り、FC:故障検出率である。

DL=1−Y(1−FC)・・・(1)

この式(1)では、各故障の発生確率が互いに独立で同一の値pであることを前提としている。

ここで、テスト対象となるデバイス(DUT:Device Under Test)の全仮定故障n個の内、m個が検出可能(即ち、FC = m/n)として、事象A: 全てのn個の故障について不良でない事象、B: 全てのm個の故障について不良でない事象を考える。これらの事象において、条件付き確率P(A|B)は、式(2)のように表される。

P(A|B)=P(A∩B)/P(B)=(1−p)n/(1−p)m・・・(2)

ここで、DL=1−P(A|B)であり、Y=(1−p)nである。これにより、ディフェクト・レベルDLは、式(3)のように表される。

DL=1−Y(1−m/n)=1−Y(1−FC)・・・(3)

上式(3)に具体的な値を入れてみると、例えば、以下のような結果となる。

Y=70%の時、FC=99%では、不良残存率DL=0.35%(3500ppm)となる。

また、Y=90%の時、不良残存率DL=100ppm にしようとすると、FC=99.9%となる必要がある。

上式(3)は、故障検出率FCを歩留りY、不良残存率DLと結びつけたという点で評価できる。しかし、LSI内に仮定された総故障数を基に考えた式であり、現実の結果との一致は必ずしも良くないこと(場合によっては1桁異なる)が知られている。したがって、何らかの改良が必要なことは明らかである。例えば、ある経験的な式として、式(4)が使用されている。

DL =1− Y(1−√FC )・・・(4)

この式(4)によって、不良残存率と不良発生率との相関がある程度向上することが知られている。しかし、こうした方法は明確な根拠に乏しく、複数の故障モデルを導入した場合にどうなるかもはっきりしないという問題があった。

一方、歩留りYの表現については、例えば、以下の式(5)もある。これは、チップ上に落ちダスト数が少なく、Poisson分布に従うとした場合のものである。なお、式(5)において、A:対象部分の面積D0ダスト密度である。

Y=exp[−A・D0]・・・(5)

式(3)、式(5)を組合せることにより、以下の関係式(6)を得る。

DL=1−exp[−A・D0・(1−FC)]・・・(6)

式(6)において指数項が0に近ければ(すなわち、ダストのレベルが低く、故障検出率FCが高ければ)、この式(6)は以下の式(7)のように近似される。

DL≒A・D0・(1−FC)、または、DL≒A・D0・(1−√FC)・・・(7)

最近は、全体的なダスト情報だけでなく、各層別のCA(Critical Area)に対応したダスト情報を用いて、精度を向上する努力がなされている。しかし、故障と不良モードの対応付けが不十分であり、不良残存率DLと故障検出率FCとの間に高い相関を期待できないという問題があった。

上記に対し、最近は、プロセスの微細化に伴って各故障にレイアウト重みを付加した重み付き故障検出率が利用されるようになってきている。

さらに、従来のテスト品質評価では、例えば、各故障が各レイアウト要素に発生する不良と対応付け可能なことに注目し、それぞれに対し対応するレイアウト要素の重み付けを行ない、主に多数の不良解析結果の積上げから得られる相対的な不良発生率情報に基づいて、個々の故障モデルの到達故障検出率を決定し、効率的にテストパターンを発生していくものがある。これにより、最小に近いテストパターンにより、必要とするテスト品質に到達可能である(例えば、特許文献1参照。)。

しかしながら、上記従来技術においては、結果として得られた各重み付き故障検出率が、実際のLSIのテスト品質指標としてどのように定量化されるかについての開示はなされていない。

以上のように、市場不良率等と強い相関のあるLSI内部の不良残存率の推定においては、不良発生率と直接的な相関のあるレイアウト情報活用する手法が見られるようになってきた。

しかし、まだ適切な関係式が提案されているとは言えない。すなわち、テスト適用後に製品内部に残存する不良レベルを算出する際、定義が曖昧な歩留りを含む理論式ベースにしている。これにより、折角レイアウト要素の重みを付加した故障検出率等を用いても、製品内部の残存不良率を高精度に求めることができない。

したがって、残存不良率と、市場不良率、実機不良率、または市場不良率と実機不良率の和と、の高い相関を期待しにくい。これにより、上記従来技術においては、テスト品質の向上を図ることが困難になるという問題があった。
T.W.Williams and N.C.Brown, ”Defect Level as a Function of Fault Coverage”,IEEE Trans. Comp., Vol C-30, pp.978-988, Dec., 1981.
特開2006−10351号

概要

テスト品質の向上をることが可能な半導体集積回路テスト品質評価装置を提供する。半導体集積回路のテスト品質評価装置100は、テストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、未検出故障の重みと、不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積をテストパターンによる不良残存率として出力するテスト品質指標算出部と、不良残存率が目標値以下であるか否かを判定する判定部と、判定部により不良残存率が目標値より高いと判定された場合に、重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントテスト対象回路論理ネットに挿入するテストポイント挿入部と、を備える。

目的

本発明は、テスト品質の向上を図ることが可能な半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

指定された故障モデルに対応するテスト対象回路故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、前記不良残存率が目標値以下であるか否かを判定する判定部と、前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備えることを特徴とする半導体集積回路テスト品質評価装置

請求項2

指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成するとともに、前記故障のうち前記テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を前記検出故障の重みとして対応付けて、重み付き検出故障辞書を作成する故障−レイアウト情報リンク部と、前記テストパターンにより前記故障が検出可能な場合に前記レイアウト要素に発生する他の故障を見逃す率を前記検出故障の重みに乗算した値と前記未検出故障の重みの和と、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、前記不良残存率が目標値以下であるか否かを判定する判定部と、前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備えることを特徴とする半導体集積回路のテスト品質評価装置。

請求項3

前記未検出故障には、前記テスト対象回路のシステム動作に関連する故障のみが含まれることを特徴とする請求項1または2に記載の半導体集積回路のテスト品質評価装置。

請求項4

指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成し、前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の前記不良発生率と、を乗算することにより、前記テストパターンによる不良残存率を算出し、算出された前記不良残存率が目標値以下であるか否かを判定し、前記不良残存率が前記目標値より高いと判定した場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入することを特徴とする半導体集積回路のテスト品質評価方法

請求項5

前記未検出故障には、前記テスト対象回路のシステム動作に関連する故障のみが含まれることを特徴とする請求項4に記載の半導体集積回路のテスト品質評価方法。

技術分野

0001

本発明は、半導体集積回路を評価するための半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品評価方法に関する。

背景技術

0002

近年、プロセスの微細化と配線多層化に伴い、様々な新しい不良モードが出現している。これにより、従来のようなLSI内部に縮退故障モデル)を仮定したテストパターン発生だけでは、顧客が要求するテスト品質を達成困難となってきた。

0003

例えば、信号配線間ショート不良発生率が高まり、ブリッジ故障(モデル)の考慮が必要となる。また、LSIの高速化により、最小サイズビア(以下、単にVIAと表記)の抵抗増加に伴う異常遅延不良の発生も増加する。このため、遅延故障(モデル)も重要となってくる。

0004

しかしながら、上記全ての故障モデルを考慮し、個別に対応するテストパターンを発生することは、大幅なリソース増加とパターン増加(テストコスト増加)を伴うことになる。

0005

このため、多くの不良モードが存在する中で、LSIに印加したテストパターンによってどの程度の戻入率(および出荷前システムテストでの不良率)が想定されるかを高精度に推定する必要がある。すなわち、このような推定をするための、総合的なテスト品質指標またはLSI内部の不良残存率を求めることが、極めて重要になってきている。

0006

すなわち、信頼できるテスト品質指標の導入により、効率的なテスト品質向上と効果的なテストパターン削減が実現されると期待される。

0007

従来のLSIのテスト品質指標として最も古い部類に属するものは、故障検出率と不良残存率および歩留りとの関係について表現したものである。

0008

例えば、ディフェクト・レベル(不良残存率)DLは、式(1)のように表される(Williams−Brownモデル、例えば、非特許文献1参照。)。なお、式(1)において、Y:歩留り、FC:故障検出率である。

DL=1−Y(1−FC)・・・(1)

0009

この式(1)では、各故障の発生確率が互いに独立で同一の値pであることを前提としている。

0010

ここで、テスト対象となるデバイス(DUT:Device Under Test)の全仮定故障n個の内、m個が検出可能(即ち、FC = m/n)として、事象A: 全てのn個の故障について不良でない事象、B: 全てのm個の故障について不良でない事象を考える。これらの事象において、条件付き確率P(A|B)は、式(2)のように表される。

P(A|B)=P(A∩B)/P(B)=(1−p)n/(1−p)m・・・(2)

0011

ここで、DL=1−P(A|B)であり、Y=(1−p)nである。これにより、ディフェクト・レベルDLは、式(3)のように表される。

DL=1−Y(1−m/n)=1−Y(1−FC)・・・(3)

0012

上式(3)に具体的な値を入れてみると、例えば、以下のような結果となる。

0013

Y=70%の時、FC=99%では、不良残存率DL=0.35%(3500ppm)となる。

0014

また、Y=90%の時、不良残存率DL=100ppm にしようとすると、FC=99.9%となる必要がある。

0015

上式(3)は、故障検出率FCを歩留りY、不良残存率DLと結びつけたという点で評価できる。しかし、LSI内に仮定された総故障数を基に考えた式であり、現実の結果との一致は必ずしも良くないこと(場合によっては1桁異なる)が知られている。したがって、何らかの改良が必要なことは明らかである。例えば、ある経験的な式として、式(4)が使用されている。

DL =1− Y(1−√FC )・・・(4)

0016

この式(4)によって、不良残存率と不良発生率との相関がある程度向上することが知られている。しかし、こうした方法は明確な根拠に乏しく、複数の故障モデルを導入した場合にどうなるかもはっきりしないという問題があった。

0017

一方、歩留りYの表現については、例えば、以下の式(5)もある。これは、チップ上に落ちダスト数が少なく、Poisson分布に従うとした場合のものである。なお、式(5)において、A:対象部分の面積D0ダスト密度である。

Y=exp[−A・D0]・・・(5)

0018

式(3)、式(5)を組合せることにより、以下の関係式(6)を得る。

DL=1−exp[−A・D0・(1−FC)]・・・(6)

0019

式(6)において指数項が0に近ければ(すなわち、ダストのレベルが低く、故障検出率FCが高ければ)、この式(6)は以下の式(7)のように近似される。

DL≒A・D0・(1−FC)、または、DL≒A・D0・(1−√FC)・・・(7)

0020

最近は、全体的なダスト情報だけでなく、各層別のCA(Critical Area)に対応したダスト情報を用いて、精度を向上する努力がなされている。しかし、故障と不良モードの対応付けが不十分であり、不良残存率DLと故障検出率FCとの間に高い相関を期待できないという問題があった。

0021

上記に対し、最近は、プロセスの微細化に伴って各故障にレイアウト重みを付加した重み付き故障検出率が利用されるようになってきている。

0022

さらに、従来のテスト品質評価では、例えば、各故障が各レイアウト要素に発生する不良と対応付け可能なことに注目し、それぞれに対し対応するレイアウト要素の重み付けを行ない、主に多数の不良解析結果の積上げから得られる相対的な不良発生率情報に基づいて、個々の故障モデルの到達故障検出率を決定し、効率的にテストパターンを発生していくものがある。これにより、最小に近いテストパターンにより、必要とするテスト品質に到達可能である(例えば、特許文献1参照。)。

0023

しかしながら、上記従来技術においては、結果として得られた各重み付き故障検出率が、実際のLSIのテスト品質指標としてどのように定量化されるかについての開示はなされていない。

0024

以上のように、市場不良率等と強い相関のあるLSI内部の不良残存率の推定においては、不良発生率と直接的な相関のあるレイアウト情報活用する手法が見られるようになってきた。

0025

しかし、まだ適切な関係式が提案されているとは言えない。すなわち、テスト適用後に製品内部に残存する不良レベルを算出する際、定義が曖昧な歩留りを含む理論式ベースにしている。これにより、折角レイアウト要素の重みを付加した故障検出率等を用いても、製品内部の残存不良率を高精度に求めることができない。

0026

したがって、残存不良率と、市場不良率、実機不良率、または市場不良率と実機不良率の和と、の高い相関を期待しにくい。これにより、上記従来技術においては、テスト品質の向上を図ることが困難になるという問題があった。
T.W.Williams and N.C.Brown, ”Defect Level as a Function of Fault Coverage”,IEEE Trans. Comp., Vol C-30, pp.978-988, Dec., 1981.
特開2006−10351号

発明が解決しようとする課題

0027

本発明は、テスト品質の向上を図ることが可能な半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法を提供することを目的とする。

課題を解決するための手段

0028

本発明の一態様に係る半導体集積回路のテスト品質評価装置は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成する故障−レイアウト情報リンク部と、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。

0029

本発明の他の態様に係る半導体集積回路のテスト品質評価装置は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成するとともに、前記故障のうち前記テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を前記検出故障の重みとして対応付けて、重み付き検出故障辞書を作成する故障−レイアウト情報リンク部と、
前記テストパターンにより前記故障が検出可能な場合に前記レイアウト要素に発生する他の故障を見逃す率を前記検出故障の重みに乗算した値と前記未検出故障の重みの和と、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の不良発生率と、を乗算し、得られた積を前記テストパターンによる不良残存率として出力するテスト品質指標算出部と、
前記不良残存率が目標値以下であるか否かを判定する判定部と、
前記判定部により前記不良残存率が前記目標値より高いと判定された場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入するテストポイント挿入部と、を備える
ことを特徴とする。

0030

本発明の一態様に係る半導体集積回路のテスト品質評価方法は、
指定された故障モデルに対応するテスト対象回路の故障のうち前記故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を前記未検出故障の重みとして対応付けて、重み付き故障辞書を作成し、
前記未検出故障の重みと、前記レイアウト要素の不良モードと前記故障モデルとを対応付ける不良モード−故障モデル対応因子と、前記レイアウト要素単位の前記不良発生率と、を乗算することにより、前記テストパターンによる不良残存率を算出し、
算出された前記不良残存率が目標値以下であるか否かを判定し、
前記不良残存率が前記目標値より高いと判定した場合に、前記重み付き故障辞書に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを前記テスト対象回路の論理ネットに挿入する
ことを特徴とする。

発明の効果

0031

本発明の一態様に係る半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。

発明を実施するための最良の形態

0032

本発明の実施形態では、例えば、LSIに対するテストによる故障の検出・未検出情報、未検出故障とレイアウト要素の不良を対応付ける対応情報、レイアウト要素単位の不良発生率、故障検出の有効度(見逃し率)に基づいて、LSIのテスト品質指標(残存不良率)を算出する。

0033

これにより、従来よりも高精度なテスト品質推定ができるようになる。

0034

さらに、この算出・推定結果を用いて重みの大きい未検出故障に対し優先的にテストポイントを挿入する。

0035

これにより、本発明においては、テスト品質の向上を図る。

0036

以下、本発明を適用した各実施例について図面を参照しながら説明する。

0037

図1は、本発明の一態様である実施例1に係る半導体集積回路のテスト品質評価装置100の構成を示すブロック図である。また、図2は、図1に示す半導体集積回路のテスト品質評価装置100の処理装置3の構成の一例を示すブロック図である。また、図3は、図1に示す半導体集積回路のテスト品質評価装置100のデータ記憶装置4の構成の一例を示すブロック図である。

0038

図1に示すように、半導体集積回路のテスト品質評価装置100は、入力部1と、出力部2と、処理装置3と、データ記憶装置4と、を備える。

0039

入力部1としては、例えば、キーボードマウス光学式文字読取装置OCR)等の認識装置イメージスキャナ等の図形入力装置フロッピーディスク、CD−R、DVD、USBメモリ等の外部記憶媒体駆動装置ネットワークで接続された記憶装置、及び音声認識装置等の特殊入力装置が選択される。この入力部1から、必要な情報が処理装置3に入力される。

0040

また、出力部2としては、例えば、液晶ディスプレイCRTディスプレイ等の表示装置インクジェットプリンタレーザープリンタなどの印刷装置、フロッピーディスク、CD−R、DVD、USBメモリ等の外部記憶媒体駆動装置、ネットワークで接続された記憶装置が選択される。この出力部2から処理装置3で処理された情報が出力される。

0041

また、図2に示すように、処理装置3は、故障−レイアウト情報リンク部3aと、テストパターン発生部3bと、故障シミュレーション部3cと、テスト品質指標算出部3dと、レイアウト作成部3eと、テストポイント挿入部3fと、判定部3gと、を含む。

0042

故障−レイアウト情報リンク部3aは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部3aは、テスト対象回路の論理ネット上に仮定された各故障に、重みとして付加し、重み付きの故障辞書D2を作成する。

0043

すなわち、故障−レイアウト情報リンク部3aは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き出故障辞書D2を作成する。

0044

テストパターン発生部3bは、テスト対象回路の指定された故障モデルの故障を検出対象としてテストパターンを自動発生する。

0045

故障シミュレーション部3cは、指定された故障モデルに対応したテストパターンを用いて、テスト対象回路の該故障モデルに対応した故障シミュレーションを実行する。この故障シミュレーションにより、指定された故障モデルの故障が、該テストパターンにより検出可能な故障である検出故障であるか、または、該テストパターンにより検出できない故障である検出故障であるか、の情報をレイアウト要素毎に得ることができる。

0046

このテストパターンを用いた故障シミュレーションの実行により検出可能な故障(検出故障)、検出できない故障(未検出故障)のリストである故障辞書D1が作成される。

0047

テスト品質指標算出部3dは、重み付き検出・未検出情報と、故障とレイアウト要素の不良を対応付ける対応情報と、レイアウト要素の不良発生率と、に基づき、該テストパターンによる不良残存率を算出する。

0048

すなわち、テスト品質指標算出部3dは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率として出力するようになっている。

0049

レイアウト作成部3eは、テスト容易化設計(DFT:Design For Testability)後のテスト対象回路の論理ネットから、大まかなブロックのフロアプランを作成し、該ブロックを構成するセルの配置・配線を実行する(ステップS4)。これにより、仮レイアウト情報が作成される。

0050

判定部3gは、不良残存率算出部3dが算出した不良残存率が目標値以下であるか否かを判定する。

0051

テストポイント挿入部3fは、テスト対象回路の内部ノードのうち観測が困難な内部ノードの信号を外部で観測できるようにするためのテストポイント(TP)を、テスト対象回路の論理ネットに挿入するようになっている。なお、テストポイントの例については、後述する。このテストポイント挿入部3fは、例えば、テスト品質指標算出部3dが出力する未検出故障の重み順ソートリストに基づき、重みの大きい未検出故障を優先的に検出するように、テストポイントをテスト対象回路の論理ネットに挿入する。

0052

すなわち、テストポイント挿入部3fは、判定部3gにより不良残存率が目標値より高いと判定された場合に、該重み付き故障辞書D2に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントをテスト対象回路の論理ネットに挿入するようになっている。

0053

また、図3に示すように、データ記憶装置4は、論理接続情報格納部4aと、レイアウト情報格納部4bと、不良モード・不良発生率格納部4cと、テストパターン格納部4dと、故障検出情報格納部4eと、ライブラリ格納部4fと、故障モデル格納部4gと、を含む。データ記憶装置4は、ネットワークで接続された記憶装置でもよい。

0054

論理接続情報格納部4aは、テスト容易化設計されテスト回路が挿入されたテスト対象回路の論理ネットを格納するようになっている。

0055

レイアウト情報格納部4bは、テスト対象回路のブロックのフロアプランや、このブロックを構成するセルの配線・配置等のレイアウト情報を格納するようになっている。

0056

不良モード・発生率情報格納部4cは、対象のLSIの品質に影響を与える主要な不良モードを不良発生率とともに格納するようになっている。

0057

不良モードとしては、例えば、完全オープン、完全ショート(抵抗0)、抵抗性オープン、抵抗性ショート等がある。

0058

不良発生率としては、例えば、レイアウト要素単位の発生率と、不良モード単位の発生率と、を用いる。

0059

レイアウト要素としては、例えば、電源配線単位長)、信号配線(単位長)、最小サイズヴィア(以下、単にヴィアと記載)等がある。

0060

テストパターン格納部4dは、テストパターン発生部3bにより発生されたテストパターンを格納する。

0061

故障検出情報格納部4eは、LSIに対する各故障モデルに対応してLSI内に仮定された故障のリストを格納する。

0062

さらに、故障検出情報格納部4eは、テストパターンを用いた故障シミュレーションの実行により検出可能な故障(検出故障)、検出できない故障(未検出故障)のリストである故障辞書D1を格納する。さらに、故障検出情報格納部4eは、該重み付きの故障辞書D2を格納する。

0063

ライブラリ格納部4fは、テスト対象回路のセルの動作を規定する情報、セルの位置情報、セルの接続情報等のライブラリを格納する。

0064

故障モデル格納部4gは、不良モードに対応する故障モデルを格納する。故障モデルとしては、縮退故障、ブリッジ故障、遅延故障(遷移故障微小遅延故障)等がある。さらに、故障モデル格納部4gは、各不良モードと故障モデルとの経験的な相関を示す不良モード−故障モデル対応因子を格納する。

0065

なお、「縮退故障」は、論理がある電位に固定される故障である。また、「ブリッジ故障」とは、隣り合う配線間がショートすることにより発生する故障である。また、「遅延故障」とは、回路を構成する素子や配線の遅延が増加し、誤動作する故障である。

0066

次に、以上のような構成を有する半導体集積回路のテスト品質評価装置100による不良残存率を算出するための動作の一例について説明する。

0067

ここで、図4は、実施例1に係る半導体集積回路のテスト品質評価装置100による不良残存率を算出する動作の一例を示すフローチャートである。

0068

まず、図4に示すように、テスト対象回路に対して、ライブラリ格納部4fに格納された該テスト対象回路用のライブラリを用いてテスト容易化設計(DFT)が実行される。すなわち、該テスト対象回路に、ATPG(Automatic Test Pattern Generation)によるテストパターン発生のパターンを含むテストパターンを用いて故障シミュレーションするためのテスト回路が挿入される(ステップS1)。

0069

そして、このDFT後のテスト対象回路の論理ネットが論理接続情報格納部4aに格納される。

0070

次に、DFT後のテスト対象回路の論理ネットがレイアウト作成部3eに渡され、大まかなブロックのフロアプランが作成され、セルの配置・配線が実行される(ステップS4)。これにより、仮レイアウト情報が作成される。

0071

次に、テスト容易化設計済みのテスト対象回路に対応し、故障−レイアウト情報リンク部3aは、上記仮レイアウト情報を用いて、ブリッジ故障のような、レイアウト情報から抽出が必要な故障については故障を抽出した後、対象とする各故障モデルの故障にレイアウト要素の重み付けを行なう(ステップ40)。なお、縮退故障等はテスト対象回路の論理ネットに対応して故障を仮定可能である。これらの故障を検出するため、自動テストパターン発生が実行される(ステップS2)。

0072

すなわち、テストパターン発生部3bは、テスト容易化設計済みのテスト対象回路の指定された各故障モデルに対応してテストパターンを発生する。可能であれば、各故障に付加されたレイアウト要素の重みを考慮し、優先的にテストパターン発生を行なう。そして、故障シミュレーション部3cは、発生されたテストパターンを用いて、テスト容易化設計済みのテスト対象回路の故障(基本的には異なるモデルの故障)をシミュレーションする。これにより、指定された各故障モデルに対して、故障が検出された(検出故障)か、または未検出である(未検出故障)かの情報が得られる。

0073

発生された各テストパターンは、テストパターン格納部4dに格納される。また、故障シミュレーションの結果(故障辞書D1)は、故障検出情報格納部4eに格納される。

0074

なお、発生されたテストパターンを用いた故障シミュレーションにより、テスト対象回路の出力が不定状態になり、故障の検出・未検出を判定できないポテンシャル検出(potential detected)故障が存在する場合がある。しかし、このポテンシャル検出故障も、例えば、1未満(例えば、0.5〜0.8)の適当な値を掛けた上で未検出故障に含めてもよい。

0075

この未検出故障に関して注意すべき点は、LSIのシステム動作に関わる未検出故障だけを抽出することである。すなわち、未検出故障には、テスト対象回路のシステム動作に関連する故障のみが含まれる。

0076

最近のLSIで一般的に利用されているスキャン設計に対応したATPGでは、テストパターン発生の対象外の故障がある。特に、スキャン設計されていないテスト回路関連の回路の故障は、未検出故障として残される。

0077

このスキャン設計されていない該テスト回路関連の回路は、故障数は少ないが、システム動作部分の回路と異なり、厳しいタイミング制約が課せられていないことが多い。該テスト回路関連の回路に対応するレイアウト要素の重みは、システム動作部分の回路の重みより相当大きい場合が多い。該テスト回路関連の回路の故障を検出するためのテストパターンを用いて、該テスト回路関連の回路に対して故障シミュレーションを実行させれば、大部分の故障が検出となる(この故障を、ここでは疑似未検出故障と呼ぶ。)。

0078

一般に、故障シミュレーションの実行は、CPUの膨大な処理時間を必要とする。このため、例えば、instance名(LSI内での各基本セルメモリ等のマクロセル識別名)、信号名等で疑似未検出故障を識別できるようにしておく。そして、これらの名前等の情報に基づいて、ある一定の検出を推定する等して、該疑似未検出故障を未検出故障から除外する工夫も必要である。

0079

以上のようにして、ステップS2の後、未検出故障から該疑似未検出故障を除外する(ステップS3)。なお、このステップS3は、未検出故障に重み付けを行なうステップ(ステップS5)の後に実施した方が、影響度が明確になり、影響の大きいものだけ除外する等の効率化が可能となる。このため、ステップS3は、ステップS5の後に配置してもよい。

0080

なお、複数の故障モデルがある場合、まず、対象とするLSIで支配的と思われる不良モードに対応する故障モデルであるか、どの程度のテストパターンが発生されるか等を考慮して優先度を決定する。そして、テストパターンの作成を、この優先度が高い順に行なう。そして、ある故障モデルに対して発生されたテストパターンについては、他の故障モデルにおいてATPGによる故障シミュレーションを実行し、どの程度副次的に故障が検出されたかを確認する。これにより、無駄なテストパターンの発生を防ぐこともできる。

0081

次に、疑似未検出故障を識別した故障辞書D1と上記仮レイアウト情報とが、故障−レイアウト情報リンク部3aに読み込まれる。そして、故障−レイアウト情報リンク部3aは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部3aは、指定された故障モデルに対して、論理ネット上に仮定された各故障に重みとして該レイアウト要素を付加する。なお、この重みとしては、特に、未検出で残ったレイアウト要素に関する重みも含む。

0082

すなわち、故障−レイアウト情報リンク部3aは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を未検出故障の重みとして対応付けて、重み付き故障辞書D2を作成する。(ステップS5)。

0083

次に、テスト品質指標算出部3dは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率DLとして算出する(ステップS6)。

0084

次に、ステップS6で算出された残存不良率DLが目標値以下か否かが、判定部3gにより判定される(ステップS7)。

0085

残存不良率DLが目標値以下の場合には、所望の残存不良率が得られたとして処理を終了する。

0086

一方、残存不良率DLが目標値より高い場合には、次のステップS8に進む。

0087

そして、テストポイント挿入部3fは、テストポイントをテスト容易化設計されたテスト対象回路のネットリストに挿入する(ステップS8)。

0088

すなわち、不良残存率DLが目標値より高いと判定した場合に、テストポイント挿入部3fは、重み付き故障辞書D2に基づき、重みが大きい未検出故障を優先的に検出するためのテストポイントを該テスト対象回路の論理ネットに挿入する。

0089

このテストポイントの挿入により検出可能になった未検出故障を検出故障に置き換えることにより、故障辞書D1を更新する。この更新された故障辞書D1は、ステップS5に戻って、再度、故障−レイアウト情報リンク部3aが、重み付き故障辞書D2を作成するために用いられる。

0090

次に、レイアウト作成部3eは、テストポイント挿入後のテスト対象回路に対してセルの配置・配線を行う(ステップS9)。

0091

このステップS9の後、ステップS5に戻る。そして、ステップS5において、故障−レイアウト情報リンク部3aは、ステップS8で得られた更新後の故障辞書D1と、ステップS9で得られたテストポイント挿入後のテスト対象回路のセルの配線・配置と、に基づいて、更新後の故障辞書D1の未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き故障辞書D2を作成(更新)する。

0092

このステップS9の後、ステップS55に戻る。そして、ステップS55において、故障−レイアウト情報リンク部3aは、ステップS8で得られた更新後の故障辞書D1と、ステップS9で得られたテストポイント挿入後のテスト対象回路のセルの配線・配置と、に基づいて、更新後の故障辞書D1の未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けて、重み付き故障辞書D2を作成(更新)する。

0093

なお、テストポイントの挿入により、想定外の故障が追加検出される可能性もあるため、場合により、ステップS2に戻るようにしてもよい。

0094

そして、再度、ステップS6において、テスト品質指標算出部3dは、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率DLとして算出する。

0095

ここで得られた不良残存率DLは、未検出故障がテストポイントの挿入により削減されているため、始めに算出された不良残存率DLよりも小さくなる。これにより、次のステップS7で、判断部3gにより該不良残存率DLが目標値以下であると判定され得る。

0096

もし、該不良残存率DLが目標値より高い場合には、再度、ステップS8以降のフローが実行される。

0097

以上のフローにより、不良残存率を目標値以下にし、テスト品質を向上させる。

0098

ここで、故障及びレイアウト要素間の対応付けの具体的な方法の一例について説明する。

0099

図5は、入力端子P1_3に仮定される縮退故障または遷移故障に対するレイアウト要素の重み付けの例を示す図である。なお、配線要素配線長、ヴィア数、及びパス出力端子が接続される基本セルの面積をレイアウト要素とする。

0100

ここで、「C」は基本セル、「P」は端子、「M」は(メタル)配線要素、「V」は最小サイズのヴィア(以下において単に「ヴィア」と記載する。)をそれぞれ表す。

0101

図5に示すように、第2基本セルC2の入力端子P1_2は、配線要素M1_1、M1_2により第1基本セルC1の出力端子P1_1と接続されている。ヴィアV12_1は、配線M1_1及びM1_2の結合点に存在するが、端子P1_1及びP1_2間の接続には無関係であり含まれない。

0102

また、第3基本セルC3の入力端子P1_3は、配線要素M1_1、M2_1、M3_2、M2_3、M1_3及びヴィアV12_1、V23_1、V32_1、V21_1により第1基本セルC1の出力端子P1_1と接続されている。

0103

また、第4基本セルC4の入力端子P2_4は、配線要素、M1_1、M2_1、M2_2、M3_3、M2_4及びヴィアV12_1、V23_2、V32_2により第1基本セルC1の出力端子P1_1と接続されている。ヴィアV12_1、V23_2、V32_1、V21_1、及びV32_2は、上下に隣り合う配線層に存在する配線間を接続するために形成されている。

0104

ここで、図5に示すように、入力端子P1_3への信号を出力する出力端子P1_1から入力端子P1_3に至る(太線で示した)経路上のレイアウト要素を重みと定義する。

0105

例えば、入力端子P1_3の故障が未検出で残っているとして、他の入力端子P1_2の故障が検出されているとする。この場合、配線要素M1_1は矛盾が生じる。ここでは、入力端子P1_2の故障が検出されているので、配線要素M1_1は入力端子P1_3の故障の未検出レイアウト要素としては含まないようにする。

0106

このようにして、故障−レイアウト情報リンク部3aは、レイアウト要素が重みとして付加された未検出故障の重み付き故障辞書D2を作成する。

0107

そして、既述のステップS6のように、不良残存率算出部3dは、この重み付き故障辞書D2の重みと、不良モード・不良発生率格納部4cに格納された不良発生率と、故障モデル格納部4gに格納された不良モード-故障モデル対応因子と、に基づいて、仮レイアウト情報での不良残存率を算出する。そして、不良モード・発生率情報格納部4cは、対象のLSIの品質に影響を与える主要な不良モードを不良発生率とともに格納する。そして、故障モデル格納部4gは、上記不良モードに対応する故障モデルを格納する。

0108

以下に、不良モードと故障モデルの対応付けの具体的な方法の一例を示す。

0109

例えば、不良モードとして配線オープン(Metal Open:MO)不良を考える。この配線オープンの場合、完全オープンであれば、テスト前通電されていない。このため、オープン不良が発生した箇所の先の配線部分は、テスト時、通常は接地電位に近い。

0110

したがって、上記場合において、故障モデルが0縮退故障のとき、不良モード-故障モデル対応因子cMO_sa0は1であり、故障モデルが1縮退故障のとき、不良モード-故障モデル対応因子cMO_sa1は0である。

0111

なお、「0縮退故障」は、論理が”0”である電位に固定される縮退故障であり、「1縮退故障」は、論理が”1”である電位に固定される縮退故障である。

0112

ここで、図6は、不良モード(配線系(セル間)オープン不良)と故障モデルとの対応を示す図である。

0113

なお、図6において、不良モード−故障モデル対応因子は、未検出故障に対するものである。

0114

例えば、遷移故障の場合は、SR(Slow_to_Rise)故障またはSF(Slow_to_Fall)故障のいずれかが検出となっていればオープン故障は検出できる。このため、故障モデルは、SRandSF(いずれも未検出)と!SRandSF(“!”は論理の否定)となっている。これらは、VIAのオープン(VIA Open:VO)不良についても、同様である。

0115

より詳細には、不良発生率は配線層毎に異なっており、必要に応じてこれらを区別するようにしてもよい。ただし、この場合、不良発生率を配線層別に取得する必要がある。さらに、レイアウト情報を配線層別に取得できるようレイアウト情報抽出ツールの機能を拡張も行なう必要がある。さらに、期待される効果とのトレードオフを考慮する必要がある。

0116

ここで、図7は、より具体的な不良残存率の算出の一例を示す図である。

0117

図7において、矢印で示したレイアウト部分が、0縮退故障(sa0:Stuck-at 0)の未検出として残されている。

0118

したがって、ネットAの完全オープン不良(欠陥)に関する不良残存率DLは、以下のa〜cの総和となる。

0119

なお、配線長(第1層)を重み{WL(M1_2)+WL(M1_3)}とし、配線長(第2層)を重みWL(M2_2)とし、ヴィア数(第1-2層)を重みn(V12)とする。

0120

なお、縮退故障モデルの範囲で考えた場合、不良モード−故障モデル対応因子cVO_sa0(0縮退故障)=1、不良モード−故障モデル対応因子cVO_sa1(1縮退故障)=0とする。

a={WL(M1_2)+WL(M1_3)}×fMO×cMO_sa0
b=WL(M2_2)×fMO×cMO_sa0
c=n(V12)×fVO×cVO_sa0

0121

なお、抵抗性オープン不良は、例えば、ヴィアの抵抗性オープンVIAの抵抗分布が取得されていた場合、抵抗の分布と、対象の故障箇所から見え負荷容量、対象の故障を通る静的タイミング解析結果と実際に活性化されている論理パスの(遅延時間の)比を考える必要があり、複雑な表現となる。

0122

また、ブリッジ故障の発生率については、最も簡便には、ある近接距離内の隣接配線対の隣接した配線要素の長さ(隣接配線長)に対して定義すればよい。しかし、より詳細には、不良発生率は隣接距離にも配線層にも依存する。このため、これらの不良発生率の依存を考慮して、隣接配線長、隣接距離、配線層に応じて決まるより詳細な不良発生率を定義することもできる。

0123

ただし、レイアウト情報を抽出する機能を大幅に拡張する必要があり、TAT(Turn Around Time)も悪化するため、総合的に判断し、実用的な定義を選択することが重要である。

0124

さらに、レイアウト情報の抽出は、基本セル間のレイアウト情報では得られない部分での不良発生に伴う戻入等が存在する。このため、より相関精度を高めるためには、セル内の不良も何らかの形で考慮に入れておくことが望ましい。

0125

例えば、基本セルを構成するレイアウト要素、polySi−第1層メタル配線コンタクト、第1層メタル配線、第1−第2メタル間VIA等の不良発生率は、他のセル間配線に利用されるレイアウト要素同様、TEG(Test Element Group)等で定期的にモニタされていることが多い。したがって、これらの情報をセル単位で取得し、適宜利用できるようにすればよい。

0126

上述のようにして、テスト品質指標算出部3dは、LSIに影響を与える不良モードiに対し、LSIに印加されたテストパターンによる各故障モデルkの検出・未検出情報の疑似未検出故障を除外した未検出故障lと、各未検出故障lに対応付けられた各レイアウト要素量Wik(UD、l)と、各不良モードの不良発生率fijと、不良モードi−故障モデルk対応因子と、に基づいて、テスト品質指標(不良残存率)DLを以下の式(8)のように算出する。

DL=ΣΣΣΣ(i,j,k,l) fij×cik×Wjk(UD,l)・・・(8)

DL:不良残存率
fij:不良モードiのレイアウト要素jに対応する不良発生率(レイアウト要素単位)
cik:不良モードi−故障モデルkに対応する不良モード−故障モデル対応因子
Wjk(UD、l):各故障モデルkの未検出(UD:undetected)故障l(疑似未検出故障除外済)に対応付けたレイアウト要素iの重み

0127

以上、仮レイアウト情報に対する不良残存率の算出の結果、必要なテスト品質指標(不良残存率)である目標値に到達していない場合がある。この場合、重みの大きい未検出故障に対し、テストポイントの自動挿入を行なう(既述のステップS8)。これにより、重みの大きい未検出故障を優先的に検出できるようにする。これにより、テスト品質の向上を図る。

0128

例えば、故障にレイアウト要素の重みを付加すると、それぞれの重みがばらつく場合がある。この場合、未検出故障を重みの大きさ順にソート(sort)する。そして、例えば、該重みの大きさが上位の未検出故障に対してテストポイントを挿入し(既述のステップS8)、ATPGによりテストする。これにより、高い確率で不良残存率DLを低下させることができる。

0129

したがって、未検出故障の数よりも少ないテストポイントの挿入によって、効率的に対象とする未検出故障を削減することが可能となる。テストポイントとしては、対象ネットを所望の値に設定する制御ポイントと、対象ネットの値をLSI外部から観測できるよういす観測ポイントがある。

0130

最も簡単なテストポイントの挿入としては、観測ポイントの自動挿入がある。また、観測ポイントとしては、スキャン動作可能なF/F等があり、対象となるネットをこれに接続する。

0131

なお、観測ポイントを挿入したい複数のネットをXOR(排他的論理和ゲート等により一つにまとめた上で、上述のF/Fに入力したり、LSIの外部端子で観測できるようにしたりする。これにより、観測ポイント挿入に必要な付加回路を効果的に削減することもできる。

0132

また、各故障モデルの未検出故障毎に重みを算出して重みの大きい順にソートしておき、重みの大きい未検出故障を優先的に検出できるようテストパターンを追加するようにしてもよい。これにより、効率的に不良残存率を低減させ、テストポイント挿入等に拠らずにテスト品質を向上させることもできる。

0133

未検出故障については、例えば、テストパターン発生の対象としやすい機能ブロック単位でまとめる。そして、未検出故障の総重みの大きい機能ブロックから優先的にテストパターンを追加していくようにする。これにより、効率的にテスト品質の向上を図ることができる。

0134

以上、本実施例では、LSIの複数の不良モードに対し、各レイアウト要素単位の各不良モード検出に有効と見られる複数の故障モデルの未検出故障をそれぞれのレイアウト要素の重みと対応付ける。

0135

これらのレイアウト要素の重みと各不良モードの不良発生率および不良モード-故障モデル対応因子の積を取得し、各未検出故障に対応するレイアウト要素に不良発生率を正確に対応付ける。

0136

そして、それらの積の和をテスト対象回路のテスト品質指標(不良残存率DL)とする(既述のステップS7、式(8))。

0137

これにより、得られたテスト品質指標(不良残存率DL)は、従来のテスト品質指標よりも、LSIの対象論理ネット部分の不良に起因する市場不良率(および出荷前システムテスト不良率との和)との相関精度が大きく向上する。

0138

すなわち、故障検出に対して効果的なテストパターンを作成し、テスト品質の向上を図ることができる。

0139

以上のように、本実施例に係る半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。

0140

既述の実施例1では、LSIの種々の不良モードをカバーできる複数の故障モデルを用いて、各故障モデルで検出と判定したものが、実際に検出される確度をテスト品質指標(不良残存率)の算出において考慮したものである。

0141

したがって、実施例1は、高いテスト品質を達成する場合には有効である。しかし、現実の場合、故障モデルを全ての不良モードに対応できるように定義し、テストパターン発生ツールを開発することは必ずしも容易ではない。そして、限定された故障モデルで対応することになる場合も多い。

0142

この場合、例えば、或る故障モデル(一般的には縮退故障モデル)を仮定したテストで「検出」と判定されても、実際には検出されない他の故障モデルの不良が存在することになり得る。したがって、不良残存率と戻入率等との相関精度を向上するためには、実際には検出されていない該不良の精度よい見積りが必要となる。

0143

そこで、本実施例2においては、「検出」と判定されても、該不良が実際には検出されていない頻度を考慮した不良残存率の算出について説明する。なお、この頻度として、テストパターンによる故障シミュレーションで或る故障が検出可能な場合に、レイアウト要素に発生する他の故障を該故障シミュレーションで見逃す率により定義される、見逃し率を用いる。

0144

「見逃し率」を考慮すると、テスト品質指標(不良残存率)は、例えば、以下の式(9)のように表される。

DL=ΣΣΣ(i,j,l)fij×ci×{pij(l)×Wj(D、l)+Wj(UD、l)} ・・・(9)

DL:不良残存率
fij:不良モードiのレイアウト要素jに対応する不良発生率(レイアウト要素単位)
ci:不良モードi−ベース故障モデルに対応する不良モード−故障モデル対応因子
pij(l):「検出」と判定したベース故障(疑似未検出故障除外済)lに対応する不良モードiの不良が見逃される見逃し率
Wj(D、l):ベース故障モデルの検出(D:detected)故障l(疑似未検出故障除外済)に対応付けたレイアウト要素jの重み
Wj(UD、l): ベース故障モデルの未検出(UD:undetected)故障l(疑似未検出故障除外済)に対応付けたレイアウト要素jの重み

0145

式(9)に示すように、未検出故障に対応付けた重みWi(UD、l)に、検出故障に対応づけた重みに見逃し率を乗算した値が加算されている。この点以外は、式(8)と同様である。

0146

なお、式(9)において、見逃し率pij(l)は、主に経験的に取得することになる。なお、この見逃し率は、例えば、データ記憶装置3の故障モデル格納部3gに、故障モデルに対応付けて格納されている。

0147

ここで、図8は、実施例2に係る不良残存率を算出する動作の一例を示すフローチャートである。なお、図8のステップS1からステップS4までのフロー、およびステップS7からステップS9まえでのフローは、実施例1の図4のフローと同様である。また、本実施例2の半導体集積回路のテスト品質評価装置の構成は、図1に示す半導体集積回路のテスト品質評価装置100と同様の構成である。

0148

図8に示すように、ステップS4の後、疑似未検出故障を識別した故障辞書D1と該仮レイアウト情報とが、故障−レイアウト情報リンク部3aに読み込まれる。そして、故障−レイアウト情報リンク部3aは、指定された故障モデルに対応し、レイアウト情報の所定のレイアウト要素を抽出する。さらに、故障−レイアウト情報リンク部3aは、指定された故障モデルに対して、論理ネット上に仮定された各故障に重みとして該レイアウト要素を付加する。

0149

すなわち、故障−レイアウト情報リンク部3aは、指定された故障モデルに対応するテスト対象回路の故障のうち該故障をテストするためのテストパターンにより検出できない未検出故障に、この未検出故障に関連するレイアウト要素を該未検出故障の重みとして対応付けるとともに、該故障のうち該テストパターンにより検出可能な検出故障に、この検出故障に関連するレイアウト要素を該検出故障の重みとして対応付けて、重み付き検出故障辞書D2を作成する。

0150

次に、テスト品質指標算出部3dは、該見逃し率を該検出故障の重みに乗算した値と該未検出故障の重みの和と、該未検出故障の重みと、レイアウト要素の不良モードと故障モデルとを対応付ける不良モード−故障モデル対応因子と、レイアウト要素単位の不良発生率と、を乗算し、得られた積を該テストパターンによる不良残存率DLとして算出する(ステップS6a)。

0151

以降のステップは、実施例1の図4のフローと同様である。この図2に示すフローにより、見逃し率を考慮しつつ、実施例1と同様に、不良残存率を目標値以下にし、テスト品質を向上させることができる。

0152

ここで、見逃し率pを得る方法について簡単に説明する。図9は、見逃し率pと、動作周波数との関係を示す図である。なお、図9において、動作周波数に代えて、回路規模等の他のパラメータを用いてもよい。

0153

具体的には、式(10)に示す見逃し率pを複数製品についてプロットすると、経験的な見逃し率pがプロセス毎に求められる(図9)。見逃し率pは、必ずしも1つの値である必要はなく、複数設定してもよい。

p={DL/f/c −W(UD) }/W(D)・・・(10)

0154

例えば、遅延故障が支配的であれば、見逃し率pがf(動作周波数)に比例すると見て、周波数の大まかに異なる製品毎に上記のプロットを行なえば、より実際に近い見逃し率を得ることができる。これにより、不良残存率の精度を向上することができる。

0155

なお、より詳細には、式(9)から分かるように、見逃し率pと検出されたベース故障に対応するレイアウト要素量W(D)は基本的にはベース故障l毎に対応している。このため、W(D、l)はある条件に対応したベース故障の集合毎に見逃し率を割り当てるようにしてもよい。

0156

例えば、複数の周波数が混在するLSIでは、個々の周波数のクロックに同期して動作するベース故障に見逃し率を割り当て、低周波数のクロックに同期して動作する部分のベース故障に対しては見逃し率を0にするようにしてもよい。

0157

このようにすることで、より精度の高い不良残存率が得られると期待される。

0158

また、上記では、ベースとなる故障モデルが1種類だけ(縮退故障)の場合について説明したが、勿論、互いに見逃し率を簡単に表現しにくい複数の故障をベースとする場合に拡張することは容易である。

0159

以上、本実施例2では、検出故障に対しても故障モデルの限界から想定される「見逃し率」を定義して、不良残存率(テスト品質指標)DLを求めるようにしている。

0160

このため、既述の従来技術に比べ、各LSIの市場からの戻入率(または戻入率と出荷前システムテスト不良率の和)と強い相関のあるテスト品質指標(不良残存率)を得ることができる。すなわち、効果的なテストパターン作成、テスト品質向上を実現できるようになる。

0161

また、相関の低下理由を一つのパラメータに纏めて表現することにより、実質的な故障モデルの拡張が簡便かつ効果的にできる。

0162

以上のように、本実施例に係る半導体集積回路のテスト品質評価装置および半導体集積回路のテスト品質評価方法によれば、テスト品質の向上を図ることができる。

図面の簡単な説明

0163

図1は、本発明の一態様である実施例1に係る半導体集積回路のテスト品質評価装置100の構成を示すブロック図である。
図2は、図1に示す半導体集積回路のテスト品質評価装置100の処理装置3の構成の一例を示すブロック図である。
図3は、図1に示す半導体集積回路のテスト品質評価装置100のデータ記憶装置4の構成の一例を示すブロック図である。
実施例1に係る半導体集積回路のテスト品質評価装置100による不良残存率を算出する動作の一例を示すフローチャートである。
入力端子P1_3に仮定される縮退故障または遷移故障に対するレイアウト要素の重み付けの例を示す図である。
不良モード(配線系(セル間)オープン不良)と故障モデルとの対応を示す図である。
より具体的な不良残存率の算出の一例を示す図である。
実施例2に係る不良残存率を算出する動作の一例を示すフローチャートである。
見逃し率pと、動作周波数との関係を示す図である。

符号の説明

0164

1 入力部
2 出力部
3処理装置
3a故障−レイアウト情報リンク部
3bテストパターン発生部
3c故障シミュレーション部
3dテスト品質指標算出部
3eレイアウト作成部
3fテストポイント挿入部
3g 判定部
4データ記憶装置
4a論理接続情報格納部
4b レイアウト情報格納部
4c 不良モード・不良発生率格納部
4d テストパターン格納部
4e故障検出情報格納部
4fライブラリ格納部
4g故障モデル格納部
100半導体集積回路のテスト品質評価装置

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