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技術 半導体メモリ装置およびその動作方法

出願人 ソニー株式会社
発明者 伴耕紹柏浩太郎細井康義
出願日 2008年1月31日 (13年0ヶ月経過) 出願番号 2008-021713
公開日 2009年8月13日 (11年6ヶ月経過) 公開番号 2009-181668
状態 未査定
技術分野 静的メモリのアクセス制御 DRAM
主要キーワード 遷移モジュール 回路基板配線 共通状態 マルチインターフェース 共通シーケンス 状態遷移回路 Mモード IFモード
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2009年8月13日)のものです。
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図面 (20)

課題

回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプメモリとして使用できる半導体メモリ装置およびその動作方法を提供する。

解決手段

情報記憶領域として形成されるメモリアレイ部3と、外部装置であるメモリコントローラ100とメモリアレイ部3との間のインターフェースを行うインターフェース部2と、を有し、インターフェース部2は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュール211−0〜211−n、21−2,21−2,21−4を含み、これら複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して外部装置とメモリアレイ部3との間のインターフェース処理を行う。

概要

背景

種電子機器RAMチップとして利用される半導体メモリ装置としては、現在、回路構成動作機能などが異なるものとして多様なメモリタイプが知られている。

回路構成的および動作的には大きく分けてDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)が知られている。

また、DRAMの一種であり、外部から供給されるクロックに同期してデータを出力するSDRAM(Synchronous Dynamic Random Access Memory)としては、SDR−SDRAM(Single Data Rate SDRAM)、DDR−SDRAM(Double Data Rate SDRAM)、DDR2−SDRAM、DDR3−SDRAM・・・DDR(n)−SDRAMなどが知られている。

また構造的にみれば複数のアクセスポートを備えるDPRAM(Dual Port RAM)も存在し、さらに機能的にみればアドレス指定を必要としないFIFO(First in First out)タイプのRAMも存在する。

これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。

なお、以下の説明においては、DR−SDRAMを「SDR」、DDR−SDRAMを「DDR」、DDR2−SDRAMを「DDR2」、DDR3−SDRAM・・・DDR(n)−SDRAMを「DDR3」・・・「DDR(n)」、FIFOタイプを「FIFO」と呼ぶこととする。

特開2006−65533号公報
特開2004−318500号公報

概要

回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用できる半導体メモリ装置およびその動作方法を提供する。情報記憶領域として形成されるメモリアレイ部3と、外部装置であるメモリコントローラ100とメモリアレイ部3との間のインターフェースを行うインターフェース部2と、を有し、インターフェース部2は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュール211−0〜211−n、21−2,21−2,21−4を含み、これら複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して外部装置とメモリアレイ部3との間のインターフェース処理を行う。

目的

本発明は、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用できる半導体メモリ装置およびその動作方法を提供することにある。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

情報記憶領域として形成されるメモリアレイ部と、外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、を有し、上記インターフェース部は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを含み、当該複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して上記外部装置と上記メモリアレイ部との間のインターフェース処理を行う半導体メモリ装置

請求項2

上記メモリインターフェース部は、上記共通シーケンス化処理を行う共通シーケンス部と、上記専用モジュール化処理を行う専用モジュール部と、を有し、上記共通シーケンス部は、上記外部装置からのコマンドを検出するコマンド検出部と、上記コマンド検出部の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を上記専用モジュール部に行わせる共通状態遷移部と、を含む請求項1記載の半導体メモリ装置。

請求項3

上記専用モジュール部は、上記共通シーケンス部においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された複数のインターフェースモジュールを含む請求項2記載の半導体メモリ装置。

請求項4

上記インターフェース部は、入力されるモード指定信号から上記メモリタイプの別を示すモードの解釈を行うモード解釈部を有し、上記モード解釈部のモード解釈に応じて、上記共通シーケンス部の上記共通状態遷移部が、上記複数のインターフェースモジュールから組み合わせとなる専用モジュール部のインターフェースモジュールを決めて上記インターフェース処理を行う請求項3記載の半導体メモリ装置。

請求項5

上記インターフェース部は、供給されるシステムクロックに基づいて、上記複数のインターフェースモジュールのそれぞれが用いる処理クロックを生成するクロック生成部を有し、上記クロック生成部は、上記モード信号に応じて、1つのインターフェースモジュールに対して、処理クロックを生成して供給し、他のインターフェースモジュールに対しては、処理クロックの供給を停止する請求項1記載の半導体メモリ装置。

請求項6

上記インターフェース部は、上記外部装置に対しての信号の入出力を行う入出力バッファ部を有し、上記入出力バッファ部は、上記モード解釈部のモード解釈に応じて電気特性の切換を行う請求項4に記載の半導体メモリ装置。

請求項7

上記インターフェース部は、外部のメモリ制御装置に対しての信号の入出力を行う入出力バッファ部と、上記モード解釈部のモード解釈に応じて上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する1つのインターフェースモジュールとの接続経路を選択するセレクタと、を含む請求項4記載の半導体メモリ装置。

請求項8

情報記憶領域として形成されるメモリアレイ部と外部装置との間のインターフェース機能を有する半導体メモリ装置の動作方法であって、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを含み、当該複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して上記外部装置と上記メモリアレイ部との間のインターフェース処理を行う半導体メモリ装置の動作方法。

技術分野

0001

本発明は、半導体メモリ装置およびその動作方法に関する。

背景技術

0002

種電子機器RAMチップとして利用される半導体メモリ装置としては、現在、回路構成動作機能などが異なるものとして多様なメモリタイプが知られている。

0003

回路構成的および動作的には大きく分けてDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)が知られている。

0004

また、DRAMの一種であり、外部から供給されるクロックに同期してデータを出力するSDRAM(Synchronous Dynamic Random Access Memory)としては、SDR−SDRAM(Single Data Rate SDRAM)、DDR−SDRAM(Double Data Rate SDRAM)、DDR2−SDRAM、DDR3−SDRAM・・・DDR(n)−SDRAMなどが知られている。

0005

また構造的にみれば複数のアクセスポートを備えるDPRAM(Dual Port RAM)も存在し、さらに機能的にみればアドレス指定を必要としないFIFO(First in First out)タイプのRAMも存在する。

0006

これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。

0007

なお、以下の説明においては、DR−SDRAMを「SDR」、DDR−SDRAMを「DDR」、DDR2−SDRAMを「DDR2」、DDR3−SDRAM・・・DDR(n)−SDRAMを「DDR3」・・・「DDR(n)」、FIFOタイプを「FIFO」と呼ぶこととする。

0008

特開2006−65533号公報
特開2004−318500号公報

発明が解決しようとする課題

0009

各種電子機器では、その設計上、必要とされる機能、性能、あるいはコスト等を参酌して、搭載する半導体メモリ装置(半導体メモリICチップ)のメモリタイプを決定する。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込ライト)/読出リード)を行うメモリコントローラメモリ制御装置)は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。

0010

ところが各種事情により、次のような問題が生ずることが多い。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。

0011

たとえば機器メーカがSDRを採用してある機器を製造しているとする。
仮に、SDRの供給が不安定になったとすると、機器メーカはSDRに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばSDRに代えてDDRを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをSDRからDDRに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。

0012

また、新たな電子機器の設計を行う際にも、将来的な半導体メモリ装置の供給状況を見越す必要がある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。

0013

また、半導体メモリ装置に各種メモリタイプに対応する複数のメモリインターフェースを搭載することも考えられる。
しかしこの場合、単純に複数のメモリインターフェースを配置するだけでは、回路規模が増大し、消費電力を増大するという不利益がある。

0014

本発明は、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用できる半導体メモリ装置およびその動作方法を提供することにある。

課題を解決するための手段

0015

本発明の半導体メモリ装置は、情報記憶領域として形成されるメモリアレイ部と、外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、を有し、上記インターフェース部は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを含み、当該複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して上記外部装置と上記メモリアレイ部との間のインターフェース処理を行う。

0016

好適には、上記メモリインターフェース部は、上記共通シーケンス化処理を行う共通シーケンス部と、上記専用モジュール化処理を行う専用モジュール部と、を有し、上記共通シーケンス部は、上記外部装置からのコマンドを検出するコマンド検出部と、上記コマンド検出部の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を上記専用モジュール部に行わせる共通状態遷移部と、を含む。

0017

好適には、上記専用モジュール部は、上記共通シーケンス部においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された複数のインターフェースモジュールを含む。

0018

好適には、上記インターフェース部は、入力されるモード指定信号から上記メモリタイプの別を示すモードの解釈を行うモード解釈部を有し、上記モード解釈部のモード解釈に応じて、上記共通シーケンス部の上記共通状態遷移部が、上記複数のインターフェースモジュールから組み合わせとなる専用モジュール部のインターフェースモジュールを決めて上記インターフェース処理を行う。

0019

好適には、上記インターフェース部は、供給されるシステムクロックに基づいて、上記複数のインターフェースモジュールのそれぞれが用いる処理クロックを生成するクロック生成部を有し、上記クロック生成部は、上記モード信号に応じて、1つのインターフェースモジュールに対して、処理クロックを生成して供給し、他のインターフェースモジュールに対しては、処理クロックの供給を停止する。

0020

好適には、上記インターフェース部は、上記外部装置に対しての信号の入出力を行う入出力バッファ部を有し、上記入出力バッファ部は、上記モード解釈部のモード解釈に応じて電気特性の切換を行う。

0021

好適には、上記インターフェース部は、外部のメモリ制御装置に対しての信号の入出力を行う入出力バッファ部と、上記モード解釈部のモード解釈に応じて上記複数のインターフェースモジュールのうちで上記入出力バッファ部と接続する1つのインターフェースモジュールとの接続経路を選択するセレクタと、を含む。

0022

本発明の第2の観点は、情報記憶領域として形成されるメモリアレイ部と外部装置との間のインターフェース機能を有する半導体メモリ装置の動作方法であって、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを含み、当該複数のインターフェースモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して上記外部装置と上記メモリアレイ部との間のインターフェース処理を行う。

0023

本発明によれば、インターフェース部において、複数のインターフェースモジュールそれぞれの状態遷移で共通する部分が共通シーケンス化される。
そして、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化されて、外部装置とメモリアレイ部との間のインターフェース処理が行われる。

発明の効果

0024

本発明によれば、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用できる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。

発明を実施するための最良の形態

0025

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

0026

以下、本発明の実施の形態を、次の順序で説明する。
[1.半導体メモリ装置の概要
[2.半導体メモリ装置の内部構成および動作]
[3.PLL部のモード動作
[4.セレクタのモード動作]
[5.IOバッファのモード動作]
[6.半導体メモリ装置の他の構成例]

0027

[1.半導体メモリ装置の概要]
図1(A)〜(C)は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。

0028

図1(A)は、外部装置としてのメモリコントローラ(MC)100と、本実施の形態の半導体メモリ装置1とを示している。
半導体メモリ装置1は、ある電子機器内においてメモリICとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ100によって書込(ライト)/読出(リード)、また、メモリタイプによってはさらに消去イレーズ)のためにアクセスされる。

0029

メモリコントローラ100は、その設計仕様に応じて、半導体メモリ装置1を特定のメモリタイプのメモリとして扱う。
たとえば、ある電子機器において、メモリコントローラ100が、DDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、DDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、DDRとして機能する。
また、他のある電子機器において、メモリコントローラ100が、SDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、SDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、SDRとして機能する。

0030

このため、たとえばそれまでSDRをマウントした電子機器を製造していた場合において、SDRの供給元でSDRの製造が中止されたような事態となったとしても、その後は、SDRに代えて本例の半導体メモリ装置1をマウントし、半導体メモリ装置1にSDRとして動作させることで、その電子機器の製造を、メモリコントローラ100等の変更なしに継続することができる。
また、新規に開発する電子機器において、本例の半導体メモリ装置1を採用すれば、メモリコントローラ100や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。

0031

半導体メモリ装置1は、1パッケージモノリシック化されたメモリICとされるが、内部にインターフェース(I/F)部2とメモリアレイ部(RAMアレイ部)3が形成されている。
メモリアレイ部3は、DRAMあるいはSRAMとしての構造で形成される。
インターフェース部2は、メモリコントローラ100に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置1は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部2と、情報記憶領域として形成されるメモリアレイ部3とが、パッケージ内に封入されて集積化されている。

0032

図1(B),(C)に、パッケージ内の構造例を示す。
図1(B)は、メモリアレイ部3とインターフェース部2が、1つのシリコンダイ4上に形成された状態でパッケージ内に封入されている例を示している。
一方、図1(C)は、メモリアレイ部3とインターフェース部2が、それぞれ個別のシリコンダイ4a,4b上に形成され、メモリアレイ部3とインターフェース部2の間が結線された状態でパッケージ内に封入されている例を示している。

0033

[2.半導体メモリ装置の具体的構成および動作]
図2は、半導体メモリ装置1の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置1にはインターフェース部2とメモリアレイ部3が設けられる。
インターフェース部2は、図2に示すように、複数のインターフェースモジュールを含むインターフェースモ(I/F)ジュール群21(21−1、21−2・・・21−4)、IOバッファ22、セレクタ23、PLL部24、およびモード解釈部25を有する。
また、メモリアレイ部3は、RAMアレイ30と適応変換器(Adaptive Converter:ADPCVT)31を有する。

0034

RAMアレイ30は、たとえばDRAMまたはSRAMによる情報記憶領域として形成される。RAMアレイ30は、そのセル構造などは各種都合に応じて自由な設計が可能である。
適応的変換器31は、RAMアレイ30と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器31は、RAMアレイ30の仕様に応じて信号変換を行って、たとえばDRAMまたはSRAMとしての一般的なインターフェースを実現するために設けられている。

0035

インターフェース部2において、IOバッファ22は、この半導体メモリ装置1と外部デバイス(たとえばメモリコントローラ100)の電気的なインターフェースを行う。
IOバッファ22は、たとえばメモリコントローラ100との間では、コマンドCMD、入出力データDQデータストローブ信号DQSのやりとりを行う。
またIOバッファ22は、たとえばメモリコントローラ100から供給されるシステムクロックCLKを入力し、PLL部24に供給する。
またIOバッファ22はモード指定信号Mdを入力し、モード解釈部25に供給する。

0036

モード指定信号Mdは、半導体メモリ装置1の動作モード(動作させるメモリタイプの別)を指示する信号である。
モード指定信号Mdは、たとえば半導体メモリ装置1のパッケージ上に形成された小型のディップスイッチDIPスイッチ)などで設定される論理値の信号とされればよい。
あるいはパッケージにモード設定用所定数ピンを形成し、その各ピンの接続状態による論理値(たとえばH/L/ハイインピーダンスによる論理値)をモード指定信号Mdとしてもよい。
さらには、メモリコントローラ100がモード指定信号Mdを半導体メモリ装置1に供給する構成とすることも可能である。

0037

セレクタ23は、インターフェースモジュール群21のうちの1つのインターフェースモジュールを選択してIOバッファ22と接続する。セレクタ23の選択はモード解釈部25からのモード信号Smdに基づく。

0038

インターフェースモジュール群21として、それぞれ異なるメモリタイプのインターフェースモジュールが設けられる。
たとえば、この図2の例ではインターフェースモジュール群21、DRAM−インターフェース(IF)モジュール群21−1、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4が設けられている。

0039

図3は、本実施形態に係るDRAM−IFモジュール群21−1の構成例を示すブロック図である。

0040

本実施の形態のDRAM−IFモジュール群21−1は、各種DRAM−IFモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されている。
これにより、いわゆるマルチインターフェースRAM(マルチIF RAM)の状態遷移回路の簡略化を実現している。

0041

すなわち、DRAM−IFモジュール群21−1は、共通シーケンス部210および専用モジュール部211を有している。

0042

共通シーケンス部210は、I/Oバッファ22、セレクタ23を介して供給されるメモリコントローラ100からのコマンドを検出するコマンド検出部2101、コマンド検出部2101の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を専用モジュール部211に行わせる共通状態遷移部2102、および各メモリI/Fで固有の処理となる部分は共通シーケンス部から分離し専用モジュール化した各DRAM−IFモジュールに選択的に受け渡すためのスイッチ群2103を有する。

0043

専用モジュール部211は、共通シーケンス部210においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された各種IFモジュールである、SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−nを含んで構成されている。

0044

DRAM−I/Fモジュール群21−1においては、システムコントロールシスコン設定情報Cmdに従い、セレクタ23のIFセレクタ部がRAMモードを選択することにより、共通シーケンス部210である共通状態遷移モジュール2102が組み合わせとなる専用モジュール部211のIFモジュールを決めて動作する。

0045

各SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−n、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4は、この半導体メモリ装置1が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ100に要求されるタイミングでの入出力を行う。
たとえばSDR−IFモジュール211−0は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てSDRとして動作するように処理を行う。またDDR−IFモジュール211−1は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てDDRとして動作するように処理を行う。

0046

ここで、以上のようにメモリIFモジュール群21におけるDRAM−IFモジュール群21−1を共通シーケンス部210および専用モジュール部211に分けた理由について、図4図7に関連付けて説明する。

0047

図4はSDRAMの状態遷移図である。図5はDDR−SDRAMの状態遷移図である。図6は共通シーケンス部と専用モジュール部に分けずにここのIFモジュールを設けた半導体メモリ装置の構成例を示す図である。図7は共通シーケンス部と専用モジュール部を設けたDRAM−IFモジュール群の状態遷移を示す図である。

0048

既存のメモリ、たとえばSDRAMには、図4に示すような状態遷移が存在する。この場合、入力されたコマンド信号の組み合わせにより状態を遷移させ、データの書き込み(ライト)、読み出し(リード)、プリチャージ(Precharge)、リフレッシュ(Refresh)等を行う。
同様に、DDR−SDRAMの場合には図5に示すような状態遷移が存在する。

0049

図6に示すような、SDR−IFモジュール21a、DDR−IFモジュール21b、DDR2−IFモジュール21c、DDR3−IFモジュール21d、・・・DDR(n)−IFモジュール21e、SRAM−IFモジュール21f、DPRAM−IFモジュール21g、FIFO−IFモジュール21hを一つのパッケージに有するマルチIF RAMにおいて、それぞれのIFモジュールは別々の状態遷移により処理を行うことになる。
そのため、マルチIF RAMの有するIFモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。

0050

そこで、本実施の形態においては、複数のIFモジュールをIC内部に有するマルチIF RAMにおいて、図3図4、および図7に示すように、それぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化する。
これにより、マルチIF RAMの状態遷移回路の簡略化を実現している。
することができる。

0051

図7の状態遷移図における共通シーケンス部と専用モジュール部における動作例については後で詳述する。

0052

PLL部24は、たとえばメモリコントローラ100から供給されるシステムクロックCLKに基づいて、インターフェースモジュール群21の各種各SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−n、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4で使用する各種の処理クロックCKを生成し、インターフェースモジュール群21に出力する。
PLL部24のクロック生成については後でさらに説明する。

0053

モード解釈部25は、入力されるモード指定信号Mdとしての論理値の解釈を行い、半導体メモリ装置1の動作として要求されるモードを判別する。そしてそのモードを示すモード信号Smdを各部に供給する。

0054

この半導体メモリ装置1では、IOバッファ22、セレクタ23、PLL部24、およびインターフェースモジュール群21は、モード解釈部25から出力されるモード信号Smdに従って所要の動作を行うことで、たとえば外部のメモリコントローラ100から見て、特定のメモリタイプのメモリとして機能する。
仮に、ある電子機器の回路基板に、図1(A)のようにメモリコントローラ100と、本例の半導体メモリ装置1がマウントされる場合に、メモリコントローラ100は、DDR2を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ100からの信号として、DDR2というメモリタイプのモードを示すモード指定信号Mdが、モード解釈部25に入力される。

0055

この場合を図8に示す。モード解釈部25はDDR2モードを示すモード信号Smdおよびシスコン設定情報Cmdを出力する。
後述するが、IOバッファ22は、モード信号Smdに応じて、内部の電気特性、たとえば電源電圧遅延特性を、DDR2に対応する状態に切り換える。
またセレクタ23は、モード信号Smdおよびシスコン設定情報Cmdに応じて、DDR2に対応するDDR2−IFモジュール211−2を選択する状態となる。
PLL部24は、モード信号Smdに応じて、DDR2−IFモジュール211−2に対する処理クロック群を生成し、DDR2−IFモジュール211−2に供給する。
また、PLL部24は、他のインターフェースモジュール(211−0,211−1、211−n、21−2、21−3、21−4)に対する処理クロックの供給を停止する。

0056

すると、この半導体メモリ装置1は、メモリコントローラ100から見て、DDR2として動作することになる。つまり、メモリコントローラ100は、DDR2に対する制御としてコマンドCMDを出力し、また入出力データDQ、データストローブ信号DQSをDDR2のタイミングで扱う。
この場合に、DDR2−IFモジュール211−2は、メモリコントローラ100からのコマンドCMDに応じてRAMアレイ30に対する書込/読出を行うが、メモリコントローラ100に対しては、共通シーケンス部210との協働により、DDR2としてのタイミングで入出力を行うことで、メモリコントローラ100にとって支障の無いアクセス動作が実現されることになる。

0057

次に、図7の状態遷移図における共通シーケンス部と専用モジュール部における動作例について図9図14に関連付けて説明する。
ここでは、SDR−IFを例として、初期化の状態遷移、書き込み(WRITE)の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し(READ)の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ(REF)の状態遷移について説明する。

0058

図9は初期化の状態遷移を説明するための図である。図10は書き込み(WRITE)の状態遷移を説明するための図である。図11はオートプリチャージ付き書き込みの状態遷移を説明するための図である。図12は読み出し(READ)の状態遷移を説明するための図である。図13はオートプリチャージ付き読み出しの状態遷移を説明するための図である。図14はオートリフレッシュ(REF)の状態遷移について説明するための図である。

0059

また、図7に示す各種コマンドは以下の通りである。
MRSはモードレジスタ設定コマンドを、EMRSは拡張モードレジスタ設定コマンドを、REFSセルフリフレッシュ開始コマンドを、REFSXはセルフリフレッシュ終了コマンドを、REFAは(CBRオートリフレッシュコマンドを、PREはプリチャージコマンドを、ACTはバンクアクティブを、WRITEはライトコマンドを、WRITAはオートプリチャージ付きライトコマンドを、READはリードコマンドを、READAはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、SMdはIFモード切替信号を示し、CKELはCKE信号がロー(Low)、CKEHはCKE信号がハイ(High)であることを示している。

0060

まず、図9(A)〜(C)に関連付けては初期化時の状態遷移について説明する。
図9(A)は電源電圧Vccを、図9(B)はシステムクロックCLKを、図9(C)はメモリコントローラ100からの各種コマンドをそれぞれ示している。

0061

図9(A)〜(C)に示すようなタイムチャートで初期化が行われる場合、以下のような状態遷移となる。

0062

電源投入後、共通シーケンス部210の処理Aに遷移する。処理AではRAMアレイ30の初期シーケンスを実行する。
外部のメモリコントローラ100からPALLリフレッシュコマンドREF→リフレッシュコマンドREF→モードレジスタ設定コマンドMRSの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドMRSを検出すると処理Bに遷移する。
処理Bではバースト長BL)、ラップタイプCASレーテンシ(CL)のモード設定検出を行う。
DLL設定等を行うDDR、DDR2等の場合は例外処理Bに遷移するが、SDR−IFでは処理B後、自動的にIDLEアイドル)状態ST1に遷移する。

0063

次に、図10(A)〜(C)に関連付けて書き込み時の状態遷移について説明する。
図10(A)はシステムクロックCLKを、図10(B)はメモリコントローラ100からの各種コマンドを、図10(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。

0064

図10(A)〜(C)に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。

0065

IDLE(アイドル)状態ST1からは、コマンド検出部2101で検出されたコマンドにより処理B、Self Refresh(セルフリフレッシュ)ST2、処理C、Power Down(パワーダウン)ST3、処理Dのいずれかの状態に遷移する。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE(アクティブ)状態ST4に遷移するか、Active Power Down(アクティブパワーダウン)状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。

0066

ACTIVE状態ST4では、Active Power DownST5、処理E、処理F、処理G、処理H、Precharge(プリチャージ)ST6のいずれかの状態に遷移する。
ACTIVE状態ST4からライトコマンドWRITEを受けると処理Eに遷移する。処理EではRAMアレイ30に対する書き込み処理を行う。
書き込み処理が終了すると自動的にACTIVE状態ST4に遷移する。ライトコマンドWRITEが連続して入力される場合は、この遷移を繰り返す。
処理EからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Eでは例外処理Eとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Eへ遷移しない。例外処理Eから信号CKEHを受けると処理Eの状態に遷移する。

0067

次に、図11(A)〜(C)に関連付けてオートプリチャージ付き書き込み時の状態遷移について説明する。
図11(A)はシステムクロックCLKを、図11(B)はメモリコントローラ100からの各種コマンドを、図11(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。

0068

図11(A)〜(C)に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。

0069

IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6eのいずれかの状態に遷移する。
ACTIVE状態からオートプリチャージ付きライトWRITAを受けると処理Gに遷移する。処理GではRAMアレイ30に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Gでは例外処理Gとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Gへ遷移しない。例外処理Gから信号CKEHを受けると処理Gの状態に遷移する。

0070

次に、図12(A)〜(C)に関連付けて読み出し時の状態遷移について説明する。
図12(A)はシステムクロックCLKを、図12(B)はメモリコントローラ100からの各種コマンドを、図12(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。

0071

図12(A)〜(C)に示すような上図のようなタイムチャートで読み出しが行われる場合、以下のような状態遷移となる。

0072

IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、Prechargeのいずれかの状態に遷移する。
ACTIVE状態ST4からリードコマンドREADを受けると処理Fに遷移する。処理FではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にACTIVE状態ST4に遷移する。リードコマンドREADが連続して入力される場合は、この遷移を繰り返す。
処理FからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Fでは例外処理Fとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Fへ遷移しない。例外処理Fから信号CKEHを受けると処理Fの状態に遷移する。

0073

次に、図13(A)〜(C)に関連付けてオートプリチャージ付き読み出し時の状態遷移について説明する。
図13(A)はシステムクロックCLKを、図13(B)はメモリコントローラ100からの各種コマンドを、図13(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。

0074

図13(A)〜(C)に示すような上図のようなタイムチャートでオートプリチャージ付き読み出しが行われる場合、以下のような状態遷移となる。

0075

IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6のいずれかの状態に遷移する。
ACTIVE状態ST4からオートプリチャージ付きリードコマンドREADAを受けると処理Hに遷移する。処理HではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Hでは例外処理Hとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Hへ遷移しない。例外処理Hから信号CKEHを受けると処理Hの状態に遷移する。

0076

次に、図14(A),(B)に関連付けてオートリフレッシュ時の状態遷移について説明する。
図14(A)はシステムクロックCLKを、図14(B)はメモリコントローラ100からの各種コマンドをそれぞれ示している。

0077

図14(A),(B)に示すような上図のようなタイムチャートでオートリフレッシュが行われる場合、以下のような状態遷移となる。

0078

IDLE状態ST1からオートリフレッシュコマンドREFAを受けると処理Cに遷移する。処理Cではオートリフレッシュ(Auto Refresh)を行う。オートリフレッシュ(Auto Refresh)処理が終了すると自動的に例外処理Cに遷移するが、SDR−IFの場合、例外処理Cでは何も行わないためPrecharge状態ST6に遷移し、さらにIDLE状態ST1に遷移する。オートリフレッシュコマンドREFAが連続して入力される場合は、この遷移を繰り返す。

0079

以上のように、本実施の形態のDRAM−IFモジュール群21−1は、各種DRAM−IFモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されていることから、状態遷移を共通化することで、回路規模を簡略化することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部210と専用モジュール部211とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。

0080

前述したように、各インターフェースモジュールは、それぞれ対応するメモリタイプの動作タイミングでの入出力をメモリコントローラ100に対して実現するものであるが、ここで、SDRに対応するSDR−IFモジュール211−0と、DDRに対応するDDR−IFモジュール211−1の動作を例に挙げて説明する。

0081

まず、図15および図16に関連付けてSDR,DDRのリード/ライト処理のタイミングについて説明する。

0082

図15(A)および(B)は、通常のSDR−SDRAMのリードサイクルタイミングとライトサイクルタイミングの一例を示している。特にこれは、キャスレイテンシ(Cas Latency)CL=2、バースト長(Burst Length)BL=4とした場合における、システムクロックCLK、コマンドCMD、データ入出力DQのタイミング例を示している。

0083

SDRAMは、入力されるクロックCLKの立ち上がりエッジで各コマンド(制御信号)CMDをラッチし、またクロックCLKに同期してデータの入出力を行う。クロックCLKの立ち上がりエッジのタイミングをT1、T2・・・で示している。

0084

図15(A)のリードサイクルタイミングとしては、ホスト側(たとえばメモリコントローラ100に相当するメモリ制御デバイス)から供給されるリードコマンドREADをたとえばタイミングT1でラッチする。キャスレイテンシCL=2の場合、2クロック後のタイミングT3以降において、リードコマンドREADに応じて読み出したデータQ0,Q1,Q2,Q3を、ホスト側に出力することになる。

0085

また、図15(B)のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドWRITEをたとえばタイミングT1でラッチする。また、ホスト側から供給されるデータQ0,Q1,Q2,Q3を、タイミングT1以降ラッチして、書き込み処理をすることになる。

0086

一方、図16(A)および(B)は、DDR−SDRAMのリードサイクルタイミングとライトサイクルタイミングの一例を示している。この場合も、キャスレイテンシCL=2、バースト長BL=4とした場合とし、システムクロックCLK1,CLK2、コマンドCMD、データ入出力DQ、データストローブ信号DQSのタイミング例を示している。クロックCLK2は、クロックCLK1の位相反転クロックである。
DDR−SDRAMは、SDR−SDRAMと同様に、入力されるクロックCLKの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがSDR−SDRAMと異なる。
DDR−SDRAMでは、高速データ転送を実現するために、位相反転させた2つのクロックCLK1,CLK2と、データストローブ信号DQSを用いる。データストローブ信号DQSはクロックCLK1に同期し、データ入出力DQは、データストローブ信号DQSの立ち上がり立ち下がり両エッジに同期することになる。

0087

図16(A)のリードサイクルタイミングでは、たとえばタイミングT1としてクロックCLK1の立ち上がりに同期してコマンド処理を行う。キャスレイテンシCL=2の場合、2クロック後のタイミングT3から読出データを出力するが、この場合、データストローブ信号DQSの両エッジに同期して、データQ0,Q1,Q2,Q3が出力される。

0088

また、図16(B)のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドをたとえばタイミングT1でラッチする。また、データストローブ信号DQSの両エッジに同期して、データQ0,Q1,Q2,Q3の書き込み処理が行われる。

0089

なお、DDR2,DDR3・・・は基本的にはDDRと同様の動作であり、選択できるキャスレイテンシCLと、動作周波数が異なるものである。

0090

たとえばSDR、DDRといったメモリタイプの違いによって、このような処理タイミング相違が存在する。
そして本例の半導体メモリ装置1では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群21の各IFモジュールが機能する。

0091

図17はSDR−IFモジュール211−0が機能する場合の入出力動作タイミングを示す図であり、図18はDDR−IFモジュール211−1が機能する場合の入出力動作タイミングを示す図である。

0092

図17および図18は、RAMアレイ30が、アドレス入力からデータ読み出され出力されるまでのアクセスタイムtAC=3nsecという性能とされている場合を例に挙げている。またキャスレイテンシCL=2が求められる場合を示している。

0093

図17は、たとえばメモリコントローラ100が半導体メモリ装置1をSDRとみなして読み出し要求を行った場合のタイミングを示している。すなわち半導体メモリ装置1がSDRモードとされてSDR−IFモジュール211−0が機能する場合である。

0094

図17(A)は基本クロックBFを示し、基本クロックBFは、その周波数がたとえば100MHzに設定される。この基本クロックBFは、メモリコントローラ100が半導体メモリ装置1に供給するシステムクロックCLKに同期した同位相かつ同周波数のクロックである。
また図17(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、また図17(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、SDR−IFモジュール211−0に対して処理クロック群として供給される。

0095

図17(D)は、SDR−IFモジュール211−0がIOバッファ22を介して行うメモリコントローラ100に対する入出力を示している。
図17(E)は、SDR−IFモジュール211−0がRAMアレイ30(適応的変換器31)に対してアドレス発行するタイミングを示している。
図17(F)は、RAMアレイ30からの読み出しデータがSDR−IFモジュール211−0に転送されてくるタイミングを示している。
図17(G)は、SDR−IFモジュール211−0が、読み出しデータを展開してIOバッファ22に受け渡すタイミングを示している。

0096

たとえばタイミングT1において、メモリコントローラ100からのリードコマンドが取り込まれたとする。この場合、SDR−IFモジュール211−0は、コマンド解釈読み出しアドレス認識処理を行い、5nsec後のタイミングT2において、RAMアレイ30に対するアドレス発行を行う。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがSDR−IFモジュール21aに転送されてくる。するとSDR−IFモジュール211−0は、読出データQ0,Q1,Q2,Q3を展開して出力する。
この場合、4.5nsec後のタイミングT3以降、基準クロックBFの立ち上がりタイミングで各読出データQ0,Q1,Q2,Q3を展開し、IOバッファ22を介してメモリコントローラ100に出力する。

0097

このような動作により、キャスレイテンシCL=2としてのSDR−SDRAMと同等の読出動作が、半導体メモリ装置1によって実現される。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をSDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はSDR−IFモジュール211−0の処理により、コマンドに応じてSDRとしての動作を要求されるキャスレイテンシで行う。

0098

なお、この図17はRAMアレイ30のアクセスタイムtAC=3nsecとした場合の例であるが、アクセスタイムtACが遅い場合は、SDR−IFモジュール211−0における処理を高速化して対応する。
たとえば、アクセスタイムtAC=5nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は読出データの展開出力を2.5nsec後から行うことで、タイミングT3からの読出データQ0,Q1,Q2,Q3の出力が可能となる。
またたとえば、アクセスタイムtAC=8nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は、タイミングT1のリードコマンドのラッチから2.5nsec後にRAMアレイ30に対してアドレス発行を行う。そして8nsec後に転送されてくる読出データの展開出力を、2nsec後のタイミングT3からの実行するようにすればよい。

0099

次に、図18は、メモリコントローラ100が半導体メモリ装置1をDDRとみなして読出要求を行った場合のタイミングを示している。すなわち、図18は、半導体メモリ装置1がDDRモードとされてDDR−IFモジュール211−1が機能する場合を示している。

0100

図18(A)の基本クロックBFは、メモリコントローラ100が半導体メモリ装置1に供給するシステムクロックCLKと同位相で同周波数のクロックであり、その周波数はたとえば133MHzに設定される。
また、図18(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、図18(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、DDR−IFモジュール211−1に対して処理クロック群として供給される。

0101

図18(D)は、DDR−IFモジュール211−1がIOバッファ22を介して行うメモリコントローラ100に対する入出力を示している。
図18(E)は、DDR−IFモジュール211−1のアドレス処理タイミングを示している。
図18(F)は、DDR−IFモジュール211−1がRAMアレイ30(適応的変換器31)に対してアドレスを発行するタイミングを示している。
図18(G)は、RAMアレイ30からの読み出しデータがDDR−IFモジュール211−1に転送されてくるタイミングを示している。
図18(H)は、DDR−IFモジュール211−1が、読出データの展開処理のタイミングを示している。
図18(I)は、DDR−IFモジュール211−1が、展開した読出データをIOバッファ22に受け渡すタイミングを示している。

0102

たとえばタイミングT1において、メモリコントローラ100からのリードコマンドが入力されたとする。DDR−IFモジュール211−1は、アドレス処理を3.76nsecの間に行ってRAMアレイ30に対するアドレス発行を行う。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがDDR−IFモジュール211−1に転送されてくる。するとDDR−IFモジュール211−1は、0.76nsec後から読出データQ0,Q1,Q2,Q3を展開し、これを5.6nsec後のタイミングT3以降、基準クロックBFの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データQ0,Q1,Q2,Q3を、IOバッファ22を介してメモリコントローラ100に出力する。

0103

このような動作により、キャスレイテンシCL=2としてのDDR−SDRAMと同等の読み出し動作が、半導体メモリ装置1によって実現される。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をDDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はDDR−IFモジュール211−1の処理により、コマンドに応じてDDRとしての動作を要求されるキャスレイテンシで行う。

0104

なお、この図18はRAMアレイ30のアクセスタイムtAC=3nsecとした場合の例であるが、この場合も、アクセスタイムtACが遅い場合は、DDR−IFモジュール21bにおける処理を高速化して対応すればよい。

0105

以上では、SDR−IFモジュール211−0、DDR−IFモジュール211−1が機能する場合の読出動作タイミングを示したが、DDR2−IFモジュール211−2等の他のインターフェースモジュールが機能する場合も、それぞれ対応するメモリタイプに応じた動作が実現されるようにすればよい。
そして図2の構成の場合、メモリタイプに応じたモードにより、1つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置1は、メモリコントローラ100から見て、SDR、DDR、DDR2〜DDR(n)、SRAM、DPRAM、FIFOのいずれかとして動作することができる。

0106

[3.PLL部のモード動作]
ところで、半導体メモリ装置1が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部25からのモード信号Smdに応じて、各部がモードに応じた処理を行うことになる。
特に、PLL部24、セレクタ23、IOバッファ22が、モード信号Smdに対応した動作を行う。以下、このモード動作について説明していく。

0107

まず、ここではPLL部24のモード動作を述べる。

0108

図19は、PLL部24の具体的な構成例を示している。なお、図示および説明の簡略化のため、ここではクロック出力系として、SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2の3つのインターフェースモジュールに対応する部分のみを参照して、PLL部24のモード動作について説明していく。また、図19においては、共通シーケンス部210は理解を容易にするために省略してある。

0109

メモリコントローラ100から供給されるシステムクロックCLKは、バッファアンプ241を介してクロック生成用PLL回路242に供給される。クロック生成用PLL回路242は、たとえば位相比較器ループフィルタVCO(電圧制御発振器)、2逓倍器を備えたPLL(Phase Locked Loop)回路として形成される。
クロック生成用PLL回路242は、システムクロックCLKと、1/2分周器243の出力の位相比較を行いながら、システムクロックCLKに同期した、2倍の周波数のクロック2BFを出力する。このクロック2BFは切換回路245に供給される。
また、クロック2BFは、1/2分周器243により分周されて、システムクロックCLKと同周波数とされた後、位相比較用のクロックとしてクロック生成用PLL回路242にフィードバックされるとともに、この1/2分周器243により分周されたクロックが、システムクロックCLKと同位相で同周波数の基準クロックBFとして切換回路247に供給される。
さらに、クロック生成用PLL回路242から出力されるクロック2BFは、フェイズシフタ244で移相処理が行われ、位相反転されたクロック2BF+πが生成される。このクロック2BF+πは切換回路246に供給される。

0110

切換回路245,246,247は出力端子として、それぞれS端子、D1端子、D2端子を備える。
S端子はSDR−IFモジュール21aに接続される端子である。
D1端子はDDR−IFモジュール21bに接続される端子である。
D2端子はDDR2−IFモジュール21cに接続される端子である。
また、切換回路245,36,37には、それぞれHレベル電圧Hiが供給される固定電圧端子Fが用意されている。なお、この固定電圧端子Fは、Lレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。

0111

なお上述のようにこの図19では、3つのインターフェースモジュール(211−0,211−1,211−2)に対するクロック出力系のみを示しているため、切換回路245,246,247は3つの出力端子としているが、実際にはこの切換回路245,246,247には、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子も形成され、選択可能とされている。

0112

このようなPLL部24に対して、モード解釈部25からのモード信号Smdは、切換回路245,246,247に供給される。切換回路245,246,247は、モード信号Smdに応じて、接続状態を切り換える。

0113

たとえばモード信号SmdがSDRモードを示す信号であった場合、切換回路245,246,247は、出力端子としてそれぞれS端子を選択する。モードで選択されない出力端子(D1端子、D2端子および図示しない他の出力端子)は、固定電圧端子Fに接続される。
この状態を図19で示しているが、これによって、クロック2BF、2BF+π、BFが、それぞれSDR−IFモジュール211−0用の処理クロック群として、各S端子からSDR−IFモジュール211−0に供給されることになる。
たとえば100MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図17(A)に示した100MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがSDR−IFモジュール211−0に供給される。
そして処理クロック群が供給されることで、SDR−IFモジュール211−0が機能する。
一方、DDR−IFモジュール211−1、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されない状態となり、動作機能はオフとなる。

0114

またたとえば、モード信号SmdがDDRモードを示す信号であった場合、切換回路245,246,247は、出力端子としてそれぞれD1端子を選択し、他の出力端子(S端子、D2端子および図示しない他の出力端子)は、固定電圧端子Fに接続される。これによって、クロック2BF、2BF+π、BFが、それぞれDDR−IFモジュール211−1用の処理クロック群として、各D1端子からDDR−IFモジュール211−1に供給される。
たとえば133MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図18(A)に示した133MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがDDR−IFモジュール211−1に供給される。
そして処理クロック群が供給されることで、DDR−IFモジュール211−1が機能し、一方、SDR−IFモジュール211−0、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されず動作機能はオフとなる。

0115

たとえば以上のように、PLL部24がインターフェースモジュール211−0〜211−n、21−2,21−3,21−4に対して、モード信号Smdに応じたクロック供給を行うようにすることで、必要な1つのインターフェースモジュールが機能し、他のインターフェースモジュールは動作オフ状態となる。

0116

[4.セレクタのモード動作]
セレクタ23のモード動作を図20に関連付けて説明する。
図20においては、上記図19の場合と同様に、インターフェースモジュールとしてSDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2の3つのインターフェースモジュールに対応する部分のみを示している。また、図20においては、共通シーケンス部210は理解を容易にするために省略してある。

0117

上述したようにメモリコントローラ100とIOバッファ22の間は、コマンドCMD、入出力データDQ、データストローブ信号DQSの入出力を行うが、セレクタ23におけるこれらの信号の転送としては、コマンドCMD、データ入力DQin、データ出力DQout、ストローブ信号入力DQSin、ストローブ信号出力DQSoutの転送を行うことになる。
すなわち、セレクタ23は、メモリコントローラ100からIOバッファ22に入力されるコマンドCMDを、インターフェースモジュール群21に転送する。
また、コマンドCMDがライトコマンドである場合、メモリコントローラ100から書き込みデータがIOバッファ22に入力されるが、セレクタ23は、この書き込みデータをデータ入力DQinとしてインターフェースモジュール群21に転送する。
またコマンドCMDがリードコマンドであった場合、インターフェースモジュール群21によってRAMアレイ30からデータが読み出されるが、セレクタ23は、この読み出しデータをデータ出力DQoutとしてIOバッファ22に転送する。
また、モードがDDR〜DDR(n)の場合、データストローブ信号DQSが用いられるが、セレクタ23は、このデータストローブ信号DQSの入力、出力をストローブ信号入力DQSin、ストローブ信号出力DQSoutとして転送する。

0118

セレクタ23には、これらの信号に応じて、選択スイッチ回路23a〜23eが設けられている。
選択スイッチ回路23aはコマンドCMDに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23bはデータ入力DQinに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23cはデータ出力DQoutに対応し、インターフェースモジュール群21からの入力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23dはストローブ信号入力DQSinに対応し、インターフェースモジュール群21に対する出力端子としてD1端子、D2端子が形成されている。
選択スイッチ回路23eはストローブ信号出力DQSoutに対応し、インターフェースモジュール群21からの入力端子としてD1端子、D2端子が形成されている。

0119

なお、この図20では、3つのインターフェースモジュール(211−0,211−1,211−2)に対する入出力系のみを示しているため、選択スイッチ回路23a〜23eには、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子または入力端子を示していないが、実際は、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子または入力端子も形成され、選択可能とされている。

0120

セレクタ23の各選択スイッチ回路23a〜23eは、モード解釈部25からのモード信号Smdに応じて、出力端子または入力端子を選択する。
たとえばモード信号SmdがSDRモードを示す信号であった場合、選択スイッチ回路23a、23b、23cは、それぞれS端子を選択する。なお、SDRではデータストローブ信号DQSは使用されないため、選択スイッチ回路23d、23eは非接続状態でよい。
これにより、IOバッファ22とSDR−IFモジュール211−0の間で、コマンドCMD、データ入力DQin、データ出力DQoutの転送が実現される。

0121

またたとえば、モード信号SmdがDDRモードを示す信号であった場合、選択スイッチ回路23a〜23eは、それぞれD1端子を選択する。
図20ではこの状態を示しているが、この状態で、IOバッファ22とDDR−IFモジュール211−1の間で、コマンドCMD、データ入力DQin、データ出力DQout、ストローブ信号入力DQSin、ストローブ信号出力DQSoutの転送が実現される。

0122

たとえば以上のように、セレクタ23の選択スイッチ回路23a〜23eがモード信号Smdに応じた接続選択を行うことで、機能している1つのインターフェースモジュールと、IOバッファ22の間での信号転送が行われ、この機能している1つのインターフェースモジュールとメモリコントローラ100の間の信号の入出力が実行される。

0123

[5.IOバッファのモード動作]
IOバッファ22のモード動作としては、モード(実行するメモリタイプ)に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばSDRでは3.3Vまたは2.5V、DDRでは2.5V、DDR2では1.8V、DDR3では1.5Vなどとされている。従って、本例の半導体メモリ装置1の場合、IOバッファ22はモードに応じて動作電源電圧の切換が必要になる。

0124

図21図25は、それぞれ電源電圧や遅延特性の切換のためのIOバッファ22の構成例を示している。各図では、タイプA、タイプBとして2つの電源電圧を切り換える動作を説明する。たとえば図中「A」を付したバッファアンプは、電源電圧3.3Vで遅延特性がτ1とされるタイプAのバッファであり、図中「B」を付したバッファアンプは、電源電圧2.5Vで遅延特性がτ2とされるタイプBのバッファであるとする。
なお、ここではタイプA、タイプBとしての電気特性切換を説明するが、実際には、半導体メモリ装置1が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系出力系、双方向系として3つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドCMDやデータ入力DQinの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図21図25における内部ロジック40とは、セレクタ23、PLL部24、インターフェースモジュール群21を包括的に示したブロックである。

0125

まず図21の例を説明する。
IOバッファ22には、入力系として、タイプAバッファ44,タイプBバッファ48、スイッチ41、53が設けられる。
またIOバッファ22には、出力系として、タイプAバッファ45,タイプBバッファ49,スイッチ42,54が設けられる。
またIOバッファ22には、双方向系として、タイプAバッファ46,タイプA・3ステートバッファ47、タイプBバッファ50,タイプB・3ステートバッファ51、スイッチ43,55,56が設けられる。
モード指示信号Mdは、バッファアンプ52を介してモード解釈部25に供給される。

0126

また、半導体メモリ装置1の外部からの導入される電源ラインとしては、タイプAバッファ用電源ライン70と、タイプBバッファ用電源ライン71と、内部ロジック用電源ライン72と、モードバッファ用電源ライン73が形成されている。
たとえば、タイプAバッファ用電源ライン70は、3.3Vの電源ラインとされ、このタイプAバッファ用電源ライン70は、タイプAバッファ44,45,46、タイプA・3ステートバッファ47、スイッチ41,42,43に対する電力供給を行う。
また、タイプBバッファ用電源ライン71は、たとえば2.5Vの電源ラインとされ、このタイプBバッファ用電源ライン71は、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する電力供給を行う。
内部ロジック用電源ライン72は、内部ロジック40内の各回路部(インターフェースモジュール群21やPLL部24)やモード解釈部25に動作電源電圧を供給するとともに、スイッチ53,54,55,56のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン73は、バッファアンプ52に動作電源電圧を供給する。

0127

なお、この例ではスイッチ41、42、43にはタイプAバッファ用電源ライン70による動作電源電圧の供給が行われるが、これはスイッチ41、42,43のスイッチング動作を可能とする電源電圧が供給されればよく、他の電源ラインからスイッチ41、42,43の動作電源電圧を供給してもよい。

0128

各スイッチ41,42,43,53,54,55,56は、タイプAに対応するa端子と、タイプBに対応するb端子を切換可能な構成とされる。
そして各スイッチ41,42,43,53,54,55,56はモード解釈部25からのモード信号Smdにより、接続端子を切り換える。

0129

たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択する。これによって、IOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、つまりタイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0130

またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択する。これによって、IOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、つまりタイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0131

なお、ここでは、タイプA、タイプBとして、2つの電気特性タイプの切換というモデルで説明したが、実際には、搭載されるインターフェースモジュール21の数や種類によってバッファ電気特性として切換を実行すべきタイプ数はより多数となることが想定される。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプC、タイプD・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプA,Bと同様に搭載され、スイッチ41,42,43,53,54,55,56により、それらが選択される構成とされればよい。
以降、図22図25で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。

0132

続いてIOバッファ22の他の構成例を図22で説明する。なお、図21と同一部分は同一符号を付して重複説明を避ける。
この図22の例では、半導体メモリ装置1に外部から導入する電源ラインを3本としている。すなわちバッファ用電源ライン74,モードバッファ用電源ライン73、内部ロジック用電源ライン72である。

0133

そしてバッファ用電源ライン74は、スイッチ41、42,43への電源ラインとされるとともに、電源ラインスイッチ57によって、接続先がAタイプ系とBタイプ系に切り換えられるようにしている。
モード信号Smdは、各スイッチ41,42,43,53,54,55,56と、電源ラインスイッチ57に供給される。
バッファ用電源ライン74には、電子機器の回路基板に半導体メモリ装置1がマウントされる際、この半導体メモリ装置1がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。

0134

そして、たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択し、電源ラインスイッチ57もa端子を選択する。
この場合、バッファ用電源ライン74は、3.3V電源ラインとされているため、タイプAバッファ44,45,46、タイプA・3ステートバッファ47には3.3V電源電圧が供給される。従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0135

またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択し、電源ラインスイッチ57もb端子を選択する。
この場合、バッファ用電源ライン74は、2.5V電源ラインとされているため、タイプBバッファ48,49,50、タイプB・3ステートバッファ51には2.5V電源電圧が供給される。従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0136

続いて図23の例を説明する。
この図23の例は、半導体メモリ装置1に外部から導入する電源ラインを、共通電源ライン76のみとしている。そしてIOバッファ22内にDC/DCコンバータDDC)58が設けられている。
DC/DCコンバータ58は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちDC/DCコンバータ58は、スイッチ用電源ライン75により、スイッチ41,42,43に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプAバッファ用電源ライン70により、タイプAバッファ44,45,46、タイプA・3ステートバッファ47に対する3.3Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプBバッファ用電源ライン71により、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する2.5Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、内部ロジック用電源ライン72により、内部ロジック40、スイッチ53,54,55,56、モード解釈部25に対する電源電圧の供給を行う。

0137

モード解釈部25からのモード信号Smdは、各スイッチ41,42,43,53,54,55,56と、DC/DCコンバータ58に供給される。DC/DCコンバータ58は、タイプAバッファ用電源ライン70への電源電圧出力と、タイプBバッファ用電源ライン71への電源電圧出力を、モード信号Smdに応じて選択的に実行する。

0138

そして、たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択し、またDC/DCコンバータ58は、スイッチ用電源ライン75、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行い、タイプAバッファ用電源ライン70への3.3Vの電源電圧の供給を行う。
従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0139

またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択し、またDC/DCコンバータ58は、スイッチ用電源ライン75、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行い、タイプBバッファ用電源ライン71への2.5Vの電源電圧の供給を行う。
従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。

0140

次に図24の例を説明する。ただし、この図24の例は、IOバッファ22についてはモード信号Smdによる内部的な切換を行わない構成例である。
この場合、IOバッファ22には、入力系として、共通バッファ81が設けられる。また出力系として、共通バッファ82が設けられる。また双方向系として、共通バッファ83と共通3ステートバッファ84が設けられる。
共通バッファ81,82,83および共通3ステートバッファ84は、印加電圧にて電圧レンジ遅延許容できるバッファアンプである。

0141

そして半導体メモリ装置1に外部から導入する電源ラインは、バッファ用電源ライン74,モードバッファ用電源ライン73、内部ロジック用電源ライン72の3本である。
バッファ用電源ライン74は、共通バッファ81,82,83および共通3ステートバッファ84に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン72は、内部ロジック40内の各部と、モード解釈部25に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン73は、バッファアンプ52に電力供給を行う電源ラインとして形成される。

0142

バッファ用電源ライン74には、電子機器の回路基板に半導体メモリ装置1がマウントされる際、この半導体メモリ装置1がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。

0143

この構成の場合、IOバッファ22は、モード解釈部25からのモード信号Smdに基づく切換動作を行う必要はない。モード信号Smdによる切換動作は、内部ロジック40内のセレクタ23およびPLL部24において行われることになる。
たとえば半導体メモリ装置1をSDRとして扱う場合、バッファ用電源ライン74は3.3Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が3.3Vの電源電圧で動作する。
またたとえば、半導体メモリ装置1をDDRとして扱う場合、バッファ用電源ライン74は2.5Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が2.5Vの電源電圧で動作する。

0144

次に図25の例を説明する。
この例は、上記図13と同様に共通バッファ81,82,83および共通3ステートバッファ84を備えるものであるが、半導体メモリ装置1に外部から導入する電源ラインは、共通電源ライン76のみとする。そしてIOバッファ22内にDC/DCコンバータ85が設けられている。
DC/DCコンバータ85は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、DC/DCコンバータ85は、バッファ用電源ライン74により、共通バッファ81,82,83および共通3ステートバッファ84に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、内部ロジック用電源ライン72により、内部ロジック40、モード解釈部25に対する電源電圧の供給を行う。

0145

モード解釈部25からのモード信号Smdは、IOバッファ22内においてはDC/DCコンバータ85に供給される。DC/DCコンバータ85は、バッファ用電源ライン74へ供給する電源電圧を、モード信号Smdに応じて切り換える。

0146

たとえばモード信号SmdによりSDRモードが指示される場合は、DC/DCコンバータ85は、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行うとともに、バッファ用電源ライン74へ印加する電源電圧を3.3Vとする。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、SDRに応じた入出力バッファ動作を行う。

0147

またたとえばモード信号SmdによりDDRモードが指示される場合は、DC/DCコンバータ85は、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行うとともに、バッファ用電源ライン74へ印加する電源電圧を2.5Vとする。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、DDRに応じた入出力バッファ動作を行う。

0148

以上、IOバッファ22としては図21図25のような構成を採ることで、各モード(メモリタイプ)に応じた入出力バッファ動作を実行できることになる。

0149

[6.半導体メモリ装置の他の構成例]
本実施の形態の半導体メモリ装置1の構成を図2に示したが、半導体メモリ装置1としては、他の構成例も考えられる。図26に他の構成例を例示する。なお、図2と同一部分は同一符号を付し、説明を省略する。

0150

図26の構成例は、各インターフェースモジュール211−0〜211−n、21−2,21−3,21−4のそれぞれに対応するように専用のIOバッファを設ける用にした例である。
すなわち、SDR−IFモジュール211−0用のIOバッファ22a、DDR−IFモジュール211−1用のIOバッファ22b、DDR2−IFモジュール211−2用のIOバッファ22c、DDR(n)−IFモジュール211−n用のIOバッファ22d、SRAM−IFモジュール21−2用のIOバッファ22e、DPRAM−IFモジュール21−3用のIOバッファ22f、FIFO−IFモジュール21−4用のIOバッファ22gが設けられる。
また、システムクロックCLKに対応する入力バッファ22hが設けられ、システムクロックCLKは入力バッファ22hを介してPLL部24に供給される。
またモード指示信号Mdに対応する入力バッファ22iが設けられ、モード指示信号Mdは入力バッファ22iを介してモード解釈部25に供給される。

0151

この場合、IOバッファ22a〜22gは、それぞれ対応するインターフェースモジュール211−0〜211−n、21−2,21−3,21−4に応じた専用の入出力信号系やバッファアンプ、および接続端子を有する。
たとえばSDR−IFモジュール211−0に対応するIOバッファ22aは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファを有する。もちろんIOバッファ22a内の各バッファは、SDRに応じた電気特性とされる。
またたとえばDDR−IFモジュール211−1に対応するIOバッファ22bは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファと、データストローブ信号DQSについての入出力端子および入出力バッファを有する。もちろんIOバッファ22b内の各バッファは、DDRに応じた電気特性とされる。

0152

このような構成の場合、この半導体メモリ装置1を電子機器の回路基板にマウントするにあたっては、半導体メモリ装置1をどのメモリタイプで用いるかに応じて、メモリコントローラ100と接続するIOバッファを、IOバッファ22a〜22gのうちから選択することになる。
たとえば、その電子機器において半導体メモリ装置1をDDRとして使用する場合、IOバッファ22bの端子がメモリコントローラ100と接続されるように、たとえば基板配線の設計を行う。すると、その場合図27に示すように、IOバッファ22bを介してメモリコントローラ100aとDDR−IFモジュール211−1の間で各種信号の入出力が行われる状態となる。このとき他のIOバッファ22a、22c〜22gは使用されない。
当然、モード指示信号MdはDDRモードを示す信号とされ、モード解釈部25はDDRモードとしてのモード信号SmdをPLL部24に与える。これによりPLL部24はDDR−IFモジュール211−1に処理クロック群を与えてDDR−IFモジュール211−1を機能させるとともに、他のインターフェースモジュール211−0,211−n、21−2〜21−4についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置1はDDRとして機能する。
そしてこの構成の場合、図2で示したセレクタ23は不要となる。

0153

なお、IOバッファ22a〜22gの電源供給構成によっては、モード信号Smdにより、IOバッファ22bに、たとえば2.5Vのバッファ動作電源が供給されるようにする。あるいはIOバッファ22a〜22gに共通の電源ラインが形成されている場合、基板設計により、その電源ラインが、2.5V系の電源ラインに接続されるようにすればよい。

0154

以上、実施の形態について説明してきたが、実施の形態の半導体メモリ装置1を用いることで、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用でき、また、機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置1に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置1を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更(メモリタイプの変更)を行いたい場合にも容易に対応できることになる。

0155

なお、本発明の半導体メモリ装置は実施の形態の構成に限定されるものではなく、更なる変形例は各種考えられる。
搭載するインターフェースモジュールは、少なくとも2つ以上であり、少なくとも2種類以上のメモリタイプとして機能できるようにすればよい。

図面の簡単な説明

0156

本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
本実施の形態に係る半導体メモリ装置の具体的な回路構成例を示す図である。
本実施の形態に係るDRAM−IFモジュール群の構成例を示すブロック図である。
4はSDRAMの状態遷移図である。
DDR−SDRAMの状態遷移図である。
共通シーケンス部と専用モジュール部に分けずにここのIFモジュールを設けた半導体メモリ装置の構成例を示す図である。
共通シーケンス部と専用モジュール部を設けたDRAM−IFモジュール群の状態遷移を示す図である。
実施の形態の半導体メモリ装置の動作状態の一例の説明図である。
初期化の状態遷移を説明するための図である。
書き込みの状態遷移を説明するための図である。
オートプリチャージ付き書き込みの状態遷移を説明するための図である。
読み出しの状態遷移を説明するための図である。
オートプリチャージ付き読み出しの状態遷移を説明するための図である。
オートリフレッシュの状態遷移について説明するための図である。
SDRのリード/ライトサイクルタイミングの説明図である。
DDRのリード/ライトサイクルタイミングの説明図である。
実施の形態のSDR−IFモジュール機能時の動作の説明図である。
実施の形態のDDR−IFモジュール機能時の動作の説明図である。
実施の形態のPLL部のモード動作の説明図である。
実施の形態のセレクタのモード動作の説明図である。
実施の形態のIOバッファのモード動作の説明図である。
実施の形態のIOバッファのモード動作の説明図である。
実施の形態のIOバッファのモード動作の説明図である。
実施の形態のIOバッファのモード動作の説明図である。
実施の形態のIOバッファのモード動作の説明図である。
実施の形態の半導体メモリ装置の他の構成例のブロック図である。
実施の形態の半導体メモリ装置の他の構成例の動作状態の説明図である。

符号の説明

0157

1・・・半導体メモリ装置、2・・・インターフェース部、3・・・メモリアレイ部、21・・・インターフェースモジュール群、21−1・・・DRAM−インターフェース(IF)モジュール群、210・・・共通シーケンス部、2101・・・コマンド検出部、2102・・・共通状態遷移部、2103・・・スイッチ群、211・・・専用モジュール部、211−0・・・SDR−IFモジュール、211−1・・・DDR−IFモジュール、211−2・・・DDR2−IFモジュール、211−n・・・DDR(n)−IFモジュール、21−2・・・SRAM−IFモジュール、21−3・・・DPRAM−IFモジュール、21−4・・・FIFO−IFモジュール、22・・・IOバッファ、23・・・セレクタ、24・・・PLL部、25・・・モード解釈部。

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