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技術 スペクトラム拡散クロックジェネレータ

出願人 川崎マイクロエレクトロニクス株式会社
発明者 藤田知広
出願日 2008年1月10日 (12年11ヶ月経過) 出願番号 2008-003400
公開日 2009年7月30日 (11年4ヶ月経過) 公開番号 2009-170954
状態 未査定
技術分野 パルスの操作
主要キーワード コースセル 段差数 変調プロファイル 累積遅延 スペクトラム拡散クロックジェネレータ 本発明方式 遅延ステップ ファインセル
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図面 (7)

課題

遅延セル遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロック変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供する。

解決手段

スペクトラム拡散クロックジェネレータは、直列に接続された複数のファインセルを有し、第1の信号に応じて選択されたファインセルの段数分の時間入クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第2の信号に応じて選択されたコースセルの段数分の時間ファインセルの選択回路の出力信号を遅延し出力クロックとして出力するコースセルの選択回路と、ファインセルの選択回路の出力信号に応じて、第1および第2の信号を生成し出力する制御回路とを備える。制御回路は、累積遅延が増加する期間は、1クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、1クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。

概要

背景

デジタルSSCGは、複数の遅延セルを備えており、図6に示すように、1クロック毎に、入力クロックCLKINを遅延セルで遅延する時間を変化させることにより、出力クロックCLKOUT周波数(すなわち、周期)を変調させる。これにより、電磁干渉EMI(Electro-Magnetic Interference))を低減することができる。デジタルSSCGに関する先行技術文献としては、特許文献1などが知られている。

デジタルSSCGは、通常、遅延時間が長いコースセル(Coarseセル)を複数直列に接続したコースセルの選択回路と、遅延時間が短いファインセル(Fineセル)を複数直列に接続したファインセルの選択回路を備えており、両者を組み合わせて所望の遅延を作り出す。この際、ターゲット目標)となる遅延時間のうちの最大限をコースセルが担当して遅延させ、余りの時間をファインセルが担当して遅延させる。

ここで、クロック数をn、コースセル1個当たりの遅延時間をDC、ターゲットの遅延時間をDTOTAL(n)とすると、コースセルの段数NC(n)とファインセルによる遅延時間DFは、以下の式(1)および(2)で表される。
NC(n)=INT[DTOTAL(n)/DC] … (1)
DF=DTOTAL(n)−DC・NC(n) … (2)

INTは、演算結果の小数点以下を切り捨てて整数化する関数である。上記のように、SSCGの出力クロックを所定時間だけ遅延させる場合、コースセルの段数NC(n)は、ターゲットの遅延時間DTOTAL(n)を、コースセル1個当たりの遅延時間DCで割り算した商の値となる。また、ファインセルによる遅延時間DFは、ターゲットの遅延時間DTOTAL(n)からコースセルによる遅延時間DC・NC(n)を減算した値となる。

特開平05−152908号公報

概要

遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供する。スペクトラム拡散クロックジェネレータは、直列に接続された複数のファインセルを有し、第1の信号に応じて選択されたファインセルの段数分の時間入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第2の信号に応じて選択されたコースセルの段数分の時間ファインセルの選択回路の出力信号を遅延し出力クロックとして出力するコースセルの選択回路と、ファインセルの選択回路の出力信号に応じて、第1および第2の信号を生成し出力する制御回路とを備える。制御回路は、累積遅延が増加する期間は、1クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、1クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。

目的

本発明の目的は、前記従来技術の問題点を解消し、遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

クロック毎に、入力クロック遅延する時間を、1クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数変調させるスペクトラム拡散クロックジェネレータであって、直列に接続された複数のファインセルを有し、第1の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第2の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第1および第2の信号を生成し出力する制御回路とを備え、前記ファインセル1個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル1個当たりの遅延時間のa倍(aは1以上の整数)であり、前記コースセル1個当たりの遅延時間>前記遅延ステップの時間であり、前記コースセル1個当たりの遅延時間は、前記遅延ステップの時間のb倍(bは2以上の整数)であり、前記制御回路は、前記第1および第2の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、1クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、1クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータ。

請求項2

前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル1個当たりの遅延時間よりも長い時間であることを特徴とする請求項1に記載のスペクトラム拡散クロックジェネレータ。

請求項3

前記最大遅延時間は、前記コースセル1個当たりの遅延時間/前記遅延ステップをMとして、(M2−1)/8による演算結果の商の値として算出されるファインセルの段数×前記ファインセル1個当たりの遅延時間であることを特徴とする請求項2に記載のスペクトラム拡散クロックジェネレータ。

技術分野

0001

本発明は、1クロック毎に、入力クロック遅延する時間を変化させることにより、出力クロック周波数変調させるスペクトラム拡散クロックジェネレータ(以下、SSCG(Spread Spectrum Clock Generator)ともいう)に関するものである。

背景技術

0002

デジタルSSCGは、複数の遅延セルを備えており、図6に示すように、1クロック毎に、入力クロックCLKINを遅延セルで遅延する時間を変化させることにより、出力クロックCLKOUTの周波数(すなわち、周期)を変調させる。これにより、電磁干渉EMI(Electro-Magnetic Interference))を低減することができる。デジタルSSCGに関する先行技術文献としては、特許文献1などが知られている。

0003

デジタルSSCGは、通常、遅延時間が長いコースセル(Coarseセル)を複数直列に接続したコースセルの選択回路と、遅延時間が短いファインセル(Fineセル)を複数直列に接続したファインセルの選択回路を備えており、両者を組み合わせて所望の遅延を作り出す。この際、ターゲット目標)となる遅延時間のうちの最大限をコースセルが担当して遅延させ、余りの時間をファインセルが担当して遅延させる。

0004

ここで、クロック数をn、コースセル1個当たりの遅延時間をDC、ターゲットの遅延時間をDTOTAL(n)とすると、コースセルの段数NC(n)とファインセルによる遅延時間DFは、以下の式(1)および(2)で表される。
NC(n)=INT[DTOTAL(n)/DC] … (1)
DF=DTOTAL(n)−DC・NC(n) … (2)

0005

INTは、演算結果の小数点以下を切り捨てて整数化する関数である。上記のように、SSCGの出力クロックを所定時間だけ遅延させる場合、コースセルの段数NC(n)は、ターゲットの遅延時間DTOTAL(n)を、コースセル1個当たりの遅延時間DCで割り算した商の値となる。また、ファインセルによる遅延時間DFは、ターゲットの遅延時間DTOTAL(n)からコースセルによる遅延時間DC・NC(n)を減算した値となる。

0006

特開平05−152908号公報

発明が解決しようとする課題

0007

ところで、コースセルおよびファインセルによる遅延時間の少なくとも一方がそのターゲットの遅延時間からずれると、それが変調プロファイルのがたつきとなって現れる。この様子を表1および図5に示す。ここで、コースセル1個当たりの遅延時間を90psとし、ファインセル1個当たりの遅延時間および遅延ステップ変調度の差分、すなわち、1クロック毎の出力クロックの遅延時間の増減量(変化量))の時間を10psとする。

0008

0009

表1は、図6点線で示す四角の領域の情報を示すものであり、ファインセルによる遅延時間がターゲットの遅延時間の1.5倍となった場合を表している。表1には、左側から順に、ターゲットとなるクロック数、変調度、累積遅延が示され、続いて、従来方式(従来のSSCG)によるコースセルの段数、コースセルの段差数、ファインセルによる遅延時間、実際の変調度、実際の累積遅延が示されている。

0010

また、図5グラフは、表1の数値グラフ化したもの(変調プロファイル)である。図5のグラフの縦軸は変調度、横軸はクロック数を表す。図5のグラフにおいて、右上がりの直線はターゲットの変調度を表し、三角印付の折線は実際の変調度を表す。

0011

ここで、変調度は、SSCGから出力されるクロックの中心となる周期からのずれを表す。以下順に、累積遅延はSSCGによる合計遅延時間、コースセルの段数は遅延に使用されるコースセルの個数、コースセルの段数差は、前回のクロックの時のコースセルの段数と今回のクロックの時のコースセルの段数の差分(増加分または減少分)、ファインセルによる遅延時間はファインセルの選択回路による遅延時間、をそれぞれ表す。

0012

表1において、0クロック目の変調度は0ps、累積遅延は0psである。1クロック目の変調度は、1クロック前の0クロック目の変調度の時間0ps+遅延ステップの時間の10ps=10ps、累積遅延は、1クロック前の0クロック目の累積遅延の時間0ps+1クロック目の変調度の時間10ps=10psである。以下、他のクロック数の時も同様である。

0013

また、表1において、コースセルの段数は前述の式(1)により算出した値、ファインセルによる遅延時間は同式(2)により算出した値である。1クロック目のコースセルの段数差は、1クロック目のコースセルの段数0−1クロック前の0クロック目のコースセルの段数0=0個である。同様に算出すると、4クロック目のコースセルの段数差=1、5クロック目のコースセルの段数差=0となる。他のクロック数の時も同様である。

0014

図5のグラフを見ると分かるように、従来のSSCGから出力されるクロックの実際の変調度は、4〜6、13〜15、22〜24、31〜33クロック目で大きくがたついている。出力クロックの実際の変調度が大きくがたつく箇所は、表1において、コースセルの段差数が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところである。

0015

上記は、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であるが、ファインセルによる遅延時間に限らず、ファインセルおよびコースセルの少なくとも一方の遅延セルの遅延時間がターゲットの遅延時間からずれると、SSCGから出力されるクロックの実際の変調度が大きくがたつく。その結果、出力クロックにジッタが発生する、EMI低減効果見積もりが困難になる、などの問題が発生する。

0016

本発明の目的は、前記従来技術の問題点を解消し、遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供することにある。

課題を解決するための手段

0017

上記目的を達成するために、本発明は、1クロック毎に、入力クロックを遅延する時間を、1クロック毎の出力クロックの遅延時間の変化量を表す遅延ステップの時間ずつ変化させることにより、出力クロックの周波数を変調させるスペクトラム拡散クロックジェネレータであって、
直列に接続された複数のファインセルを有し、第1の信号に応じて選択されたファインセルの段数分の時間前記入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第2の信号に応じて選択されたコースセルの段数分の時間前記ファインセルの選択回路の出力信号を遅延し前記出力クロックとして出力するコースセルの選択回路と、前記ファインセルの選択回路の出力信号に応じて、前記第1および第2の信号を生成し出力する制御回路とを備え、
前記ファインセル1個当たりの遅延時間≦前記遅延ステップの時間であり、前記遅延ステップの時間は、前記ファインセル1個当たりの遅延時間のa倍(aは1以上の整数)であり、前記コースセル1個当たりの遅延時間>前記遅延ステップの時間であり、前記コースセル1個当たりの遅延時間は、前記遅延ステップの時間のb倍(bは2以上の整数)であり、
前記制御回路は、前記第1および第2の制御信号として、当該スペクトラム拡散クロックジェネレータによる合計遅延時間である累積遅延が増加する期間は、1クロック毎に、前記コースセルの段数差の変化分がマイナスの値とならないように制御し、前記累積遅延が減少する期間は、1クロック毎に、前記コースセルの段数差の変化分がプラスの値とならないように制御する信号を出力することを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。

0018

ここで、前記ファインセルの選択回路が前記入力クロックを遅延する最大遅延時間は、前記コースセル1個当たりの遅延時間よりも長い時間であることが好ましい。

0019

また、前記最大遅延時間は、前記コースセル1個当たりの遅延時間/前記遅延ステップをMとして、(M2−1)/8による演算結果の商の値として算出されるファインセルの段数×前記ファインセル1個当たりの遅延時間であることが好ましい。

発明の効果

0020

本発明によれば、第1および第2の信号によって、累積遅延が増加する期間は、1クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御され、累積遅延が減少する期間は、1クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、遅延セルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、EMI低減効果の見積もりも容易になるという効果がある。

発明を実施するための最良の形態

0021

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。

0022

既に述べた通り、例えば、ファインセルによる遅延時間が、ターゲットの遅延時間からずれている場合、コースセルの段数差が増加した後に減少するところ、言い換えると、ファインセルによる遅延時間が大きく変わるところで変調プロファイルががたつく。特に、コースセルの段数増加の増加分、つまり、コースセルの段数差の変化分(d2NC/dn2)(NCはコースセルの段数、nはクロック数)がマイナスの値となった場合にがたつきが顕著に現れる。

0023

従って、(d2NC/dn2)がマイナスの値とならないようにできれば、変調プロファイルのがたつきを軽減することができる。この点について、以下、表2〜4、ならびに、図1および図2を用いて説明する。ここで、本発明のSSCGと従来のSSCGとの対比が容易となるように、コースセル1個当たりの遅延時間を90psとし、ファインセル1個当たりの遅延時間および遅延ステップの時間を10psとする。

0024

なお、ファインセル1個当たりの遅延時間≦遅延ステップの時間であり、かつ、遅延ステップの時間は、ファインセル1個当たりの遅延時間のa倍(aは1以上の整数)とする。また、コースセル1個当たりの遅延時間>遅延ステップの時間であり、かつ、コースセル1個当たりの遅延時間は、遅延ステップの時間のb倍(bは2以上の整数)とする。従って、コースセル1個当たりの遅延時間=b×遅延ステップの時間=b×a×ファインセル1個当たりの遅延時間の関係である。

0025

0026

0027

0028

表2は、従来方式(従来のSSCG)の例であり、表1に示す0〜8クロック目と同じものである。図1(a)のグラフは、従来のSSCGにおいて、表2に示す0〜8クロック目の期間におけるコースセルの段数とファインセルによる遅延時間(ファインセルの段数)を表す。図1(a)に示すグラフの縦軸は累積遅延、横軸はクロック数である。また、正方形の枠1個はファインセル1個当たりの遅延時間、長方形の枠1個はコースセル1個当たりの遅延時間に相当する。枠内の数字は、各々の遅延セルの段数を表す。

0029

表2および図1(a)のグラフに示すように、従来のSSCGでは、0〜3クロック目までは、ファインセルによる遅延時間が0,10,30,60と増えていく。しかし、4クロック目において、ファインセルによる遅延時間はコースセル1個当たりの遅延時間よりも短く、100psという遅延時間が作れないので、ファインセルによる遅延時間は10psに戻る。この時同時にコースセルの段数が1個増えて1になる。

0030

その次の5クロック目において、ファインセルによる遅延時間は60psとなり、コースセルの段数は増えず1のままである。すなわち、コースセルの段数は、4クロック目で1個となり、5クロック目でも1個のままである。そのため、コースセルの段数差が1から0になって、コースセルの段数差の変化分である(d2NC/dn2)がマイナスの値となる。これは、ファインセルによる遅延時間がコースセル1個当たりの遅延時間よりも短いことに起因する問題である。

0031

上記の通り、従来のSSCGでは、図5のグラフに示すように、コースセルの段数差の変化分である(d2NC/dn2)がマイナスの値となるところで変調プロファイルに大きながたつきが発生する。

0032

上記の表4は、表1と同様に、図6に四角の点線で示す領域の情報を示すものであり、本発明のSSCGと従来のSSCGとの対比が容易となるように、ファインセルによる遅延時間がターゲットの遅延時間の1.5倍となった場合を表している。表4は、表1と同一の形式で表してある。また、図2のグラフは、表4の数値をグラフ化したもの(変調プロファイル)である。

0033

表3は本発明方式(本発明のSSCG)の例であり、表4に示す0〜8クロック目と同じものである。図1(b)のグラフは、本発明のSSCGにおいて、表3に示す0〜8クロック目の期間におけるコースセルの段数とファインセルによる遅延時間(ファインセルの段数)を表す。図1(b)のグラフは、本発明のSSCGと従来のSSCGとの対比が容易となるように、同図左側のグラフと同一の形式で表してある。

0034

表3および図1(b)のグラフに示すように、本発明のSSCGは、0〜3クロック目までは従来のSSCGと同一に動作する。しかし、本発明のSSCGでは、4クロック目において、ファインセルによる遅延時間の最大値を、コースセル1個当たりの遅延時間である90psよりも、1遅延ステップの時間である10psだけ長い100psの遅延時間とすることによって、コースセルの段数が1個増えないようにする。

0035

ファインセルによる遅延時間の最大値は100psであるから、その次の5クロック目において、ファインセルによる遅延時間は60psに戻る。この時同時にコースセルの段数が1個増えて1となる。また、表4に示すように、6クロック目以後もコースセルの段数はクロック毎に1個以上増え続けるから、コースセルの段数差が減ることはなく、コースセルの段数差の変化分である(d2NC/dn2)がマイナスの値とならない。

0036

本発明のSSCGでは、図2のグラフに示すように、小さながたつきはあるものの、コースセルの段数差の変化分である(d2NC/dn2)がマイナスの値とならないので、変調プロファイルに大きながたつきが発生することを軽減することができる。

0037

ここで、コースセル1個当たりの遅延時間が、遅延ステップの時間のM倍であると仮定する。上記例の場合、コースセル1個当たりの遅延時間は90ps、遅延ステップの時間は10psであるから、M=90ps/10ps=9である。本発明のSSCGでは、ファインセルによる遅延時間をコースセルによる遅延時間の余りではなく、具体的には、下記式(3)で表されるファインセルの段数に相当する時間まで使用できるようにする。

0038

0039

なお、式(3)による演算結果が少数点以下の値を含む場合には、その小数点以下の値を切り捨て、ファインセルの段数を式(3)による演算結果の商の値とする。式(3)によって求められるファインセルの段数は、ファインセル1個当たりの遅延時間、コースセル1個当たりの遅延時間、遅延ステップの時間、累積遅延が増加する場合、累積遅延が減少する場合に関係なく成り立つ。

0040

コースセル1個当たりの遅延時間=90ps、ファインセル1個当たりの遅延時間および遅延ステップの時間=10psとすると、M=9となり、式(3)の演算結果=ファインセルの段数=10個となる。ファインセルによる最大遅延時間は、ファインセルの段数10個×ファインセル1個当たりの遅延時間10ps=100ps、つまり、コースセル1個当たりの遅延時間よりも長い時間となる。前述の表4は、このファインセルによる最大遅延時間=100psに基づいて作成されたものである。

0041

表4を作成する場合、上記のようにして、ファインセルによる最大遅延時間=100psを求める。

0042

表1においてコースセルの段数差が減少する1クロック前のクロック、例えば、4,13,22,31,…クロック目において、(累積遅延−コースセル1個当たりの遅延時間×1クロック前のコースセルの段数)≦ファインセルによる最大遅延時間であれば、遅延に用いるコースセルの段数を変えずに、(累積遅延−コースセル1個当たりの遅延時間×1クロック前のコースセルの段数)=100psをファインセルによる遅延時間に割り当てる(例えば、4クロック目)。

0043

また、(累積遅延−コースセル1個当たりの遅延時間×1クロック前のコースセルの段数)>ファインセルによる最大遅延時間であれば、ファインセルによる最大遅延時間=100psをファインセルによる遅延時間に割り当て、遅延に用いるコースセルの段数を、(累積遅延−コースセル1個当たりの遅延時間×1クロック前のコースセルの段数−ファインセルによる最大遅延時間)/コースセル1個当たりの遅延時間の商に相当する段数だけ増加させる(例えば、13,22,31クロック目)。

0044

これにより、コースセルの段数差が減少する1クロック前のクロックにおいて、コースセルの段数が増加することを防ぐことができ、コースセルの段数差が増加した後で減少することがなくなる。そのため、変調プロファイルのがたつきを軽減することができ、出力クロックのジッタを低減することができる、EMI低減効果の見積もりも容易になるという効果がある。

0045

なお、表4に相当するものを作成する場合、上記例に限らず、1クロック毎に、コースセルの段数差の変化分である(d2NC/dn2)がマイナスの値とならないようなものを作成することができればどのような作成方法でもよい。

0046

次に、本発明のSSCGの回路構成の一例を説明する。
なお、以下の説明は、上記説明に対応して、コースセルによる遅延時間はターゲットの遅延時間と同じであるが、ファインセルによる遅延時間がターゲットの遅延時間の1.5倍となった場合の例である。

0047

図3は、本発明のSSCGの構成を表す一実施形態の概略図である。同図に示すSSCG10は、1クロック毎に、入力クロックを遅延する時間を遅延ステップの時間ずつ増減(変化)させることにより、出力クロックの周波数(すなわち、周期)を変調させるものである。SSCG10は、コースセルの選択回路12と、ファインセルの選択回路14と、制御回路16とによって構成されている。

0048

コースセルの選択回路12は、直列に接続された複数(N個)のコースセル18[N:1](Nは1以上の整数)と、コースセル18[N:1]の各々に対応して設けられたNAND回路20[N:1]と、2つのNAND回路20[0]、22とによって構成されている。初段のコースセル18[N]の入力端子電源に接続され、最終段のコースセル18[1]の出力端子は、NAND回路22の一方の入力端子に接続されている。

0049

コースセル18[N:1]の各々は、図4に示すように、直列に接続された2つのNAND回路24,26によって構成されている。前段のNAND回路24の一方の入力端子が、そのコースセル18の入力端子となる。後段のNAND回路26の、前段のNAND回路24の出力端子が接続されていない方の入力端子は電源に接続され、その出力端子が、そのコースセル18の出力端子となる。

0050

NAND回路20[N:0]の一方の入力端子は、ファインセルの選択回路14の出力端子と接続され、その他方の入力端子は、それぞれ、信号S[N]、S[N−1]、S[N2−]…、S[2]、S[1]、S[0]と接続されている。また、NAND回路20[N:1]の出力端子は、それぞれ、コースセル18[N:1]を構成するNAND回路24の他方の入力端子に接続されている。

0051

NAND回路22の他方の入力端子は、NAND回路20[0]の出力端子に接続されている。また、NAND回路22の出力端子が、SSCG10の出力端子CLKOUTとなる。

0052

ここで、NAND回路20[N:0]、22による遅延時間は、コースセル18[N:1]の各々を構成するNAND回路24,26による遅延時間と比べて無視できる程度の時間であるとする。

0053

信号S[N:0]は、1クロック毎に、1つだけがハイレベルアクティブ状態)となる信号である。信号S[0]がハイレベルの場合、NAND回路20[N:1]の出力信号がハイレベルとなり、コースセル18[N:1]の出力信号もハイレベルとなる。その結果、ファインセルの選択回路14から出力されるクロックは、NAND回路20[0]、22を通過し、出力クロックCLKOUTとして出力される。

0054

信号S[1]がハイレベルの場合、NAND回路20[N:2]、20[0]の出力信号がハイレベルとなり、コースセル18[N:2]の出力信号がハイレベルとなる。その結果、ファインセルの選択回路14から出力されるクロックは、NAND回路20[1]、コースセル18[1]、NAND回路22を通過し、1個分のコースセル18[1]の遅延時間の後、出力クロックCLKOUTとして出力される。

0055

信号S[N−1:2]の場合は、通過するコースセルの段数が変わる点を除いて、信号S[1]の場合と同様である。

0056

信号S[N]がハイレベルの場合、NAND回路20[N−1:0]の出力信号がハイレベルとなる。その結果、ファインセルの選択回路14から出力されるクロックは、NAND回路20[N]、コースセル18[N:1]、NAND回路22を通過し、N個分のコースセル18[N:1]の遅延時間の後、出力クロックCLKOUTとして出力される。

0057

続いて、ファインセルの選択回路14は、図示省略しているが、信号S[N:0]が信号T[M+1:0](Mは、コースセル1個当たりの遅延時間/1遅延ステップの時間)に変わっている点を除いて、基本的に、コースセルの選択回路12と同様の構成のものである。ファインセルの選択回路14は、前述の式(3)の演算結果に応じた段数のファインセルを備えている。これにより、ファインセルの選択回路14によって、入力クロックをコースセル1個当たりの遅延時間よりも長い時間まで遅延させることができる。

0058

続いて、制御回路16は、ファインセルの選択回路14の出力信号から、表4に示すコースセルの段数およびファインセルによる遅延時間の情報に基づいて、1クロック毎に、ファインセルの選択回路14の出力信号が通過するコースセル18の段数を決定する信号S[N:0]、および、入力クロックCLKINが通過するファインセルの段数(ファインセルによる遅延時間)を決定する信号T[M+1:0]を出力する。制御回路16は、例えば、論理合成ツールなどによって自動生成することができる。

0059

SSCG10では、1クロック毎に、信号T[M+1:0]のうちの1つがハイレベル、信号S[N:0]のうちの1つがハイレベルとなる。これに応じて、入力クロックCLKINが、ファインセルの選択回路14によって遅延される時間が決定されるとともに、ファインセルの選択回路14の出力信号が、コースセルの選択回路12によって遅延される時間が決定され、出力クロックCLKOUTとして出力される。クロック毎のコースセルおよびファインセルの段数は、表4に示した通りとなる。

0060

そのため、1クロック毎に、信号T[M+1:0]および信号S[N:0]のうち1つだけがハイレベルとなる信号を変えていくことによって、SSCG10の出力クロックCLKOUTの周波数を変調することができる。

0061

ここで、SSCG10では、信号T[M+1:0]および信号S[N:0]によって、コースセルの段数差が増加した後で減少することがないように制御される。これにより、ファインセルによる遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができるので、出力クロックのジッタを低減することができ、EMI低減効果の見積もりも容易になるという効果がある。

0062

なお、本発明のSSCGは、図3および図4に示す回路構成のものに限らず、同様の機能を果たすものであれば、その構成は適宜変更することができる。

0063

ファインセル1個当たりの遅延時間、コースセル1個当たりの遅延時間、遅延ステップの時間は、前述の関係を満足する限りにおいて任意である。また、本発明は、コースセルおよびファインセルによる遅延時間の少なくとも一方がターゲットの遅延時間からずれた場合のいずれにおいても同様に作用する。また、本発明は、累積遅延が増加する期間だけでなく、減少する期間においても同様に作用する。

0064

累積遅延が減少する期間は、コースセルの段数差が減少した後で増加する場合がある。この場合も、本発明のSSCGであれば、SSCG10では、コースセルの段数差が減少した後で増加することがないように制御される。つまり、コースセルの段数差の変化分がプラスの値とならないように制御される。これにより、ファインセル1個当たりの遅延時間がターゲットの遅延時間からずれた場合であっても、変調プロファイルのがたつきを軽減することができる。

0065

本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロックジェネレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

図面の簡単な説明

0066

(a)および(b)は、それぞれ、従来のSSCGおよび本発明のSSCGにおいて、表2および表3に示す0〜8クロック目の期間におけるコースセルの段数とファインセルによる遅延時間を表すグラフである。
本発明のSSCGにおいて、ファインセルによる遅延時間がターゲットの遅延時間の1.5倍の場合における変調度とクロック数との関係を表すグラフである。
本発明のSSCGの構成を表す一実施形態の概略図である。
図3に示すSSCGで用いられるコースセルの構成を表す回路図である。
従来のSSCGにおいて、ファインセルによる遅延時間がターゲットの遅延時間の1.5倍の場合における変調度とクロック数との関係を表すグラフである。
SSCGの出力クロックについて、その周期とクロック数との関係を表すグラフである。

符号の説明

0067

10スペクトラム拡散クロックジェネレータ(SSCG)
12コースセルの選択回路
14ファインセルの選択回路
16制御回路
18 コースセル
20,22,24,26 NAND回路

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