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技術 パルス変調器およびD/A変換器

出願人 古河電気工業株式会社
発明者 河原亮岡村和郎鍵本太志加木信行
出願日 2007年12月12日 (12年11ヶ月経過) 出願番号 2007-320925
公開日 2009年7月2日 (11年4ヶ月経過) 公開番号 2009-147525
状態 特許登録済
技術分野 圧縮、伸長・符号変換及びデコーダ
主要キーワード パルス変換器 低域透過フィルタ パルスカウンタ値 中央値近傍 パルス密度 デジタルデータ入力 パルス変換 低周波化
関連する未来課題
重要な関連分野

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図面 (18)

課題

高周波成分が低減されたパルス信号を出力できるパルス変調器およびD/A変換器を提供すること。

解決手段

デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のHigh状態またはLow状態のいずれか一方を計数する計数手段と、前記計数した状態の数が設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備える。

概要

背景

光学機器モータの制御など、さまざまな産業分野において、低消費電力化などの観点から、パルス幅変調(PWM)やデルタシグマ(ΔΣ)変調などのパルス変調を利用したD/A変換器が用いられている。このようなD/A変換器は、たとえば入力したデジタルデータに応じてデューティー比パルス密度を調整したパルス信号を生成し、そのパルス信号に対して増幅オフセット調整を行った後、低域透過フィルタ(Low Pass Filter、LPF)などの平滑化回路によって平滑化することによって、所望のアナログ信号を出力するものである。

しかし、変調方式としてPWMを用いた場合、基準となるクロック周波数を変えずに信号の分解能を高めようとすると、PWMの基本周波数が小さく、すなわち周期が大きくなってしまう。その結果、パルスを十分に平滑化するためにはLPFの時定数を大きくしなければならなくなり、D/A変換器としての応答速度が遅くなってしまうという問題点がある。一方、ΔΣ変調を用いた場合、たとえば数MHzから数十MHzという高周波成分を含むパルス信号を出力することとなる。このようにパルス信号に高周波成分が含まれると、信号伝送路の設計や雑音対策が難しくなるという問題がある。

このようなΔΣ変調を用いた場合に発生する問題を解決したパルス幅変調器が開示されている(特許文献1参照)。このパルス幅変調器によれば、ΔΣ変調により生成したパルス変調信号の出力(以下、ΔΣ出力と記載する)をある所定期間分だけ累積して、その累積した期間に含まれるHigh状態の数に応じた時間幅を有する新しいパルス信号を生成し、出力する。これによって、時間幅の短い高周波のパルス信号を、時間幅の長いパルス信号として低周波化することで、ΔΣ変調を用いた場合に問題となる高周波成分の発生を低減している。

図16は、従来のパルス幅変調器が出力するパルス信号の一例を示す図である。図16においては、入力するデジタルデータが4ビットの場合において、デジタルデータとして「9」を入力し、システムクロックの1クロック分を時間単位として、ΔΣ出力を累積する期間を「8」とした場合を示している。図16に示すように、ΔΣ出力は、期間T1、T2においてそれぞれ4つ、5つのHigh状態を有しているが、パルス幅変調器は、期間T1にはHigh状態が4つ連続したパルス信号を出力し、期間T2にはHigh状態が5つ連続したパルス信号を出力することによって、出力するパルス信号における高周波成分を低減している。

特開平7−22861号公報

概要

高周波成分が低減されたパルス信号を出力できるパルス変調器およびD/A変換器を提供すること。デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のHigh状態またはLow状態のいずれか一方を計数する計数手段と、前記計数した状態の数が設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備える。

目的

本発明は、上記に鑑みてなされたものであって、高周波成分が低減されたパルス信号を出力できるパルス変調器およびD/A変換器を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のHigh状態またはLow状態のいずれか一方を計数する計数手段と、前記計数した状態の数が設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とするパルス変調器

請求項2

デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デジタルデータおよび前記デルタシグマ変調信号を受け付け、前記デジタルデータが該デジタルデータの上限値の1/2より大きい場合は前記デルタシグマ変調信号のLow状態を計数し、前記デジタルデータが前記上限値の1/2以下の場合は前記デルタシグマ変調信号のHigh状態を計数する計数手段と、前記計数したLow状態またはHigh状態の数が設定数に到達した場合に該設定数だけLow状態またはHigh状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とするパルス変調器。

請求項3

前記デルタシグマ変調手段は、前記デジタルデータにオフセット値加算し、前記デジタルデータのビット数よりも大きいビット数のデジタルデータに変換する変換手段を備え、前記変換したデジタルデータを変換後のビット数にてデルタシグマ変調して前記デルタシグマ変調信号を出力することを特徴とする請求項1または2に記載のパルス変調器。

請求項4

請求項1〜3のいずれか1つに記載のパルス変調器と、前記パルス変調器が出力するパルス信号を受け付け、前記パルス信号を平滑化してアナログ信号を出力する平滑化手段と、を備えたことを特徴とするD/A変換器

技術分野

0001

本発明は、デジタルデータを受け付けパルス信号を出力するパルス変調器およびこれを用いたD/A変換器に関するものである。

背景技術

0002

光学機器モータの制御など、さまざまな産業分野において、低消費電力化などの観点から、パルス幅変調(PWM)やデルタシグマ(ΔΣ)変調などのパルス変調を利用したD/A変換器が用いられている。このようなD/A変換器は、たとえば入力したデジタルデータに応じてデューティー比パルス密度を調整したパルス信号を生成し、そのパルス信号に対して増幅オフセット調整を行った後、低域透過フィルタ(Low Pass Filter、LPF)などの平滑化回路によって平滑化することによって、所望のアナログ信号を出力するものである。

0003

しかし、変調方式としてPWMを用いた場合、基準となるクロック周波数を変えずに信号の分解能を高めようとすると、PWMの基本周波数が小さく、すなわち周期が大きくなってしまう。その結果、パルスを十分に平滑化するためにはLPFの時定数を大きくしなければならなくなり、D/A変換器としての応答速度が遅くなってしまうという問題点がある。一方、ΔΣ変調を用いた場合、たとえば数MHzから数十MHzという高周波成分を含むパルス信号を出力することとなる。このようにパルス信号に高周波成分が含まれると、信号伝送路の設計や雑音対策が難しくなるという問題がある。

0004

このようなΔΣ変調を用いた場合に発生する問題を解決したパルス幅変調器が開示されている(特許文献1参照)。このパルス幅変調器によれば、ΔΣ変調により生成したパルス変調信号の出力(以下、ΔΣ出力と記載する)をある所定期間分だけ累積して、その累積した期間に含まれるHigh状態の数に応じた時間幅を有する新しいパルス信号を生成し、出力する。これによって、時間幅の短い高周波のパルス信号を、時間幅の長いパルス信号として低周波化することで、ΔΣ変調を用いた場合に問題となる高周波成分の発生を低減している。

0005

図16は、従来のパルス幅変調器が出力するパルス信号の一例を示す図である。図16においては、入力するデジタルデータが4ビットの場合において、デジタルデータとして「9」を入力し、システムクロックの1クロック分を時間単位として、ΔΣ出力を累積する期間を「8」とした場合を示している。図16に示すように、ΔΣ出力は、期間T1、T2においてそれぞれ4つ、5つのHigh状態を有しているが、パルス幅変調器は、期間T1にはHigh状態が4つ連続したパルス信号を出力し、期間T2にはHigh状態が5つ連続したパルス信号を出力することによって、出力するパルス信号における高周波成分を低減している。

0006

特開平7−22861号公報

発明が解決しようとする課題

0007

しかしながら、上述した技術においても、デジタルデータの値が小さい場合にはパルス信号に高周波成分が発生してしまうという問題がある。図17は、従来のパルス幅変調器にデジタルデータとして「1」を入力した場合に出力するパルス信号を示す図である。なお、図17においても、ΔΣ出力を累積する期間を「8」としている。図17に示すように、デジタルデータとして「1」を入力すると、4ビット内にHigh状態の数は1しかないため、期間T3に出力するパルスの数は0であり、期間T4においてもパルスの数は1であるから、期間内で累積してもHigh状態の数が1のパルス信号しか出力されないため、高周波成分が発生する。また、同様に、デジタルデータとして上限値である「15」を入力した場合は、4ビット内のHigh状態の数は15になるので、期間T3、T4において、Low状態が1つだけ含まれるパルス信号が出力することとなり、やはり高周波成分が発生する。

0008

本発明は、上記に鑑みてなされたものであって、高周波成分が低減されたパルス信号を出力できるパルス変調器およびD/A変換器を提供することを目的とする。

課題を解決するための手段

0009

上述した課題を解決し、目的を達成するために、本発明に係るパルス変調器は、デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のHigh状態またはLow状態のいずれか一方を計数する計数手段と、前記計数した状態の数が設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とする。

0010

また、本発明に係るパルス変調器は、デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デジタルデータおよび前記デルタシグマ変調信号を受け付け、前記デジタルデータが該デジタルデータの上限値の1/2より大きい場合は前記デルタシグマ変調信号のLow状態を計数し、前記デジタルデータが前記上限値の1/2以下の場合は前記デルタシグマ変調信号のHigh状態を計数する計数手段と、前記計数したLow状態またはHigh状態の数が設定数に到達した場合に該設定数だけLow状態またはHigh状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とする。

0011

また、本発明に係るパルス変調器は、上記の発明において、前記デルタシグマ変調手段は、前記デジタルデータにオフセット値加算し、前記デジタルデータのビット数よりも大きいビット数のデジタルデータに変換する変換手段を備え、前記変換したデジタルデータを変換後のビット数にてデルタシグマ変調して前記デルタシグマ変調信号を出力することを特徴とする。

0012

また、本発明に係るD/A変換器は、上記の発明のいずれか1つに係るパルス変調器と、前記パルス変調器が出力するパルス信号を受け付け、前記パルス信号を平滑化してアナログ信号を出力する平滑化手段と、を備えたことを特徴とする。

発明の効果

0013

本発明によれば、高周波成分が低減されたパルス信号を出力できるパルス変調器を実現できるという効果を奏する。

発明を実施するための最良の形態

0014

以下に、図面を参照して本発明に係るパルス変調器およびD/A変換器の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各実施の形態の説明において、同一の部分については適宜同一符号を付し、重複する説明を省略する。

0015

(実施の形態1)
図1は、本発明の実施の形態1に係るD/A変換器の全体構成を示すブロック図である。図1に示すように、このD/A変換器10は、nを2以上の整数として、nビットのD/A変換器であり、パルス変調器1と、増幅/オフセット回路2と、LPF3とを備える。また、パルス変調器1は、ΔΣ変調器11と、パルス変換器12とを備える。

0016

このD/A変換器10においては、パルス変調器1が、nビットのデジタルデータの入力を受け付け、所定のパルス信号を出力し、増幅/オフセット回路2が、パルス信号の入力を受け付け、増幅回路によってパルス信号を増幅するとともにオフセット回路によってパルス信号のオフセットを調整して出力し、LPF3が、増幅およびオフセット調整がされたパルス信号を平滑化して、アナログ信号を出力する。

0017

つぎに、ΔΣ変調器11とパルス変換器12とについて詳細に説明する。図2は、図1に示すΔΣ変調器11の構成を示すブロック図である。図2に示すように、このΔΣ変調器11は、nビットの加算器111と、加算器111に接続したフリップフロップ回路112とを備えている。このΔΣ変調器11においては、加算器111がデジタルデータの入力を受け付けるとともに、受け付けたデジタルデータと、フリップフロップ回路112が出力する1クロック前の積算値とを加算し、加算値桁上がり出力をΔΣ変調信号として出力する。

0018

図3は、図1に示すパルス変換器12の構成を示すブロック図である。図3に示すように、このパルス変換器12は、受付部121と、制御部122と、記憶部123と、積算値カウンタ124と、パルスカウンタ125と、パルス出力部126とを備える。

0019

このパルス変換器12は、受付部121がΔΣ変調信号を受け付け、制御部122がΔΣ変調信号のHigh状態を計数し、計数したHigh状態の数が設定数に到達した場合、パルス出力部126が、設定数だけHigh状態が連続したパルス信号を出力するように構成されている。

0020

図4は、図3に示すパルス変換器12が出力するパルス信号の一例を示す図である。図4においては、入力するデジタルデータが4ビットの場合において、設定数を「3」とし、デジタルデータとして「7」を入力した場合を示している。また、図4においては、積算値カウンタ124が計数するHigh状態の数である積算値と、パルスカウンタ125のパルスカウンタ値も示している。図4に示すように、このパルス変換器12は、ΔΣ変調信号のHigh状態が入力するとそれを計数し、積算値カウンタ124をカウントアップする。そして、積算値が設定数「3」に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ125をカウントアップするとともに、パルス出力部126がHigh状態のパルス信号を出力する。その結果、パルス出力部126は、High状態が3つ連続したパルス信号を出力する。したがって、パルス変換器12が出力するパルス信号は、必ず設定数だけHigh状態が連続したものとなるので、設定数を適宜設定することによって、高周波成分の発生が低減される。

0021

図5は、図3に示すパルス変換器12が出力するパルス信号の別の一例を示す図である。なお、図5においては、設定数を「3」とし、デジタルデータとして「1」を入力している。図5に示すように、パルス変換器12は、デジタルデータとして小さい値である「1」を入力した場合であっても、計数したHigh状態の積算値が設定数「3」に到達した場合に、High状態が3つ連続したパルス信号を出力するので、高周波成分の発生が低減される。

0022

なお、パルス変換器12の具体的な動作については特に限定されないが、以下にその一例を説明する。図6は、図3に示すパルス変換器12の具体的な動作の一例を説明するフロー図である。はじめに、受付部121がΔΣ出力を受け付ける(ステップS101)。つぎに、制御部122が、ΔΣ出力がHigh状態かどうかを判断し、ΔΣ出力がHigh状態であると判断した場合は(ステップS102:Yes)、積算値カウンタ124をカウントアップする(ステップS103)。

0023

つぎに、制御部122が、記憶部123から設定数を読み出すとともに、積算値カウンタ124から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS104:Yes)、制御部122は、積算値カウンタ124の積算値をゼロとし(ステップS105)、パルスカウンタ125のパルスカウンタ値を1とし(ステップS106)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS107)、ステップS101に戻る。

0024

一方、積算値と設定数とが一致しない場合には(ステップS104:No)、制御部122は、パルスカウンタ125からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS108:Yes)、制御部122は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS109)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS110)、ステップS101に戻る。

0025

一方、パルスカウンタ値と設定数とが一致しない場合には(ステップS108:No)、制御部122は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には(ステップS111:Yes)、制御部122は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS109)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS110)、ステップS101に戻る。

0026

一方、パルスカウンタ値がゼロでない場合には(ステップS111:No)、制御部122は、パルスカウンタ125をカウントアップし(ステップS112)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS107)、ステップS101に戻る。このように、パルス変換器12が図6に示すフロー図にしたがって動作することによって、図4、5に示すパルス信号を出力できる。

0027

以上説明したように、本実施の形態1によれば、入力するデジタルデータの値が小さい場合であっても、パルス変調器1が高周波成分の低減されたパルス信号を出力できる。その結果、D/A変換器10は、信号伝送路の設計や雑音対策が容易にできるとともに、高周波成分の低減されたアナログ信号を出力できるものとなる。また、このD/A変換器10は、おもにデジタルデータの下限値付近で制御を行なう装置に特に好適に用いることができる。

0028

なお、従来のパルス幅変調器の場合は、図16のように、パルス信号の基本周期が、累積する所定期間、すなわち図16の場合は8クロック分の期間に固定される。したがって、出力するパルス信号において、この期間に対応した特定のスイッチング周波数のみがスペクトル上に強い強度で現われてしまい、好ましくない。しかしながら、本実施の形態1の場合は、期間を固定していないため、たとえば図4の場合に、パルス出力の周期は9クロック分のものと10クロック分のものとが混在しているように、パルス信号の基本周期が分散されるため、特定の周波数に強い強度のスペクトルが発生しないので好ましい。

0029

(実施の形態2)
つぎに、本発明の実施の形態2について説明する。本実施の形態2に係るD/A変換器は、実施の形態1に係るD/A変換器と同様の構成を有するが、デジタルデータの値に応じてパルス変換器が異なる動作をするように構成されている。

0030

図7は、本実施の形態2に係るD/A変換器の全体構成を示すブロック図である。図2に示すように、このD/A変換器20は、D/A変換器10と同様に、nビットのD/A変換器であり、パルス変調器4と、増幅/オフセット回路2と、LPF3とを備える。また、パルス変調器4は、ΔΣ変調器11と、パルス変換器42とを備える。

0031

このD/A変換器20も、D/A変換器10と同様に、パルス変調器4が、nビットのデジタルデータの入力を受け付け、所定のパルス信号を出力し、増幅/オフセット回路2が、パルス信号の入力を受け付け、パルス信号を増幅するとともにオフセット調整をして出力し、LPF3が、増幅およびオフセット調整がされたパルス信号を平滑化し、アナログ信号を出力する。

0032

しかし、D/A変換器20は、D/A変換器10とは異なり、図7に示すように、パルス変換器42が、デジタルデータの入力を受け付け、デジタルデータの値に応じて異なる動作をする。

0033

図8は、図7に示すパルス変換器42の構成を示すブロック図である。図8に示すように、このパルス変換器42は、受付部421と、制御部422と、記憶部123と、積算値カウンタ124と、パルスカウンタ125と、パルス出力部126とを備える。

0034

このパルス変換器42においては、受付部421がΔΣ変調信号およびデジタルデータを受け付ける。そして、制御部422が、受け付けたデジタルデータがこのデジタルデータの上限値の1/2より大きいか否かを判断し、1/2以下の場合は、パルス変換器12と同様に、ΔΣ変調信号のHigh状態が入力するとそれを計数し、積算値カウンタ124をカウントアップする。そして、積算値が設定数に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ125をカウントアップするとともに、パルス出力部126がHigh状態のパルス信号を出力する。

0035

一方、デジタルデータが上限値の1/2より大きい場合は、ΔΣ変調信号のLow状態が入力するとそれを計数し、積算値カウンタ124をカウントアップする。そして、積算値が設定数に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ125をカウントアップするとともに、パルス出力部126がLow状態のパルス信号を出力する。

0036

以下、入力するデジタルデータが4ビットであり、設定数が「3」の場合を例として説明する。この場合、デジタルデータの上限値は15である。まず、デジタルデータとして、「1」〜「7」が入力した場合は、上限値である「15」の1/2以下なので、実施の形態1の場合と同様に、パルス出力部126は、High状態が設定数だけ連続したパルス信号を出力する。

0037

一方、デジタルデータとして、「8」〜「15」が入力した場合は、上限値である「15」の1/2より大きいので、パルス出力部126は、Low状態が設定数だけ連続したパルス信号を出力する。

0038

図9は、図8に示すパルス変換器42が出力するパルス信号の一例を示す図である。図8においては、設定数を「3」とし、デジタルデータとして「15」を入力した場合を示している。図9に示すように、このパルス変換器42は、デジタルデータとして「15」の場合は、ΔΣ変調信号のLow状態が入力するとそれを計数し、積算値カウンタ124をカウントアップする。そして、積算値が設定数「3」に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ125をカウントアップするとともに、パルス出力部126がLow状態のパルス信号を出力する。その結果、パルス出力部126は、Low状態が3つ連続したパルス信号を出力する。

0039

すわなち、パルス変換器42は、デジタルデータとして「1」〜「7」を入力した場合、High状態が3つ連続したパルス信号を出力し、「8」〜「15」を入力した場合、Low状態が3つ連続したパルス信号を出力する。その結果、デジタルデータが小さくても、またその上限値に近い場合であっても、必ず設定数だけHighまたはLowの状態が連続したものとなるので、設定数を適宜設定することによって、高周波成分の発生が低減される。

0040

なお、パルス変換器42の具体的な動作については特に限定されないが、以下にその一例を説明する。図10は、図8に示すパルス変換器42の具体的な動作の一例を説明するフロー図である。はじめに、受付部421が、デジタルデータ入力およびΔΣ出力を受け付ける(ステップS201)。つぎに、制御部422が、記憶部123から上限値を読み出し、デジタルデータ入力値が上限値の1/2より大きいかどうかを判断する。

0041

ここで、1/2より大きいと判断した場合は(ステップS202:Yes)、ΔΣ出力がLow状態かどうかを判断し、ΔΣ出力がLow状態であると判断した場合は(ステップS203:Yes)、積算値カウンタ124をカウントアップする(ステップS204)。

0042

つぎに、制御部422が、記憶部123から設定数を読み出すとともに、積算値カウンタ124から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS205:Yes)、制御部422は、積算値カウンタ124の積算値をゼロとし(ステップS206)、パルスカウンタ125のパルスカウンタ値を1とし(ステップS207)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS208)、ステップS201に戻る。

0043

一方、積算値と設定数とが一致しない場合には(ステップS205:No)、制御部422は、パルスカウンタ125からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS209:Yes)、制御部422は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS210)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS211)、ステップS201に戻る。

0044

一方、パルスカウンタ値と設定数とが一致しない場合には(ステップS209:No)、制御部422は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には(ステップS212:Yes)、制御部422は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS210)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS211)、ステップS201に戻る。

0045

一方、パルスカウンタ値がゼロでない場合には(ステップS212:No)、制御部422は、パルスカウンタ125をカウントアップし(ステップS213)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS208)、ステップS201に戻る。

0046

他方、制御部422が、デジタルデータ入力値が上限値の1/2以下と判断した場合は(ステップS202:No)、実施の形態1と同様の動作を行なう。すなわち、ΔΣ出力がHigh状態かどうかを判断し、ΔΣ出力がHigh状態であると判断した場合は(ステップS214:Yes)、積算値カウンタ124をカウントアップする(ステップS215)。

0047

つぎに、制御部422が、記憶部123から設定数を読み出すとともに、積算値カウンタ124から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS216:Yes)、制御部422は、積算値カウンタ124の積算値をゼロとし(ステップS217)、パルスカウンタ125のパルスカウンタ値を1とし(ステップS218)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS219)、ステップS201に戻る。

0048

一方、積算値と設定数とが一致しない場合には(ステップS216:No)、制御部422は、パルスカウンタ125からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には(ステップS220:Yes)、制御部422は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS221)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS222)、ステップS201に戻る。

0049

一方、パルスカウンタ値と設定数とが一致しない場合には(ステップS220:No)、制御部422は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には(ステップS223:Yes)、制御部422は、パルスカウンタ125のパルスカウンタ値を0とし(ステップS221)、パルス出力部126にLow状態のパルス信号を出力させ(ステップS222)、ステップS201に戻る。

0050

一方、パルスカウンタ値がゼロでない場合には(ステップS223:No)、制御部422は、さらに、パルスカウンタ125をカウントアップし(ステップS224)、パルス出力部126にHigh状態のパルス信号を出力させ(ステップS219)、ステップS201に戻る。

0051

以上説明したように、本実施の形態2によれば、入力するデジタルデータが小さい、あるいは上限値またはそれに近いような場合のいずれであっても、パルス変調器4が高周波成分のないパルス信号を出力できる。その結果、D/A変換器20は、信号伝送路の設計や雑音対策が容易にできるとともに、高周波成分の低減されたアナログ信号を出力できるものとなる。さらに、パルス信号の周期も分散される。

0052

(実施の形態3)
つぎに、本発明の実施の形態3について説明する。本実施の形態3に係るD/A変換器は、実施の形態1に係るD/A変換器と同様の構成を有するが、ΔΣ変調器においてデジタルデータにオフセット値を加算するように構成されている。

0053

図11は、本実施の形態3に係るD/A変換器の全体構成を示すブロック図である。図11に示すように、このD/A変換器30は、D/A変換器10、20と同様に、nビットのD/A変換器であり、パルス変調器5と、増幅/オフセット回路2と、LPF3とを備えており、nビットのデジタルデータの入力を受け付け、アナログ信号を出力する。また、パルス変調器5は、ΔΣ変調器51と、パルス変換器12とを備える。

0054

図12は、図11に示すΔΣ変調器51の構成を示すブロック図である。図12に示すように、このΔΣ変調器51は、n+1ビットの加算器511と、nビットの加算器513と、加算器511に接続したフリップフロップ回路512とを備えている。このΔΣ変調器51においては、加算器513がnビットのデジタルデータおよびnビットのオフセット値の入力を受け付け、受け付けたデジタルデータに受け付けたオフセット値を加算して、n+1ビットのデジタルデータに変換して出力する。つぎに、加算器511は、加算器513が出力したn+1ビットのデジタルデータの入力を受け付けるとともに、受け付けたデジタルデータと、フリップフロップ回路512が出力する1クロック前の積算値とを加算し、加算値の桁上がり出力をΔΣ変調信号として出力する。

0055

このように、ΔΣ変調器51は、入力したnビットのデジタルデータにオフセット値を加算してn+1ビットのデジタルデータに変換し、変換したデジタルデータをn+1ビットにてΔΣ変調し、ΔΣ変調信号を出力する。その結果、パルス変換器12が出力するパルス信号において、HighまたはLowの状態が過度に連続して続くことが防止され、このパルス信号の基本周期が過度に大きくなることが防止される。

0056

以下、具体的に説明する。たとえば、実施の形態1のパルス変調器1は、入力するデジタルデータが4ビットの場合において、たとえばデジタルデータとして「1」を入力する場合、図5に示すように、出力するパルス信号においてLowの状態が45クロック分連続して続いてしまう場合があるので、パルス信号の基本周期は長くなる。この基本周期がLPF3の時定数に比べて長くなりすぎると、LPF3のアナログ出力が十分に平滑化されずにリップルが残ってしまう。一方、実施の形態2のパルス変調器4は、たとえばデジタルデータとして「15」を入力する場合、図9に示すように、出力するパルス信号においてHighの状態が45クロック分連続して続いてしまう場合があり、同様にLPF3のアナログ出力にリップルが残る場合がある。

0057

一方、本実施の形態3のパルス変調器5においては、オフセット値を「8」とすると、たとえばデジタルデータとして「1」を入力する場合、加算器513によって、入力するデジタルデータは「9」に変換されて、加算器511およびフリップフロップ回路512によってΔΣ変調信号として出力する。この場合、出力するパルス信号において連続するHighまたはLow状態は最大でも3となるため、基本周期が長くならないので、LPF3によって平滑化が十分に行なわれ、リップルが抑制されたアナログ出力を実現できる。

0058

すなわち、本実施の形態3においては、入力するデジタルデータにオフセット値を加算し、よりビット数の大きいデジタルデータに変換するので、入力するデジタルデータがその取り得る値の上限または下限であっても、よりビット数の大きいデジタルデータに変換した後は、その取り得る値の上限または下限から離れた値となる。その結果、出力するパルス信号において同じ状態が連続することが防止される。

0059

(実施の形態4)
なお、実施の形態3において、パルス変換器12を、実施の形態2におけるパルス変換器42に置き換えてもよい。図13は、本発明の実施の形態4に係るD/A変換器の全体構成を示すブロック図である。図13に示すように、このD/A変換器40は、パルス変調器6と、増幅/オフセット回路2と、LPF3とを備えており、パルス変調器6は、ΔΣ変調器51と、パルス変換器42とを備える。このD/A変換器40も、実施の形態3と同様に、リップルが抑制されたアナログ出力を実現できる。

0060

ここで、図14は、実施の形態1、2に係るD/A変換器において、デジタルデータの入力値と、パルス変調器が出力するパルス信号におけるHighまたはLowの連続状態最大値との関係を示す図である。なお、図14は、入力するデジタルデータが4ビットの場合において、設定数を「3」とした場合を示している。図14に示すように、実施の形態1、2のいずれにおいても、特にデジタルデータが1、および上限値である15の場合に、連続状態が最大で45クロック分だけ続く場合がある。

0061

一方、図15は、実施の形態3、4に係るD/A変換器において、デジタルデータの入力値と、オフセット値を加算した入力値と、パルス変調器が出力するパルス信号におけるHighまたはLowの連続状態の最大値との関係を示す図である。なお、図15の場合も、入力するデジタルデータが4ビットの場合において、設定数を「3」としている。図15に示すように、実施の形態3、4のいずれにおいても、連続状態は最大でも8クロック分となり、設定数「3」に対して過度に長くなることはない。

0062

なお、上記の実施の形態1の変形例として、パルス変換器の構成を、受付部がΔΣ変調信号を受け付け、制御部がΔΣ変調信号のLow状態を計数し、計数したLow状態の数が設定数に到達した場合、パルス出力部が、設定数だけLow状態が連続したパルス信号を出力するようにし、他は実施の形態1に係るD/A変換器10と同様の構成としてもよい。この変形例の構成のD/A変換器によれば、実施の形態2の場合と同様に、入力するデジタルデータが上限値またはそれに近いような場合であっても、出力するパルス信号が必ず設定数だけLow状態が連続したものとなるので、高周波成分のないパルス信号を出力するようにできる。また、このD/A変換器は、おもにデジタルデータの上限値付近で制御を行なう装置に特に好適に用いることができる。

0063

また、上記の実施の形態においては、デジタルデータが4ビットの場合について説明したが、ビット数は特に限定されない。また、設定数を「3」としたが、特に限定されず、たとえば使用するLPFの時定数や要求される応答時間、および出力するアナログ信号の要求特性等に応じて最適化されるように、適宜設定できる。また、実施の形態3、4において設定するオフセット値は、出力するアナログ信号の要求特性や、増幅/オフセット回路などの回路特性等に応じて適宜設定できるが、たとえばnビットのデジタルデータが取り得る値の中央値近傍とすることが好ましい。

図面の簡単な説明

0064

本発明の実施の形態1に係るD/A変換器の全体構成を示すブロック図である。
図1に示すΔΣ変調器の構成を示すブロック図である。
図1に示すパルス変換器の構成を示すブロック図である。
図3に示すパルス変換器が出力するパルス信号の一例を示す図である。
図3に示すパルス変換器が出力するパルス信号の別の一例を示す図である。
図3に示すパルス変換器の具体的な動作の一例を説明するフロー図である。
本発明の実施の形態2に係るD/A変換器の全体構成を示すブロック図である。
図7に示すパルス変換器の構成を示すブロック図である。
図8に示すパルス変換器が出力するパルス信号の一例を示す図である。
図8に示すパルス変換器の具体的な動作の一例を説明するフロー図である。
本発明の実施の形態3に係るD/A変換器の全体構成を示すブロック図である。
図11に示すΔΣ変調器の構成を示すブロック図である。
本発明の実施の形態4に係るD/A変換器の全体構成を示すブロック図である。
実施の形態1、2に係るD/A変換器において、デジタルデータの入力値と、パルス変調器が出力するパルス信号におけるHighまたはLowの連続状態の最大値との関係を示す図である。
実施の形態3、4に係るD/A変換器において、デジタルデータの入力値と、オフセット値を加算した入力値と、パルス変調器が出力するパルス信号におけるHighまたはLowの連続状態の最大値との関係を示す図である。
従来のパルス幅変調器が出力するパルス信号の一例を示す図である。
従来のパルス幅変調器にデジタルデータとして「1」を入力した場合に出力するパルス信号を示す図である。

符号の説明

0065

1、4〜6パルス変調器
2増幅/オフセット回路
3LPF
4 パルス変調器
10〜40 D/A変換器
11、51 ΔΣ変調器
12、42パルス変換器
111、511、513加算器
112、512フリップフロップ回路
121、421 受付部
122、422 制御部
123 記憶部
124積算値カウンタ
125パルスカウンタ
126パルス出力部

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