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技術 通信システム、受信装置、および受信方法

出願人 ソニー株式会社
発明者 菊池秀和小松禎浩瀬上雅博
出願日 2007年12月11日 (13年2ヶ月経過) 出願番号 2007-319326
公開日 2009年7月2日 (11年7ヶ月経過) 公開番号 2009-147405
状態 特許登録済
技術分野 双方向TV,動画像配信等 デジタル伝送方式における同期
主要キーワード 差動シリアルデータ 積分操作 ケーブルイコライザ 伝播遅延差 自動ゲインコントロール JIT ケーブル特性 総和器
関連する未来課題
重要な関連分野

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図面 (12)

課題

クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信ステム受信装置、および受信方法を提供する。

解決手段

通信システム100は、複数の位相同期したシリアルデータ信号SDT0〜STD2と、シリアルデータ信号SDT0〜SDT2に周波数同期したクロック信号であるピクセルクロック信号CKを送信する送信装置200と、受信し入力したピクセルクロック信号PCKで周波数粗調整した後、複数のシリアルデータ信号SDT0〜SDT2のうちの一のシリアルデータ信号、たとえばシリアルデータ信号SDT0に位相同期した再生クロックを生成する位相同期回路(PLL)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む受信装置300とを有する。

概要

背景

DMI仕様書「High-Definition Multimedia Interface Specification Version 1.3a」はHDMILLC (http://www.hdmi.org/)から配布されている。
そして、HDMIの規格上では、トランスミッタ(Transmitter)機器ソース(Source)機器、レシーバ(Receiver)機器をシンク(Sink)機器と表記する。

HDMIソースとHDMIシンクは、複数の信号線を含むHDMIケーブルが接続されるHDMIコネクタを有している。このHDMIコネクタはデジタル信号で画像データと音声データを伝送するためのコネクタである。

HDMIの仕様書において、HDMIについては、画素データと音声データを、高速でHDMIソースからHDMIシンクに、一方向に伝送するTMDS(Transition Minimized Differential Signaling)チャンネルや、HDMIソースとHDMIシンクとの間で双方向の通信を行うためのCECライン(Consumer Electronics Control Line)等が、規定されている。

このように、TMDSはHDMIにおいて広帯域映像音声多重化信号の伝送に用いら、1対の差動ピクセルクロックと3対の差動シリアルデータから形成されている。
3対のシリアルデータ信号は、送信機において共通のPLL(Phase Locked Loop)が生成したVCO(Voltage Controlled Oscillator)クロックによって同期がとられた信号である。したがって、3対のシリアルデータは、伝送路遅延時間差による位相差をもっているものの相互の位相関係はほぼ固定されており基本周波数ジッタの成分もよく一致している。

しかしながら、ピクセルクロックだけはPLLのVCOクロックで同期が取られることなくPLLに入力された基準クロックがそのまま出力されていることが多い。
したがって、ピクセルクロックはシリアルデータとは異なるジッタ成分をもち、クロックとデータの位相は常に動的にゆらいでいる。

このような信号群を受信しシリアルデータ信号各々を正しく再生する受信機においては、ピクセルクロックをリファレンスクロックとしてPLL逓倍回路で生成したクロックの位相をデータに合わせて調整する移相回路を用いることが多い(たとえば非特許文献1参照)。この方式は、クロックデータリカバリ(Clock Data Recovery:CDR)と呼ばれる。

図1は、非特許文献1に開示された回路ブロック構成として示す図である。

図1の回路1は、PLL2、クロック移相器3−0,3−1,3−2、サンプラー4−0,4−1,4−2、およびデジタルフィルタ5−0,5−1,5−2を有する。

入力ピクセルクロック信号IPCKは、移相周波数検出器(PFD)21、ローパスフィルタLPF)22、VCO23、分周器24からなるPLL2で逓倍されVCOクロックVCKとなる。
このVCOクロックVCKは単相のことも、特定の位相差を保った多相クロックの組のこともある。
VCOクロックVCKは、シリアルデータ信号のビットレートに等しい周波数をもつが、入力ピクセルクロック信号IPCKの持っていたジッタ成分とPLL2のジッタ特性で決まるジッタをもち、シリアルデータ信号が持っているジッタとは異なる。
したがって、VCOクロックVCKとシリアルデータ信号の位相差は常に揺らいでいることになり、VCOクロックVCKをそのままサンプラー4−0〜4−2に与えたのではサンプラーは正しいデータを安定に取り込むことができない。
そこで、VCO23とサンプラー4−0〜4−2の間にクロック移相器3−0〜3−2を設けてサンプラー4−0〜4−2が安定にシリアルデータを受信することのできる移相クックSCK0,SCK1,SCK2を発生する。

クロック移相器3−0〜3−2は、位相の変化量が何段階かで可変になっており、変化量はサンプラー4−0〜4−2によって採取された移相クロックSCKとシリアルデータの位相関係の情報をフィルタ操作、主に積分操作することによって得るフィードバック制御によって決定される。
移相クロックとシリアルデータの位相関係の情報を取得する仕組みとしては、特許文献1等に開示されている。
FUJITSU.53.1、p47−53(01,2002)[http://img.jp.fujitsu.com/downloads/jp/jmag/vol53-1/paper10.pdf]
特許第3239543号公報

概要

クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム受信装置、および受信方法を提供する。通信システム100は、複数の位相同期したシリアルデータ信号SDT0〜STD2と、シリアルデータ信号SDT0〜SDT2に周波数同期したクロック信号であるピクセルクロック信号PCKを送信する送信装置200と、受信し入力したピクセルクロック信号PCKで周波数を粗調整した後、複数のシリアルデータ信号SDT0〜SDT2のうちの一のシリアルデータ信号、たとえばシリアルデータ信号SDT0に位相同期した再生クロックを生成する位相同期回路(PLL)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む受信装置300とを有する。

目的

本発明は、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム、受信装置、および受信方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を送信する送信装置と、上記送信装置から送信された複数のシリアルデータ信号と、上記クロック信号を受信すす受信装置と、を有し、上記受信装置は、受信したクロック信号で周波数粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相移相して他のシリアル信号位相ロックする移相器と、を含む通信ステム

請求項2

複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信装置であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器とを有する受信装置。

請求項3

上記再生クロックに同期して上記一のシリアルデータ信号を再生する再生回路を有し、上記位相同期回路は、上記再生クロックを生成する電圧制御発振器と、上記再生クロックの周波数を分周する分周器と、上記分周器による上記再生クロックと受信した上記クロック信号との位相を比較する位相比較器と、上記分周器による上記再生クロックと受信した上記クロック信号との周波数を比較し、その周波数差があらかじめ設定した閾値より大きいときアラーム信号を出力する周波数比較器と、少なくとも上記アラーム信号を受けると、上記位相比較器、上記電圧制御発振器、および上記分周器により形成される位相同期ループに上記位相比較器の出力信号フィードバックし、上記アラーム信号がないときは、上記再生回路によるシリアルデータ信号をフィードバックする選択回路と、を含む請求項2記載の受信装置。

請求項4

上記選択回路は、電源投入時またはリセット時には、上記アラーム信号の有無にかかわらず位相同期ループに上記位相比較器の出力信号をフィードバックする請求項3記載の受信装置。

請求項5

受信した他のシリアルデータ信号を、上記移相器による移相クロックに同期してシリアルデータ信号を再生する第2の再生回路をさらに有する請求項3記載の受信装置。

請求項6

上記第2の再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する請求項5記載の受信装置。

請求項7

上記再生クロックに受けて、上記一のシリアルデータ信号を再生する再生回路に位相クロックを供給する移相器を含み、上記選択回路は、上記アラーム信号がないときは、上記位相同期ループに複数の上記再生回路によるシリアルデータ信号の位相情報の和をフィードバックする請求項5記載の受信装置。

請求項8

複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する請求項7記載の受信装置。

請求項9

上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む請求項5記載の受信装置。

請求項10

上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む請求項6記載の受信装置。

請求項11

上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む請求項3記載の受信装置。

請求項12

上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む請求項3記載の受信装置。

請求項13

受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている請求項11記載の受信装置。

請求項14

受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている請求項12記載の受信装置。

請求項15

複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信方法であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成し、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする受信方法。

技術分野

0001

本発明は、たとえば非圧縮の画像の画素データを一方向に高速伝送することができる、HDMI(High Definition Multimedia Interface)などの通信インタフェースを有する通信ステム電子機器、および受信方法に関するものである。

背景技術

0002

HDMIの仕様書「High-Definition Multimedia Interface Specification Version 1.3a」はHDMILLC (http://www.hdmi.org/)から配布されている。
そして、HDMIの規格上では、トランスミッタ(Transmitter)機器ソース(Source)機器、レシーバ(Receiver)機器をシンク(Sink)機器と表記する。

0003

HDMIソースとHDMIシンクは、複数の信号線を含むHDMIケーブルが接続されるHDMIコネクタを有している。このHDMIコネクタはデジタル信号で画像データと音声データを伝送するためのコネクタである。

0004

HDMIの仕様書において、HDMIについては、画素データと音声データを、高速でHDMIソースからHDMIシンクに、一方向に伝送するTMDS(Transition Minimized Differential Signaling)チャンネルや、HDMIソースとHDMIシンクとの間で双方向の通信を行うためのCECライン(Consumer Electronics Control Line)等が、規定されている。

0005

このように、TMDSはHDMIにおいて広帯域映像音声多重化信号の伝送に用いら、1対の差動ピクセルクロックと3対の差動シリアルデータから形成されている。
3対のシリアルデータ信号は、送信機において共通のPLL(Phase Locked Loop)が生成したVCO(Voltage Controlled Oscillator)クロックによって同期がとられた信号である。したがって、3対のシリアルデータは、伝送路遅延時間差による位相差をもっているものの相互の位相関係はほぼ固定されており基本周波数ジッタの成分もよく一致している。

0006

しかしながら、ピクセルクロックだけはPLLのVCOクロックで同期が取られることなくPLLに入力された基準クロックがそのまま出力されていることが多い。
したがって、ピクセルクロックはシリアルデータとは異なるジッタ成分をもち、クロックとデータの位相は常に動的にゆらいでいる。

0007

このような信号群を受信しシリアルデータ信号各々を正しく再生する受信機においては、ピクセルクロックをリファレンスクロックとしてPLL逓倍回路で生成したクロックの位相をデータに合わせて調整する移相回路を用いることが多い(たとえば非特許文献1参照)。この方式は、クロックデータリカバリ(Clock Data Recovery:CDR)と呼ばれる。

0008

図1は、非特許文献1に開示された回路ブロック構成として示す図である。

0009

図1の回路1は、PLL2、クロック移相器3−0,3−1,3−2、サンプラー4−0,4−1,4−2、およびデジタルフィルタ5−0,5−1,5−2を有する。

0010

入力ピクセルクロック信号IPCKは、移相周波数検出器(PFD)21、ローパスフィルタLPF)22、VCO23、分周器24からなるPLL2で逓倍されVCOクロックVCKとなる。
このVCOクロックVCKは単相のことも、特定の位相差を保った多相クロックの組のこともある。
VCOクロックVCKは、シリアルデータ信号のビットレートに等しい周波数をもつが、入力ピクセルクロック信号IPCKの持っていたジッタ成分とPLL2のジッタ特性で決まるジッタをもち、シリアルデータ信号が持っているジッタとは異なる。
したがって、VCOクロックVCKとシリアルデータ信号の位相差は常に揺らいでいることになり、VCOクロックVCKをそのままサンプラー4−0〜4−2に与えたのではサンプラーは正しいデータを安定に取り込むことができない。
そこで、VCO23とサンプラー4−0〜4−2の間にクロック移相器3−0〜3−2を設けてサンプラー4−0〜4−2が安定にシリアルデータを受信することのできる移相クックSCK0,SCK1,SCK2を発生する。

0011

クロック移相器3−0〜3−2は、位相の変化量が何段階かで可変になっており、変化量はサンプラー4−0〜4−2によって採取された移相クロックSCKとシリアルデータの位相関係の情報をフィルタ操作、主に積分操作することによって得るフィードバック制御によって決定される。
移相クロックとシリアルデータの位相関係の情報を取得する仕組みとしては、特許文献1等に開示されている。
FUJITSU.53.1、p47−53(01,2002)[http://img.jp.fujitsu.com/downloads/jp/jmag/vol53-1/paper10.pdf]
特許第3239543号公報

発明が解決しようとする課題

0012

このCDRの欠点は、VCOクロックVCKとシリアルデータの相対位相が高速で変化する、すなわち高周波の相対ジッタ成分をもつ場合に移相クロックを正確にシリアルデータの位相に追従させられなくなることである。

0013

HDMIでは、ピクセルクロックとシリアルデータの相対ジッタに数MHzで0.3[UIp-p](1[UI]はシリアルデータ1ビットの時間)があるような信号でも正しく受信機が動作することを要求している。
たとえば、4MHzの正弦波状に位相が0.3[UIp-p]変化するような相対ジッタがあるとすると、最も急峻に位相が変化している時間帯では80[ns]ほどの間に1/4[UI]の移相変化が生じる。

0014

ところが、TMDSのシリアルデータはコード化されていて最悪10ビットに1回しかデータが遷移しない。シリアルデータとクロックの位相を比較する機会はデータの遷移のときにしか無いわけで、たとえばTMDSのレートが250[Mbps]の時には最悪40[ns]に1回しか位相比較の機会が無い。

0015

このような場合、比較のたびに前回の比較より位相差が1/8[UI]も変化してしまうことになる。移相器分解能は通常1/16〜1/64であるからこの移相変化量は分解能の2〜8倍に相当する。
上述した特許文献1の回路では移相量を増すべきか減ずるべきかの判定はできるが、分解能の何倍で変化させるかは判定できない。

0016

分解能単位で1単位の増減であれば移相クロックはこのような高速の相対ジッタに追従はできないし、数単位を一気に増減するとした場合、高分解能による細かい位相制御ができなくなる。
位相量を分解能の何単位にすべきか判別するためのサンプラーはきわめて複雑で、その出力を処理して移相器に移相量をフィードバックするフィルタも複雑化する。

0017

本発明は、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム、受信装置、および受信方法を提供することにある。

課題を解決するための手段

0018

本発明の第1の観点の通信システムは、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を送信する送信装置と、上記送信装置から送信された複数のシリアルデータ信号と、上記クロック信号を受信すする受信装置と、を有し、上記受信装置は、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して他のシリアル信号位相ロックする移相器と、を含む。

0019

本発明の第2の観点は、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信装置であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器とを有する。

0020

好適には、上記再生クロックに同期して上記一のシリアルデータ信号を再生する再生回路を有し、上記位相同期回路は、上記再生クロックを生成する電圧制御発振器と、上記再生クロックの周波数を分周する分周器と、上記分周器による上記再生クロックと受信した上記クロック信号との位相を比較する位相比較器と、上記分周器による上記再生クロックと受信した上記クロック信号との周波数を比較し、その周波数差があらかじめ設定した閾値より大きいときアラーム信号を出力する周波数比較器と、少なくとも上記アラーム信号を受けると、上記位相比較器、上記電圧制御発振器、および上記分周器により形成される位相同期ループに上記位相比較器の出力信号をフィードバックし、上記アラーム信号がないときは、上記再生回路によるシリアルデータ信号をフィードバックする選択回路と、を含む。

0021

好適には、上記選択回路は、電源投入時またはリセット時には、上記アラーム信号の有無にかかわらず位相同期ループに上記位相比較器の出力信号をフィードバックする。

0022

好適には、受信した他のシリアルデータ信号を、上記移相器による移相クロックに同期してシリアルデータ信号を再生する第2の再生回路をさらに有する。

0023

好適には、上記第2の再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する。

0024

好適には、上記再生クロックに受けて、上記一のシリアルデータ信号を再生する再生回路に位相クロックを供給する移相器を含み、上記選択回路は、上記アラーム信号がないときは、上記位相同期ループに複数の上記再生回路によるシリアルデータ信号の位相情報の和をフィードバックする。

0025

好適には、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する。

0026

好適には、上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む。

0027

好適には、上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む。

0028

好適には、上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む。

0029

好適には、上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む。

0030

好適には、受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている。

0031

本発明の第3の観点は、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信方法であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成し、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする。

0032

本発明によれば、送信装置から、複数の位相同期したシリアルデータ信号と、このシリアルデータ信号に周波数同期したクロック信号が送信され、受信装置で受信される。
受信装置においては、位相同期回路で受信したクロック信号で周波数を粗調整した後、複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックが生成される。また、移相器においては、再生クロックから位相が移相されて他のシリアル信号に位相ロックされる。

発明の効果

0033

本発明によれば、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能となる。

発明を実施するための最良の形態

0034

以下に本発明の実施形態を図面に関連付けて説明する。

0035

図2は、本発明の一実施形態に係る通信システムの基本的な構成を示す図である。

0036

本通信システム100は、たとえば画素データと音声データを、高速でHDMIソース(送信装置)からHDMIシンク(受信装置)に、一方向に伝送するTMDS(Transition Minimized Differential Signaling)チャンネルを含んで構成される。
また、通信システム100は、1本の通信ケーブルで映像と音声のデータ伝送接続機器情報交換および認証、機器制御データの通信、並びにLAN通信を行うシステムとして構成可能である。

0037

本通信システム100は、送信装置200と受信装置300により構成されている。
送信装置200は、複数の位相同期したシリアルデータ信号SDT0〜STD2と、シリアルデータ信号SDT0〜SDT2に周波数同期したクロック信号であるピクセルクロック信号PCKを受信装置300に送信する。
受信装置300は、受信し入力したピクセルクロック信号PCKで周波数を粗調整した後、複数のシリアルデータ信号SDT0〜SDT2のうちの一のシリアルデータ信号、たとえばシリアルデータ信号SDT0に位相同期した再生クロックを生成する位相同期回路(PLL)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含んで構成されている。

0038

以下、本実施形態の特徴的な構成を有する受信装置300の構成および機能について具体的に説明する。

0039

図3は、本発明の第1の実施形態に係る受信装置の構成を示す図である。

0040

図3の受信装置300Aは、PLL(位相同期回路)310、クロック移相器321,322、再生回路としてのサンプラー330,331,332、およびデジタルフィルタ341,342により構成されている。
この構成では、サンプラー331,332が第2の再生回路に相当する。

0041

PLL310は、図3に示すように、位相周波数比較器(PFD)311、LPF(ローパスフィルタ)312、VCO313、分周器314、周波数比較器315、選択回路316、および切替回路317を有する。

0042

PFD311は、入力ピクセルクロック信号IPCKの位相(周波数)と位相同期ループにおいて分周器314で分周された再生クロック(VCOクロック)DVCKの位相(周波数)を比較し、その結果を切替回路317に出力する。

0043

LPF312は、切替回路317によりPFD311の出力またはサンプラー330の出力信号のいずれかを受けて所定レベル制御電圧VCTLをVCO313に供給する。

0044

VCO313は、LPF312による制御電圧VCTLに応じた周波数で発振してVCOクロック(再生クロック)VCKを分周器314、クロック移相器321,322、およびサンプラー330に供給する。

0045

分周器314は、VCO313により供給されるVCOクロックVCKの周波数を10分の1に分周(10逓倍)したVCOクロックDVCKをPFD311および周波数比較器315に出力する。

0046

周波数比較器315は、入力ピクセルクロック信号IPCKの周波数と位相同期ループにおいて分周器314で分周された再生クロック(VCOクロック)DVCKの周波数との差があらかじめ設定した閾値VTHより大きい場合にアラーム信号ALRMを生成して選択回路316に出力する。

0047

選択回路316は、周波数比較器315からアラーム信号ALRMを受けると、PFD311の出力を選択してLPF312に入力させるように切替信号S316を切替回路317に出力する。
選択回路316は、リセット信号RSTを受けたとき、あるいは電源投入時等においても、PFD311の出力を選択してLPF312に入力させるように切替信号S316を切替回路317に出力する。
一方、選択回路316は、アラーム信号ALRM、またはリセット信号RSTが入力されず、あるいは電源投入時でない場合には、サンプラー330の出力を選択してLPF312に入力させるように切替信号S316を切替回路317に出力する。

0048

切替回路317は、選択回路316の切替信号S316に応じてPFD311の出力またはサンプラー330の出力のいずれかを選択してLPF312に入力させる。

0049

クロック移相器321は、VCO313により供給されるVCOクロックVCKから位相を半固定で移相して移相クロックSCK1をサンプラー331に出力する。
クロック移相器321は、デジタルフィルタ341による信号に応じて最適な移相クロックSCK1を生成する。

0050

クロック移相器322は、VCO313により供給されるVCOクロックVCKから位相を半固定で移相して移相クロックSCK2をサンプラー332に出力する。
クロック移相器322は、デジタルフィルタ342による信号に応じて最適な移相クロックSCK2を生成する。

0051

サンプラー330は、VCO313により供給されるVCOクロックVCKに同期して入力シリアルデータ信号SDT0をサンプリングして再生シリアルデータ信号RSDT0を生成し、またこの信号をPLL310の切替回路317に供給する。

0052

サンプラー331は、VCO313により供給されるVCOクロックVCKに同期して入力シリアルデータ信号SDT1をサンプリングして再生シリアルデータ信号RSDT1を生成し、またこの信号をデジタルフィルタ340に供給する。

0053

サンプラー332は、VCO313により供給されるVCOクロックVCKに同期して入力シリアルデータ信号SDT2をサンプリングして再生シリアルデータ信号RSDT2を生成し、またこの信号をデジタルフィルタ341に供給する。

0054

本実施形態におけるPLL310は、受信し入力したピクセルクロック信号IPCKで周波数を粗調整した後、複数のシリアルデータ信号SDT0〜SDT2のうちの一のシリアルデータ信号SDT0に位相同期したVCOクロック(再生クロック)VCKを生成する機能を有している。

0055

すなわち、本実施形態におけるPLL310は、クロック逓倍機能に加えて入力シリアルデータ信号SDT0のサンプラー330からの位相情報にもとづく位相ロックの機能を有する。

0056

その機能は、切替回路317がVCO313に対してVCOクロックVCKの分周を入力ピクセルクロック信号IPCKとPFD311で周波数位相比較した結果をフィードバックするか、あるいはサンプラー330からのVCOクロックVCKと入力シリアルデータ信号SDT0の位相差信号をフィードバックするかで決まり、通常動作時はサンプラー330からのフィードバックを用いる。
すなわち,通常状態では入力ピクセルクロック信号IPCKはPLL310の動作に関与しないのでピクセルクロック信号PCKがシリアルデータに対してどのような相対ジッタを持っていようともPLL310の動作に関与しない。

0057

この状態でVCOクロックVCKがシリアルデータ信号SDT0にロックし続ければ問題ないが、稀にこのPLL310はハーモニックロックと言う不正な状態に落ち込むことがある。
これは実はシリアルデータ信号が「0011」の繰り返しであるのにそれを「000111」の繰り返しであるかのように解釈する1.5倍の周波数にVCOクロックVCKがロックしてしまう現象である。
この状態から受信装置が自立的に正常な状態に復帰するために、本実施形態ではVCOクロックVCKの分周と入力ピクセルクロック信号IPCKの周波数の差が閾値VTHを超えた場合にアラーム信号ALRMを立てる(出力する)周波数比較器315を用いている。
アラーム信号ALRMが立つと選択回路316はVCO313が略正しい周波数に引き込まれるまで一時的にPFD311からのフィードバックを選択した後、サンプラー330からのフィードバックに切り替える。
このVCO313の粗調整は受信装置の立ち上がりリセット解除後にも実施する。この様なVCOの粗調整がハーモニックロック防止に有効な手段であることは特許文献2(特許第3661890号公報)に開示されている。

0058

周波数比較器315の閾値VTHを適切に設定してピクセルクロック信号PCKとVCOクロックVCKの位相差の揺らぎ許容してやれば、既存の技術では移相器が追従できなかったような大きく高速の相対ジッタに対しても問題なくシリアルデータ信号SDT0の受信を継続できる。

0059

図4は、本実施形態に係る受信装置おける一連機能制御フローチャートを示す図である。

0060

本実施形態においては、電源投入もしくはリセット解除が行われると(ST0)、PFD311の出力をループに含むPFDフィードバックによりVCO313の発振周波数の粗調整を行う(ST1)。
次に、サンプラー330の出力をループに含むサンプラーフィードバックによるVCO313の発振周波数のロックへ移行する(ST2)。
そして、クロック移相器321,322、サンプラー331,332、デジタルフィルタ341,342による移相フィードバックによる移相量調整を行う(ST3)。
そして、移相量を固定する(ST4)。
この状態で周波数比較器315からのアラーム信号ALRMの有無を判断する(ST5)。
テップST5において、アラーム信号ALRMがある(出力された)と判断した場合には、PLL310はハーモニックロックと言う不正な状態に落ち込むものと判断し、ステップST1の処理に移行する。

0061

次に、CDR方式を採用した通信システムのジッタについて考察する。

0062

図5は、本第1の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
図6は、図5の比較として示す図であって、既存の受信装置を備えた通信システムにおけるジッタについて説明するための図である。

0063

まず、既存の通信システムについて、図6に関連付けて考察する。
既存のCDRでは、受信装置側のPLL(図ではPLL2)の帯域送信装置側のPLL(図ではPLL1)より大きくても小さくても、その差の周波数帯に相対ジッタが大きな成分を持つ可能性があり、移相器はこれを吸収する必要がある。
別個に製造される送信装置と受信装置でPLLの帯域を完全に一致させることは困難である。
再生クロック(VCOクロック)とシリアルデータの相対ジッタ成分は、図6(E)に示しように、ピクセルクロックジッタと送信装置側PLLの発生ジッタ、並びに、送信装置側PLLの発生ジッタと受信装置側PLLの発生ジッタとなる。

0064

次に、本実施形態に係る通信システムについて、図5に関連付けて考察する。
本発明の実施形態に係るCDRでは、受信装置側PLL(図ではPLL2)の帯域が送信装置側PLL(図ではPLL1)の帯域より大きければ、相対ジッタはPLLが発する小さなジッタだけとなり、移相器はシリアルデータ同士の伝播遅延差を吸収するだけでよい。
送信装置より受信装置のPLL帯域を広くとることは製造上容易である。
再生クロック(VCOクロック)とシリアルデータの相対ジッタ成分は、図5(E)に示しように、送信装置側PLLの発生ジッタと受信装置側PLLの発生ジッタだけとなる。

0065

すなわち、シリアルデータ信号SDT1とシリアルデータ信号SDT2は、送信装置200にてシリアルデータ信号SDT0と同じPLLのVCOクロックVCKで同期していたことから、伝送路の遅延差による固定の位相差はあってもジッタの成分はほぼ同一である。
したがって、シリアルデータ信号SDT0にロックしたVCOクロックVCKを移相することでシリアルデータ信号SDT1とシリアルデータ信号SDT2の受信に最適な移相クロックを作るに当たってその移相器の追従性能は低くてもかまわない。

0066

現実には伝送路遅延温度ドリフトによるわずかな変動はあるが無視しうる量であることが多いので、受信開始直後に移相量のフィードバックが安定した段階でフィードバックを停止して移相量を固定化しても問題ない。
移相フィードバックに必要なデジタルフィルタを停止することは省電力化に寄与する。

0067

図7は、本発明の第2の実施形態に係る受信装置の構成を示す図である。

0068

本第2の実施形態に係る受信装置300Bが第1の実施形態の受信装置300Aと異なる点は、PLL310Bは通常動作時に全てのサンプラー330,331,332からの位相情報の和をフィードバックすることにある。図7において、総和器350が設けられている。
こうすることで、PLL310Bはデータ遷移の機会、すなわち位相の検出の機会を統計的に増やすことができ、シリアルデータ自体が高速のジッタ成分をもっている場合でも正しく位相ロックできるようにPLL310Bを広帯域化することができる。

0069

本例で得られるVCOクロックVCKの位相は、第1の実施形態と異なりシリアルデータ信号SDT0にも一致していないが、ほぼ固定の位相差をもっているだけである。
したがって、第1の実施形態のシリアルデータ信号SDT1およびシリアルデータ信号SDT2と同様のクロック移相器320をシリアルデータ信号SDT0にも設ければよい。
そして、図7の受信装置300Bにおいては、クロック移相器320の移相フィードバックに必要なデジタルフィルタ340が設けられている。

0070

図8は、本発明の第3の実施形態に係る受信装置の構成を示す図である。

0071

本第3の実施形態の受信装置300Cは、2個の受信回路縦続接続して、前段の受信回路300−1は図3に示す第1の実施形態の受信装置300Aと同様の構成を有している。
後段の受信回路300−2には、前段の受信回路300−1で生成された分周された再生クロック(VCOクロック)RVCK、再生シリアルデータ信号RSDT0,RSDT1,RSDT2が供給される。

0072

そして、後段の受信回路300−2は、周波数比較器315、選択回路316、切替回路317を持たない、PFD311、LPF312、VCO313、および分周器314により構成されるPLL310−2と、VCO313によるVCOクロック(再生クロック)VCK2が供給されるクロック移相器320−2,321−2,322−2と、クロック移相器320−2,321−2,322−2による移相クロックSCKにより再生シリアルデータ信号RSDT0,RSDT1,RSDT2をサンプリングする(さらに再生処理する)サンプラー330−2,331−2,332−2と、クロック移相器320−2,321−2,322−2の移相フィードバックのためのデジタルフィルタ340−2,341−2,342−2と、SPCおよび論理回路360と、を有する。

0073

前段の受信回路300−1のPLL310−1のVCO313は、シリアルデータ信号SDT0にロックしており、それを分周して生成したピクセルクロック信号PCKを出力する。
後段の受信回路300−2に入力される再生シリアルデータ信号RSDT0,RSDT1,RSDT2とピクセルクロック信号PCKは位相同期しているので,後段のクロックデータ再生に用いるクロック移相器320−2,321−2,322−2には高速な位相変動に対する追従性が要求されない。
この結果、後段のCDR対応の受信回路300−2は簡易化できる。

0074

図9は、本発明の第4の実施形態に係る受信装置の構成を示す図である。

0075

本第4の実施形態の受信装置300Dが第3の実施形態の受信装置300Cと異なる点は、前段の受信回路300−1Dがシリアルデータ信号SDT0,SDT1,SDT2をスルーしていることである。
したがって、前段の受信回路300−1Dは、クロック移相器321−1,322−1、サンプラー331−1,332−1、デジタルフィルタ341−1,341−2が設けられていない。

0076

後段の受信回路300−2に送られるピクセルクロック信号PCKとシリアルデータ信号には前段のPLL帯域外の領域でジッタ成分に違いが生じるが、前段の入力シリアルデータを作った送信機のPLL帯域外にはPLLで生じた小さなジッタ成分しか無い。
したがって、受信前段のPLL310−1の帯域が送信装置のPLLよりも大きければその出力である後段入力ピクセルクロック信号PCKのジッタは前段の受信回路300−1Dが後段の受信回路300−2へスルーしているシリアルデータ信号SDT0,SDT1,SDT2のジッタ成分にほぼ等しいので第3の実施形態と同様の後段CDRの簡易化が期待できる。

0077

図10は、本発明の第5の実施形態に係る受信装置の構成を示す図である。

0078

第5の実施形態の受信装置300Eが第4の実施形態と異なる点は、ピクセルクロック信号PCKの入力段、シリアルデータ信号SDT0,SDT1,SDT2の入力段にケーブルイコライザ370,371,372,373を設けたことにある。
ケーブルイコライザは、PLLでは絶対に除去できない高速のジッタであるISIジッタを除去することができるので、前段から後段に渡されるシリアルデータとピクセルクロックの相対ジッタはさらに減少して後段のPLLの余裕が増す。
なお、ケーブルイコライザ370〜373用の自動ゲインコントロール(AGC)回路380を設けることも可能である。

0079

図11は、第5の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。

0080

伝送路に長いケーブルのようなローパス特性減衰がある場合、受信装置の入力端のシリアルデータ信号にはISIジッタがのる。これはケーブル特性が同一でもシリアルデータ信号の内容により変化するジッタである。
シリアルデータ信号SDT0のISIジッタは受信装置側PLL(図中、PLL2)の帯域外のため再生クロック(VCOクロック)には反映しないが、シリアルデータ信号SDT1のISIはそのまま相対ジッタを抑制できる。
シリアルデータ信号SDT0のイコライザ371は、ISIジッタが大きすぎて受信装置側PLLが誤動作することを防ぐ効果を持つ。

0081

以上説明した本実施形態によれば、通信システム100は、複数の位相同期したシリアルデータ信号SDT0〜STD2と、シリアルデータ信号SDT0〜SDT2に周波数同期したクロック信号であるピクセルクロック信号PCKを送信する送信装置200と、受信し入力したピクセルクロック信号PCKで周波数を粗調整した後、複数のシリアルデータ信号SDT0〜SDT2のうちの一のシリアルデータ信号、たとえばシリアルデータ信号SDT0に位相同期した再生クロックを生成する位相同期回路(PLL)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む受信装置300により構成されていることから、以下の効果を得ることができる。

0082

すなわち、本実施形態のCDR構成によれば、概略の周波数がシリアルデータのビットレートの目安となるクロックを与えられている場合、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能である。
また、CDRを2段構成として本発明を前段に適用すれば後段のPLLを簡素化し動作に余裕を持たせることができる。
また、本発明にケーブルイコライザを適用することにより、HDMIのTMDSに生じるすべてのジッタを効果的に抑圧し安定な受信機を構成することができる。

0083

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

図面の簡単な説明

0084

非特許文献1に開示された回路をブロック構成として示す図である。
本発明の一実施形態に係る通信システムの基本的な構成を示す図である。
本発明の第1の実施形態に係る受信装置の構成を示す図である。
本実施形態に係る受信装置おける一連の機能制御のフローチャートを示す図である。
第1の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
図5の比較として示す図であって、既存の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
本発明の第2の実施形態に係る受信装置の構成を示す図である。
本発明の第3の実施形態に係る受信装置の構成を示す図である。
本発明の第4の実施形態に係る受信装置の構成を示す図である。
本発明の第5の実施形態に係る受信装置の構成を示す図である。
第5の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。

符号の説明

0085

100・・・通信システム、200・・・送信装置、300,300A〜300E・・・受信装置、300−1,300−2・・・受信回路、310,310−1,310−2・・・PLL、311,311−1,311−2・・・PFD、312,312−1,312−2・・・LPF、313,313−1,313−2・・・VCO、314,314−1,314−2・・・分周器、315・・・周波数比較器、316・・・選択回路、317・・・切替回路、320〜322,321−1,322−1,320−2〜322−2・・・クロック移相器、330〜332,330−1〜332−1,330−2〜332−2・・・サンプラー、340〜342,341−1,342−1,340−2〜342−2・・・デジタルフィルタ。

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