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技術 液晶表示装置及び液晶プロジェクターシステム

出願人 キヤノン株式会社
発明者 亀山弘明大村昌伸
出願日 2007年11月29日 (13年0ヶ月経過) 出願番号 2007-309079
公開日 2009年6月18日 (11年6ヶ月経過) 公開番号 2009-134003
状態 未査定
技術分野 液晶6(駆動) 液晶6(駆動) 液晶表示装置の制御 陰極線管以外の表示装置の制御
主要キーワード 右側端子 左側端子 立ち上りタイミング 次表示領域 書込み能力 アナログビデオデータ サンプリング制御信号 ビデオ線
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図面 (11)

課題

サンプリング信号オーバーラップを防いでゴースト縦筋の発生を抑え、且つ、書込み時間の変動を低減することでDAC回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供する。

解決手段

タイミング制御回路20は第2のクロック信号CK立ち上がりを第1のクロック信号DCK分遅延させたサンプリング制御信号HCTN、HCTNBを生成し、水平走査回路11に出力する。水平走査回路11は第2のクロック信号HCKに同期して第1の出力信号HSRを出力するシフトレジスタ11aと、サンプリング制御信号と第1の出力信号との論理積の第2の出力信号HOUT転送回路部に出力するアンド回路11bと、を具備する。

概要

背景

近年、液晶表示装置は、小型表示装置から所謂OA機器端末用に広く普及しており、特に、OA機器においては映像を大画面投影する投影型液晶表示装置が盛んに利用されている。

この投影型液晶表示装置には、大別すると透過型液晶表示装置反射型液晶表示装置とがある。反射型液晶表示装置には、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量及び配線が配置されている。このため、反射型液晶表示装置は液晶表示パネルの小型化、高精細化高輝度化において、透過型液晶表示装置と比較して有利な点が多い。

近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。従って、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板チップサイズは巨大化の一途をたどることになる。しかしながら、この巨大化はコストアップに直接繋がるため、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。

表示画素数増した場合でも、外部駆動回路部品点数を削減でき、低消費電力が容易となる液晶表示装置として、特許文献1(特開平10−177371号公報)に記載されたものがある。同文献の液晶表示装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液素子ドライブするよりもデジタル入力とすることでビデオ信号線負荷を小さくすることができる。

更に、DAC1個当たりの負荷も小さくできると共に液晶画素への書込時間を長くできるので、駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。

一方、アクティブマトリクス型液晶装置において、水平走査回路から順次出力されるサンプリング信号が、配線抵抗寄生容量によって波形なまりが生じる場合がある。この波形のなまりにより各サンプリング信号間オーバーラップが存在すると、ゴースト縦筋が発生し、画質を低下させてしまうことが知られている。特許文献1の液晶表示装置においても同様である。

この課題を解決する方法として、特許文献2(特開2003−66914号公報)に記載の方法がある。同文献の方法では、クロック生成回路にて水平走査クロック信号を複数のインバータで数十ns遅延させた信号と、水平走査クロック信号とをNAND合成する。そして、水平走査クロック信号に対して同じ周期で且つデューティ比の小さいクロックを生成する。この生成されたクロック信号によりサンプリング信号のオーバーラップを防いでいる。
特開平10−177371号公報
特開2003−66914号公報

概要

サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでDAC回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供する。タイミング制御回路20は第2のクロック信号HCK立ち上がりを第1のクロック信号DCK分遅延させたサンプリング制御信号HCTN、HCTNBを生成し、水平走査回路11に出力する。水平走査回路11は第2のクロック信号HCKに同期して第1の出力信号HSRを出力するシフトレジスタ11aと、サンプリング制御信号と第1の出力信号との論理積の第2の出力信号HOUT転送回路部に出力するアンド回路11bと、を具備する。

目的

本発明の目的は、サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでDAC回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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(分野番号表示ON)※整理標準化データをもとに当社作成

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請求項1

複数の画素行列状に配列された表示領域と、第1のクロック信号に基づいてデジタルビデオ信号アナログビデオ信号に変換して出力するデジタルアナログ変換回路部と、前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、第2のクロック信号に基づいて前記転送回路部を動作させる水平走査回路と、前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路と、を有する液晶表示装置であって、前記タイミング制御回路は、前記第2のクロック信号の立ち上がりを前記第1のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力することを特徴とする液晶表示装置。

請求項2

前記水平走査回路は、前記第2のクロック信号に同期して第1の出力信号を出力するカウンタ回路と、前記遅延させた信号と前記第1の出力信号との論理積をとって生成された第2の出力信号を前記転送回路部に出力する論理回路と、を有することを特徴とする請求項1に記載の液晶表示装置。

請求項3

前記表示領域、前記デジタルアナログ変換回路部、前記転送回路部、前記水平走査回路、前記タイミング制御回路が同一の単結晶半導体基板に形成されていることを特徴とする請求項1又は2に記載の液晶表示装置。

請求項4

前記単結晶半導体基板は、フレキシブル配線を介してクロック信号及びビデオデータを出力する制御ICと、前記制御ICからのビデオデータを出力するドライバICとを有する外部駆動回路基板と接続されていることを特徴とする請求項1乃至3のいずれか1項に記載の液晶表示装置。

請求項5

前記第1のクロック信号に基づいて、前記第2のクロック信号、データラッチ信号LT水平走査スタート信号HST、垂直走査クロック信号VCK、垂直走査スタート信号VSTのうち少なくとも1つを生成する回路を有することを特徴とする請求項1乃至4のいずれか1項に記載の液晶表示装置。

請求項6

請求項1乃至5のいずれか1項に記載の液晶表示装置を有する液晶プロジェクターシステム

技術分野

0001

本発明は、画像・文字等を表示する液晶表示装置及びそれを用いた液晶プロジェクターシステムに関するものである。

背景技術

0002

近年、液晶表示装置は、小型表示装置から所謂OA機器端末用に広く普及しており、特に、OA機器においては映像を大画面投影する投影型液晶表示装置が盛んに利用されている。

0003

この投影型液晶表示装置には、大別すると透過型液晶表示装置反射型液晶表示装置とがある。反射型液晶表示装置には、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量及び配線が配置されている。このため、反射型液晶表示装置は液晶表示パネルの小型化、高精細化高輝度化において、透過型液晶表示装置と比較して有利な点が多い。

0004

近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。従って、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板チップサイズは巨大化の一途をたどることになる。しかしながら、この巨大化はコストアップに直接繋がるため、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。

0005

表示画素数増した場合でも、外部駆動回路部品点数を削減でき、低消費電力が容易となる液晶表示装置として、特許文献1(特開平10−177371号公報)に記載されたものがある。同文献の液晶表示装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液素子ドライブするよりもデジタル入力とすることでビデオ信号線負荷を小さくすることができる。

0006

更に、DAC1個当たりの負荷も小さくできると共に液晶画素への書込時間を長くできるので、駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。

0007

一方、アクティブマトリクス型液晶装置において、水平走査回路から順次出力されるサンプリング信号が、配線抵抗寄生容量によって波形なまりが生じる場合がある。この波形のなまりにより各サンプリング信号間オーバーラップが存在すると、ゴースト縦筋が発生し、画質を低下させてしまうことが知られている。特許文献1の液晶表示装置においても同様である。

0008

この課題を解決する方法として、特許文献2(特開2003−66914号公報)に記載の方法がある。同文献の方法では、クロック生成回路にて水平走査クロック信号を複数のインバータで数十ns遅延させた信号と、水平走査クロック信号とをNAND合成する。そして、水平走査クロック信号に対して同じ周期で且つデューティ比の小さいクロックを生成する。この生成されたクロック信号によりサンプリング信号のオーバーラップを防いでいる。
特開平10−177371号公報
特開2003−66914号公報

発明が解決しようとする課題

0009

特許文献2の方法では、複数のインバータの遅延時間によりデューティ比を制御してサンプリング信号のオーバーラップを防いでいるが、製造時の素子特性のばらつき、動作条件等の影響により遅延時間が変動してしまう。そのため、サンプリング信号のオーバーラップしていない期間にばらつきを生じ、結果的に書込み時間も変動してしまう。よって、書込み時間の変動を考慮し、最小の書込み時間においてもDAC回路は十分な書込み能力を持つように設計する必要がある。しかし、DAC回路の規模が大きくなり、消費電力の増加及びチップサイズの増加につながってしまう。

0010

本発明の目的は、サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでDAC回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供することにある。

課題を解決するための手段

0011

本発明の液晶表示装置は、複数の画素が行列状に配列された表示領域と、第1のクロック信号に基づいてデジタルビデオ信号アナログビデオ信号に変換して出力するデジタルアナログ変換回路部とを具備する。また、前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、第2のクロック信号に基づいて前記転送回路部を動作させる水平走査回路とを具備する。更に、前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路とを具備する。そして、前記タイミング制御回路は、前記第1及び第2のクロック信号に基づき立ち上がりを前記第1のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力する。

発明の効果

0012

本発明によれば、データクロック信号等を用いてロジック的に遅延時間を制御するため、複数のインバータ等の遅延時間によりサンプリング信号を制御する場合に比べて製造時の素子特性のばらつき、動作条件等の影響を低減できる。よって、書込み時間の変動を低減でき、DAC回路の書込み能力を過剰に設計する必要が無くなり、消費電力の増加及びチップサイズの増大化を抑えることが出来る。

発明を実施するための最良の形態

0013

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。

0014

(実施形態1)
図1乃至図5を参照して本発明の実施形態1について説明する。図1は本実施形態に係る反射型液晶表示装置(表示パネル)のシステム構成を模式的に示す斜視図である。図中1は駆動回路及び画素部(後述参照)が一体に形成された液晶表示基板アクティブマトリクス基板)としてのシリコン基板単結晶半導体基板)である。

0015

本実施形態では、このシリコン基板(単結晶半導体基板)を用いた反射型液晶表示装置を説明するが、本発明はこれに限定されるものではなく、例えば、絶縁基板を用いた透過型液晶表示装置であっても構わない。

0016

3は透明電極対向基板)であり、液晶反転駆動する際の共通電極となる。5は表示領域である。シリコン基板1と透明電極3との間に表示領域5を囲むようにシール材2が配置されている。

0017

シリコン基板1とシール材2と透明電極3で囲まれた空間に液晶層封止されている。更に、シリコン基板1の四辺のうち一辺側に電源や各信号のPADパッド)が集められている。このPADにフレキシブル配線4が接続されている。この1つのフレキシブル配線4を介して電源や各信号が入力される。シリコン基板1の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。

0018

6は表示パネル制御用及びビデオデータ出力用のIC(集積回路)を搭載した駆動基板(外部駆動回路基板)、7は制御IC、8はドライバICを示す。即ち、7は映像ソース(図示せず)からデータを受信し、クロック等のタイミング関係やビデオデータを出力する制御ICである。8は制御IC7から出力されたビデオデータを、フレキシブル配線4を介して表示パネルに出力するドライバICである。このように制御IC7、ドライバIC8が外部駆動回路基板6上に搭載されている。

0019

本実施形態では、以上のように同一のシリコン基板1上に走査回路等の駆動回路と画素電極が形成され、駆動回路一体型の反射型液晶表示装置が構成されている。このように単結晶半導体基板を素子基板とした反射型液晶表示装置はLCOS(Liquid Crystal On Silicon)とも呼ばれている。

0020

図2はこの駆動回路一体型の反射型液晶表示装置におけるシリコン基板1上の画素領域及び駆動回路の配置例を示す平面図である。図中10は画素領域(表示領域)、11は水平走査回路、13は垂直走査回路、14はPAD部、15はI/O(Input/Output)部、16はDAC部、17は転送スイッチ群である。表示領域10は複数の画素が行列状に配列されている。

0021

これら各構成要素10〜17が同一シリコン基板1上に一体に形成されている。4は図1に示すフレキシブル配線であって、PAD部14に接続されている。全ての電源、制御信号及びビデオデータ信号はシリコン基板1の一辺に接続されたフレキシブル配線4より供給される。

0022

図3はシリコン基板1上に一体に形成された画素領域(表示領域)及び駆動回路の回路構成の一例を示す。画素31はスイッチングトランジスタ等からなるスイッチ素子32と保持容量33と反射電極34で構成されている。画素31内のスイッチ素子32はNMOSトランジスタで構成されている。

0023

一行の画素31内のスイッチ素子32のゲートゲート線43に接続されており、ゲート線43には垂直走査回路(垂直シフトレジスタ)13の各レジスタの出力が印加される。同一列の画素31内のスイッチ素子32のソース(NMOSトランジスタの左側端子)は信号線42に接続されている。このように複数の画素31が行列状に配列され、表示領域が構成されている。

0024

各画素31のスイッチ素子32のドレイン(NMOSトランジスタの右側端子)は保持容量33と反射電極34とに接続され、保持容量33のもう一端は全画素共通のVcom電位に接続されている。信号線42は転送スイッチ23を介してビデオ線41に接続されている。各ビデオ線41には夫々入力されたデジタルビデオ信号からアナログビデオ信号に変換する複数のDAC回路22(DAC1〜DAC4)が接続されている。

0025

DAC回路22は後述するデータ制御回路21と共にデータクロック信号DCKに基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。デジタルアナログ変換回路部からの出力信号は信号線42を介して画素31に供給される。

0026

また、図中のHCK、HSTは外部駆動回路基板6から伝送される水平走査クロック信号及び水平走査スタート信号である。以下、HCKは第2のクロック信号という。第2のクロック信号HCKはタイミング制御回路20や水平走査回路11に入力され、水平走査スタート信号HSTは水平走査回路11に入力される。

0027

水平走査回路11はシフトレジスタ回路カウンタ回路)11a及び各レジスタの出力に接続されたAND回路11bにより構成されている。カウンタ回路11aは第2のクロック信号HCKに同期して第1の出力信号であるHSRを出力する。AND回路11bはタイミング制御回路20からの信号(HCTN、HCNTB)と第1の出力信号のHSRとの論理積をとって第2の出力信号を生成する論理回路である。この論理回路は生成した第2の出力信号HOUTを上述の転送回路部に出力する。AND回路(論理回路)11bはDAC回路22のチャンネル数に対応して複数配置されている。

0028

HCKは水平走査回路11の動作基準となるクロック信号であり、HCKに同期して水シフトレジスタ11aから第1の出力信号HSR1〜HSR4が順次出力される(図5参照)。HSTは水平走査回路11のスタート信号であり、HSTにより水平方向の走査を開始する(図5参照)。

0029

水平走査回路11の出力はスイッチ(SW)制御線12を介して転送回路部の各転送スイッチ23のゲートに接続されている。水平走査回路11からSW制御線12に出力される制御信号(サンプリング信号)は4画素分の信号線42に接続された4つの転送スイッチ23を同時にON/OFF可能である。転送スイッチ23は各DAC回路22からのアナログビデオデータを信号線42を介して画素31に転送する転送回路部を構成する。転送回路部は水平走査回路11からの信号によって動作が制御される。

0030

VCK、VSTは外部駆動回路基板6から伝送される垂直走査クロック信号及び垂直走査スタート信号であり、垂直走査回路13に入力される。垂直走査回路13の出力は各画素31のスイッチング素子(NMOSトランジスタ)のゲートに接続されている。垂直走査クロック信号VCKは図面には示していないが、垂直走査回路13の動作基準となるクロック信号である。垂直走査回路13は垂直走査信号VCKに同期して順次表示領域の行を選択する。垂直走査スタート信号VSTは垂直走査回路13の垂直走査のスタート信号である。

0031

DATAは外部駆動回路基板6から伝送されるシリアルデータのnビット(nは2以上の整数)のデジタルビデオ信号であり、データ制御回路21に入力される。DATAは便宜上1本の配線で示しているが、デジタルビデオ信号のビット数に対応した、n本のバス配線である。

0032

DCK、DLTは外部駆動回路基板6(制御IC7)から伝送されるデータクロック信号及びデータラッチ信号であり、データ制御回路21に入力される。DCKはタイミング制御回路20にも出力される。以下、データクロック信号DCKは第1のクロック信号という。

0033

データ制御回路21は外部駆動回路基板6(ドライバIC8)からのシリアルデータのデジタルビデオ信号DATAをパラレルデータに変換し、その出力は各DAC回路22(DAC1〜DAC4)に入力される。本発明ではDAC回路の数をチャンネル数(ch)と呼ぶ。便宜上、DAC回路を4chとしているが、本発明はこれに限定されるものではない。上述のようにデータ制御回路21とDAC回路22は第1のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。

0034

第1のクロック信号DCKはデータ書込み時の基準となるクロック信号であり、データ制御回路21はDCKに同期して各チャネル毎にDATAをパラレル信号に変換する。データラッチ信号DLTはパラレル信号をラッチするのに用いられ、データ制御回路21はDLTに同期して変換されたパラレル信号をラッチする。

0035

タイミング制御回路20には、第1のクロック信号であるDCK及び第2のクロック信号であるHCKが入力される。タイミング制御回路20は第2のクロック信号の立ち上がりを第1のクロック信号分遅延させたサンプリング制御信号HCNTを生成し、水平走査回路11に出力する。

0036

サンプリング制御信号HCNTBはサンプリング制御信号HCNTの反転信号である。上述した制御信号(DATA,DCK,DLT,HCK,HST,VCK,VST)を受信する各端子図2中のPAD部14内に設けられている。

0037

次に、図4図5を参照して本実施形態の動作を説明する。なお、垂直走査回路13の構成に関しては公知技術が適用され、本発明の特徴部分とは直接関係しないため、詳細な説明は省略する。

0038

図4はデジタルビデオ信号DATA、データラッチ信号DLT、第1のクロック信号であるDCK、第2のクロック信号であるHCK及びサンプリング制御信号HCNT、HCNTBの各信号の一例を示す。

0039

タイミング制御回路20から出力されるサンプリング制御信号HCNT、HCNTBは外部駆動基板6より入力される第2のクロック信号HCKを、第1のクロック信号DCKに同期して遅延させ、その信号を2分周した信号である。つまり、タイミング制御回路20は第2のクロック信号の立ち上がりを第1のクロック信号分遅延させた信号HCNT、HCNTBを生成する。

0040

また、デジタルアナログ変換回路部においてデータ制御回路21はデジタルビデオ信号DATAの、4ch分のシリアル信号を第1のクロック信号DCKに同期して、各ch(DAC1〜DAC4)毎にパラレル信号に変換する。

0041

更に、デジタルアナログ変換回路部においてパラレル信号に変換されたデジタルビデオ信号はデータラッチ信号DLTに同期してラッチされる。そして、各DAC22はch毎にラッチされたデジタルビデオ信号をアナログビデオ信号に変換し、各ビデオ線41にそれぞれ出力する。

0042

図5は水平走査回路11の動作を説明するタイミングチャートの一例を示す。シフトレジスタ11aは水平走査スタート信号HSTが入力されると、第2のクロック信号HCKに同期して第1の出力信号(HSR1〜HSR4)を後段の論理回路のAND回路11bに出力する。(HSR1〜HSR4はシフトレジスタ信号である)。

0043

その際、タイミング制御回路20は第2のクロック信号HCKの立ち上がりを第1のクロック信号DCK分遅延させたサンプリング制御信号HCTN、HCTNBを生成し、水平走査回路11に出力する。水平走査回路11はサンプリング制御信号HCTN、HCTNBと上述の第1の出力信号(HSR1〜HSR4)との論理積をとって第2の出力信号(HOUT1、HOUT3)を出力する。

0044

奇数番目のサンプリング信号(HOUT1、HOUT3)は、シフトレジスタ11aの奇数番目の出力信号(HSR1、HSR3)とサンプリング制御信号HCNTとの論理積である。即ち、AND回路(論理回路)11bにより第1の出力信号(HSR1、HSR3)とサンプリング制御信号HCNTとの論理積をとって第2の出力信号HOUT1、HOUT3を生成する。

0045

偶数番目のサンプリング信号(HOUT2、HOUT4)は、シフトレジスタ11aの偶数番目の出力信号(HSR2、HSR4)とサンプリング制御信号HCNTBとの論理積である。即ち、AND回路(論理回路)11bにより第1の出力信号HSR2、HSR4とサンプリング制御信号HCNTBとの論理積をとって第2の出力信号HOUT2、HOUT4を生成する。

0046

第2の出力信号HOUT1〜HOUT4がハイレベルの時に所望の転送スイッチ23がON状態になり、信号線42を介してアナログビデオ信号が表示領域の画素31に書き込まれる。従って、第2の出力信号HOUT1〜HOUT4がハイレベルの期間が書込み時間となる。

0047

図5から明らかなように信号HOUT1〜HOUT4は、全ての信号がローレベルとなる期間を有している。即ち、HOUT(n)(n=2、3,4)がハイレベルに移行する時はHOUT(n−1)が確実にローレベルになっている。本発明ではこのローレベル期間を重なり防止期間と定義する。

0048

重なり防止期間は、サンプリング制御信号HCNT、HCNTBの第2のクロック信号HCKに対する遅延時間Tdにより制御される。遅延時間Tdを、信号HOUT1〜HOUT4が配線抵抗や寄生容量によって生じる波形のなまりの長さよりも大きな時間に設定する。そうすることで、各サンプリング信号がオーバーラップすることがなくなり、ゴーストや縦筋の発生を抑えることができる。

0049

本実施形態では、アクティブマトリクス基板上のタイミング制御回路20にて第2のクロック信号の立ち上がりを第1のクロック信号DCKを用いてロジック的に第1のクロック信号分遅延させて遅延時間Tdを制御する。そのため、複数のインバータ等の遅延時間により重なり防止期間を制御する場合に比べ、製造時の素子特性のばらつき、動作条件等の影響を低減できる。

0050

書込み時間は重なり防止期間だけ削られるため、書込み時間の変動も低減することができる。よって、書込み時間の変動に合わせてDAC回路22の書込み能力を過剰に設計する必要が無くなる。DAC回路22の規模を小さくすることで消費電力を低減でき、チップサイズを縮小することができる。

0051

また、入力信号に特別な制御信号を用いることが無く、パネル動作に必要な信号のみでサンプリング制御信号HCNT、HCNTBを生成している。よって、外部回路で制御信号を生成する回路が不要となる。更に、フレキシブル配線数、基板上の端子数も増やす必要がなく、コストの観点からも有利である。

0052

ここで、本実施形態では、各制御信号(データラッチ信号DLT、第2のクロック信号HCK、水平走査スタート信号HST、垂直走査クロック信号VCK、垂直走査スタート信号VST)は外部駆動回路基板6より入力される。その際、タイミング制御回路20にて第1のクロック信号DCKをもとにデータラッチ信号DLT、第2のクロック信号HCK、水平走査スタート信号HST、垂直走査クロック信号VCK、垂直走査スタート信号VSTのうち少なくとも1つを生成可能である。

0053

図6はその場合のブロック図を示す。図6では図1図3と同一部分には同一符号を付している。シリコン基板1は同様に単結晶半導体基板である。表示領域10は複数の画素が行列状に配列されている。

0054

図中DA1〜DA4は外部駆動回路基板6から伝送されるシリアルデータのデジタルビデオ信号である。DCKは外部駆動回路基板6から伝送される第1のクロック信号である。これらデジタルビデオ信号及びデータクロック信号を受信する各端子は図2中のPAD部14内に設けられている。

0055

タイミング制御回路20には外部駆動回路基板6からフレキシブル配線4を介して第1のクロック信号DCKが入力される。タイミング制御回路20は主としてカウンタ回路で構成され、第1のクロック信号DCKをカウンタ回路のクロック信号として入力する。タイミング制御回路20はDCKをもとに所望のタイミングでデータラッチ信号DLT、第2のクロック信号HCK、水平走査スタート信号HST、垂直走査クロック信号VCK及び垂直走査スタート信号VSTを生成する。

0056

データ制御回路21は主としてシフトレジスタ回路とラッチ回路で構成されている。データ制御回路21にはシリアルデータのデジタルビデオ信号(DA1〜DA4)と、第1のクロック信号DCKと、データラッチ信号DLTとが入力される。データ制御回路21に入力されるDCKはタイミング制御回路20を介さずに直接データ制御回路21に入力しても構わない。

0057

データ制御回路21はシリアルデータをパラレルデータに変換し、その出力をDAC部22に入力する。データ転送速度を考慮するとデータ制御回路21とタイミング制御回路20は図2に示すI/O部15内に設けることが望ましい。

0058

水平走査回路11にはタイミング制御回路20にて生成された第2のクロック信号HCKと水平走査スタート信号HSTが入力される。水平走査回路11の出力はスイッチ(SW)制御線12を介して転送スイッチ17群の各転送スイッチ23のゲートに入力される。水平走査回路11からSW制御線12に出力する制御信号は4画素分の信号線42に接続された4つの転送スイッチ(転送回路部)23を同時にON/OFFする。

0059

垂直走査回路13にはタイミング制御回路20にて生成された垂直走査クロック信号VCKと垂直走査スタート信号VSTが入力される。垂直走査回路13の出力は各画素31のスイッチング素子(NMOSトランジスタ)のゲートに接続されている。

0060

ビデオ信号DA1〜DA4はシリアルデータであるため、第1のクロック信号DCKに同期して8ビットのデータ(DAC1〜DAC4データ)毎にパラレルデータに変換される。その後、各パラレルデータはデータ制御回路21にてデータラッチ信号DLTに同期してラッチされる。

0061

データ制御回路21にてパラレルデータに変換及びラッチされた8ビットのデジタルビデオ信号は対応する4つのDAC回路22にそれぞれ並列に出力され、各DAC回路22にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は各ビデオ線41にそれぞれ出力される。

0062

一方、これと並行して水平走査回路11には第2のクロック信号HCKが入力される。このHCKは1ch分のシリアルデータ、即ち、データクロック信号DCKの8ビットが1周期に対応するクロック信号で構成されている。よって、4つのビデオ線41の各アナログビデオ信号は第2のクロック信号HCKに基づく水平走査回路11からの出力による各転送スイッチ23のON時に対応する4つの信号線42に同時に送られる。

0063

これにより、画素部10内では各アナログビデオ信号が、各信号線42を介して対応する4つの画素31に同時に書き込まれる。この後の動作は上述の画素部10の回路動作と同じである。

0064

なお、サンプリング制御信号HCNT、HCNTBは図4のタイミングに限定されるものではなく、第2のクロック信号HCKの立ち上りタイミングに対し、早いタイミングとなっても構わない。

0065

(実施形態2)
次に、図7図9を参照して本発明に係る液晶表示装置の実施形態2を説明する。実施形態1の構成では、ビデオ線41が有効画素領域の水平方向全てに配置されているため、これに付随する寄生容量が大きく、DAC回路22の消費電力が大きくなってしまう。実施形態2はこの点を解消した液晶表示装置である。

0066

図7は本実施形態に係る液晶表示装置においてシリコン基板上の画素領域及び駆動回路構成を示す図である。図7では図3と同一部分には同一符号を付している。実施形態1との違いは、4本のSW制御線12とDAC回路22が有効画素領域の水平方向に配置され、水平走査回路11は実施形態1に示すDAC回路の位置にある点である。

0067

言い換えると、DAC回路の配置場所と水平走査回路の配置場所とを入れ替えた構成となっている。この構成により、ビデオ線41はDAC回路22と転送スイッチ23との間にのみ配置され、ビデオ線の寄生容量を低減できる。表示領域11は第1の実施形態と同様に複数の画素が行列状に配列されている。その他の構成は実施形態1と同様であるので詳しい説明は省略する。

0068

ここで、図7に示す水平走査回路11の構成は実施形態1の構成でも構わないが、シフトレジスタの各レジスタの出力に対して1つのAND回路11bが必要となっており、水平走査回路11の回路規模が大きくなってしまう。よって、本実施形態では図8に示す水平走査回路の構成としている。

0069

図8に示すように水平走査回路11はAND回路11b、カウンタ回路11c及びデコーダ回路11dより構成されている。カウンタ回路11cには第2のクロック信号HCKと水平走査スタート信号HSTが入力される。

0070

カウンタ回路11cの最下位ビット出力(HC1、HC1B)はAND回路11bを介してデコーダ回路11dに入力され、カウンタ回路11cの最下位ビット出力以外(HC2、HC2B、HC3、HC3B)は直接デコーダ回路11dに入力される。HC1信号が入力されるAND回路にはサンプリング制御信号HCNTが入力され、HC1B信号が入力されるAND回路にはサンプリング制御信号HCNTBが入力される。デコーダ回路11dの出力信号(HOUT1〜HOUT4)は、図6に示すようにそれぞれ所望の転送スイッチ23のゲートに入力される。

0071

図9は本実施形態のデジタルビデオ信号DATA、データラッチ信号DLT、第1のクロック信号DCK、第2のクロック信号HCK及びサンプリング制御信号HCNT、HCNTBのタイミングの一例を示す。本実施形態では、DAC回路22の各ch(DAC1〜DAC4)に接続される信号線が実施形態1と異なるため、デジタルビデオ信号DATAの入れ替えを行っている。その他の信号は実施形態1の図4と同様であるため詳しい説明は省略する。

0072

次に、本実施形態の動作を図7図9を用いて説明する。カウンタ回路11cは第2のクロック信号HCKをクロック信号とし、水平走査スタート信号HSTをリセット信号として動作する。

0073

タイミング制御回路20は実施形態1と同様に第1のクロック信号DCKと第2のクロック信号HCKからサンプリング制御信号HCNTとHCNTBを生成し(図5参照)、水平走査回路11に出力する。サンプリング制御信号HCNT、HCNTBは、実施形態1同様に第2のクロック信号HCKの立ち上がりを、第1のクロック信号分遅延させた信号である。

0074

各AND回路11bにてHC1とサンプリング制御信号HCNTの論理積、HC1Bとサンプリング制御信号HCNTBの論理積を求め、最下位ビット(HC1、HC1B)のパルス幅が遅延時間Td短くなった信号をデコーダ回路11dに出力する。

0075

これにより、デコーダ回路11dの出力信号(HOUT1〜HOUT4)のパルス幅は、最下位ビットのパルス幅で決まるため、HOUT1〜HOUT4は図5に示すタイミングと同様となる。従って、実施形態1と同様の効果が得られ、消費電力の低減、回路規模の低減も実現できる。

0076

(実施形態3)
次に、本発明に係るアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクターシステムについて説明する。図10は本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。

0077

図中1101はランプ、1102はリフレクター、1103はロッドインテグレーター、1104はコリメーターレンズ、1105は偏光変換系、1106はリレーレンズ、1107はダイクロイックミラーである。1108は偏光ビームスプリッター、1109はクロスプリズム、1110は本発明のアクティブマトリックス基板を用いた反射型液晶パネル、1111は投影レンズ、1112は全反射ミラーである。

0078

ランプ1101から出た光束はリフレクター1102で反射され、インテグレーター1103の入り口に集光する。このリフレクター1103は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。

0079

インテグレーター1103に入った光束はインテグレーター内部で0〜数回反射を繰り返し、インテグレーター出口で2次光源像を形成する。2次光源形成法としてはフライアイを用いた方法もあるが、ここでは省略する。2次光源からの光束はコリメーターレンズ1104を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター1105に入射する。

0080

P波は偏光ビームスプリッター1105で反射され、λ/2板を通りS波となり、全てがS波となりリレーレンズ1106に入射する。光束はリレーレンズ1106によりパネルに集光される。パネルに集光される間に色分解ダイクロイックミラー1107、偏光板(不図示)、偏光ビームスプリッター1108、クロスプリズム1109等で色分解系が構成され、S波がそれぞれ3枚の液晶パネル1110に入射する。

0081

液晶パネル1110では液晶シャッターが、映像に合わせて画素毎に電圧を制御する。液晶の作用によりS波を楕円偏光(もしくは直線偏光)に変調し、偏光ビームスプリッター1108でP波成分を透過させ、クロスプリズム1109で色合成した後投影レンズ1111から投影する形態が一般的である。このように本発明の液晶表示装置を用いて液晶プロジェクターシステムを構成する。

図面の簡単な説明

0082

本発明の実施形態1に係る反射型液晶表示装置を示す斜視図である。
実施形態1のシリコン基板に搭載される画素領域及び駆動回路の配置例を示す平面図である。
実施形態1のシリコン基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。
実施形態1の各部の信号を示すタイミングチャートである。
実施形態1の水平走査を説明するタイミングチャートである。
実施形態1のタイミング制御回路により各種制御信号を作成する場合のブロック図である。
本発明の実施形態2に係る反射型液晶表示装置のシリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
実施形態2の水平走査回路の構成例を示す回路図である。
実施形態2の各部の信号を示すタイミングチャートである。
本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。

符号の説明

0083

1シリコン基板(液晶表示基板)
2シール材
3透明電極(共通電極)
4フレキシブル配線
5 表示領域
6駆動基板(外部駆動回路基板)
7 制御IC
8ドライバIC
10画素部(表示領域)
11水平走査回路
11aシフトレジスタ
11bAND回路
11cカウンタ回路
11dデコーダ回路
12 SW制御線
13垂直走査回路
14PAD部
15 I/O部
16 DAC部
17転送スイッチ群
20タイミング制御回路
21データ制御回路
22DAC回路
23 転送スイッチ
31 画素
32スイッチ素子
33 保持容量
34反射電極
41ビデオ線
42信号線
43 ゲート線

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