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技術 半導体集積回路

出願人 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー
発明者 近藤英雄
出願日 2008年10月10日 (11年5ヶ月経過) 出願番号 2008-263697
公開日 2009年5月21日 (10年9ヶ月経過) 公開番号 2009-111998
状態 特許登録済
技術分野 パルスの操作 電子的スイッチ1 論理回路II
主要キーワード 電磁輻射ノイズ 最上位ビットデータ Nチャネル スイッチング制御用 中心地 ステップパルス スイッチングレギュレータ回路 周波数ドリフト
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2009年5月21日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (5)

課題

出力信号ステップパルスに伴う、不要な電磁輻射ノイズを低減する。

解決手段

乱数制御レジスタ11は、乱数発生回路からの乱数データの出力のスタート(開始)、スタンバイ待機)、ストップ(停止)、出力のタイミング等を制御するためのレジスタである。乱数発生回路10から出力された乱数データは、立上り立下り時間可変データレジスタ12に格納される。立上り/立下り時間可変データレジスタ12に格納されるデータは、乱数発生回路10から順次発生される乱数データによって更新される。出力回路13は、マイクロコンピュータ内部回路14からの信号φを外部機器に出力するための回路であり、出力回路13の出力信号の立上り/立下り時間は、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて、可変制御されるようになっている。

概要

背景

一般に半導体集積回路は、内部回路出力回路を備えており、内部回路で作成された各種制御信号は出力回路を介して、出力信号として半導体集積回路の外に設けられた外部機器送出される。出力回路はスイッチング回路で構成されるので、出力信号はハイレベルロウレベルとを繰り返す信号である。ロウレベルとハイレベルの間で遷移する部分はステップパルスを形成し、ラプラス変換フーリエ変換の観点から見ると、様々な周波数成分(高調波成分)を含むものである。このようなステップパルスの持つ周波数成分は、出力回路の出力インピーダンスとの関係で電磁輻射ノイズを誘発させるため、出力回路の出力インピーダンスを適切な値に作り込むような回路設計が行われていた。

尚、特許文献1には、スイッチングノイズによる電磁輻射ノイズを減少させたスイッチングレギュレータ回路が記載されている。
特開2003−153526号公報

概要

出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減する。乱数制御レジスタ11は、乱数発生回路からの乱数データの出力のスタート(開始)、スタンバイ待機)、ストップ(停止)、出力のタイミング等を制御するためのレジスタである。乱数発生回路10から出力された乱数データは、立上り立下り時間可変データレジスタ12に格納される。立上り/立下り時間可変データレジスタ12に格納されるデータは、乱数発生回路10から順次発生される乱数データによって更新される。出力回路13は、マイクロコンピュータの内部回路14からの信号φを外部機器に出力するための回路であり、出力回路13の出力信号の立上り/立下り時間は、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて、可変制御されるようになっている。

目的

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

複数ビット乱数データを発生する乱数発生回路と、前記乱数発生回路から順次出力される乱数データが格納される第1の制御レジスタと、前記第1の制御レジスタに格納された乱数データに応じて、出力信号立上り時間及び立下り時間可変制御される出力回路と、を備えることを特徴とする半導体集積回路

請求項2

前記第1の制御レジスタに格納された乱数データに応じて可変制御される、前記出力信号の立上り時間及び立下り時間の幅を制御するための制御データが格納される第2の制御レジスタと、を備えることを特徴とする請求項1に記載の半導体集積回路。

請求項3

前記出力回路は、出力トランジスタと、前記第1の制御レジスタに格納された乱数データに応じて前記出力トランジスタに印加される信号を遅延させる遅延回路と、を備えることを特徴とする請求項1又は請求項2に記載の半導体集積回路。

請求項4

前記出力回路は、出力トランジスタと、前記第1の制御レジスタに格納された乱数データに応じて前記出力信号を遅延させる遅延回路と、を備えることを特徴とする請求項1又は請求項2に記載の半導体集積回路。

請求項5

前記遅延回路は、複数の容量素子と、前記第1の制御レジスタに格納された乱数データに応じてスイッチングし、前記出力トランジスタの入力端子に前記容量素子を選択的に接続させる複数のスイッチング素子と、を備えることを特徴とする請求項3又は請求項4に記載の半導体集積回路。

請求項6

前記乱数発生回路は、出力信号の立上り時間及び立下り時間が正規分布を形成するように前記乱数データを発生することを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路。

技術分野

0001

本発明は、出力回路を備えた半導体集積回路に関する。

背景技術

0002

一般に半導体集積回路は、内部回路と出力回路を備えており、内部回路で作成された各種制御信号は出力回路を介して、出力信号として半導体集積回路の外に設けられた外部機器送出される。出力回路はスイッチング回路で構成されるので、出力信号はハイレベルロウレベルとを繰り返す信号である。ロウレベルとハイレベルの間で遷移する部分はステップパルスを形成し、ラプラス変換フーリエ変換の観点から見ると、様々な周波数成分(高調波成分)を含むものである。このようなステップパルスの持つ周波数成分は、出力回路の出力インピーダンスとの関係で電磁輻射ノイズを誘発させるため、出力回路の出力インピーダンスを適切な値に作り込むような回路設計が行われていた。

0003

尚、特許文献1には、スイッチングノイズによる電磁輻射ノイズを減少させたスイッチングレギュレータ回路が記載されている。
特開2003−153526号公報

発明が解決しようとする課題

0004

しかしながら、上述のような出力回路の出力インピーダンスの作り込み制御では、出力信号の立上り立下り時間は一定となる。言い換えれば、出力信号の立上り、立下りの傾きが一定となる。すると、出力信号のステップパルスは、結局は特定の周波数成分を持つことになり、これが電磁輻射ノイズ(電源ノイズ、信号輻射ノイズ)を引き起こすことになる。

0005

一方、チューナー映像システム等のアプリケーションにおいては、周波数ドリフトの少ない基準クロックが必要とされる。そのような基準クロックが、出力回路の出力信号(ステップパルス)に伴う電磁輻射ノイズによって影響を受けて、アプリケーション上問題となるおそれがあった。

課題を解決するための手段

0006

本発明は、上述した従来技術の課題に鑑みてなされたものであり、複数ビット乱数データを発生する乱数発生回路と、前記乱数発生回路から順次出力される乱数データが格納される第1の制御レジスタと、前記第1の制御レジスタに格納された乱数データに応じて、出力信号の立上り時間及び立下り時間が可変に制御される出力回路と、を備えることを特徴とする。

発明の効果

0007

本発明によれば、出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減することができる。特に、チューナー、映像システム等のアプリケーションで使用される基準クロックと、出力回路の出力信号(ステップパルス)との干渉現象を防止し、アプリケーション上の問題を解決することができる。

発明を実施するための最良の形態

0008

以下、本発明の実施形態による半導体集積回路について図面を参照して説明する。図1は本発明の実施形態による半導体集積回路の構成を示す図である。以下、半導体集積回路はその一例としてマイクロコンピュータであるとして説明する。乱数発生回路10は、nビットの乱数データを順次発生する回路である。

0009

前記乱数データは、ランダムに発生された数に対応したnビットのデータである。例えば、8ビットの乱数データが発生される場合、256個の異なる数が発生される。つまり、(00000000)〜(11111111)である。これらの256個の数は、8ビットデータとしてランダムに発生される。

0010

乱数制御レジスタ11は、乱数発生回路からの乱数データの出力のスタート(開始)、スタンバイ待機)、ストップ(停止)、出力のタイミング等を制御するためのレジスタである。

0011

乱数発生回路10から出力された乱数データは、立上り/立下り時間可変データレジスタ12(本発明の第1の制御レジスタの一例)に格納される。立上り/立下り時間可変データレジスタ12に格納されるデータは、乱数発生回路10から順次発生される乱数データによって更新される。

0012

尚、乱数発生回路10からの乱数データは、シリアル出力、又はパラレル出力により、立上り/立下り時間可変データレジスタ12に格納することができ、このようなシリアル出力、パラレル出力は任意に選択可能に構成されている。

0013

また、出力回路13は、マイクロコンピュータの内部回路14からの信号φを外部機器に出力するための回路であり、出力回路13の出力信号の立上り/立下り時間は、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて、可変制御されるようになっている。

0014

また、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて可変制御される、出力信号の立上り時間及び立下り時間の幅を制御するための制御データが格納される立上り/立下り時間可変幅制御レジスタ15(本発明の第2の制御レジスタの一例)が設けられている。

0015

ここで、出力信号の立上り時間及び立下り時間が、前記乱数データに応じてどのように可変制御されるかについて説明する。1つの実施例では、上記のように説明した8ビットの乱数データにおいて、乱数そのものが使われるのではなく、8ビットの乱数データの中に存在する「1」の数が幾つあるかが判定される。例えば、(00000000)には「1」が存在しない。(11111111)には「1」が8個存在する。この場合、4個の「1」が出現する頻度が最も高い。即ち、(01010101)、(11110000)等である。例えば、1000ビットの乱数データのように、ビット数が多くなると、データの中に存在する「1」の個数によって区分された乱数データの分布は、正規分布になる。したがって、正規分布を持つように、大きなビット数の乱数データを用いることが望ましい。

0016

このように、乱数データそのものではなく、乱数データ中に現れる「1」の個数を用いることが、出力信号の立上り時間及び立下り時間を制御するための基礎になっており、その結果、図3に示すように、発生された立上り時間及び立下り時間は正規分布を持つことになる。特に、この実施例では、図2に示された出力信号の立上り時間及び立下り時間は、出力回路13によって乱数データ中の「1」の個数に比例するように制御される。

0017

更に、立上り/立下り時間可変幅制御レジスタ15は、この実施例において、出力信号の立上り時間及び立下り時間発生のための正規分布の幅を格納する。例えば、それが2σを持っているとすると、出力回路13は、乱数データ中の「1」の個数によって決定された2σの分布部分のみを用いる。σは正規分布の標準偏差である。その結果、出力信号の立上り時間及び立下り時間の2σの分布部分のみが発生されることになる。

0018

他の実施例として、出力回路13は、出力信号の立上り時間及び立下り時間を制御するために、データ中の「1」の個数ではなく、乱数そのものを用いることができる。この場合、乱数データの分布はフラットになり、そのため、出力信号の立上り時間及び立下り時間の分布もフラットになる。8ビットの乱数データの場合、数の分布の中心値は128=(10000000)であり、数はその中心地の回りに均等に分布する。その結果、立上り時間及び立下り時間の分布も同じ分布を持つことになる。

0019

図2に示すように、出力信号の立上り時間とは、出力信号がロウレベルからハイレベルに遷移するまでの時間であり、出力信号の立下り時間とは、出力信号がハイレベルからロウレベルに遷移するまでの時間であると定義される。ただし、他の定義を用いてもよい。例えば、出力信号の立上り時間とは、出力信号がロウレベルからハイレベルの90%のレベルに遷移するまでの時間であり、出力信号の立下り時間とは、出力信号がハイレベルから、その10%のレベルに遷移するまでの時間と定義してもよい。また、出力信号の立上り/立下り時間は、出力信号の傾きという等価な概念で置き換えてもよい。

0020

上述の回路構成によれば、出力信号の立上り時間(出力信号の傾き)は乱数データに応じて可変制御され、従来のように一定ではなく、分布を有するようになる。その分布の仕方は、乱数発生回路10が発生する乱数データによって調整される。これにより、出力信号のステップパルスは、分散された周波数成分を持つことになり、電磁輻射ノイズが低減される。また、チューナー、映像システム等のアプリケーションで使用される基準クロックと、出力回路の出力信号(ステップパルス)との干渉現象を防止することができる。

0021

出力信号の立上り/立下り時間の分布は、図3に示すように、正規分布であることが好ましい。この場合、立上り/立下り時間は、中心値(目標値)に対して分布するが、その可変幅(分布の幅)は、立上り/立下り時間可変幅制御レジスタ15によって制御される。例えば、可変幅は3σによって決定される。

0022

図4は出力回路の具体的な構成を示す回路図である。出力バッファは、Pチャネル型MOSトランジスタ16とNチャネルMOSトランジスタ17からなるインバータで構成されている。Pチャネル型MOSトランジスタ16とNチャネル型MOSトランジスタ17のゲート(前記出力バッファの入力端子)には、内部回路14からの信号φが印加される。

0023

また、前記ゲートには、立上り/立下り時間可変データレジスタ12のビット(nビット)に対応して、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnのドレインが接続されている。スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnのゲートには、立上り/立下り時間可変データレジスタ12に格納された乱数データD1〜Dn(D1は最下位ビットデータ、Dnは最上位ビットデータである)に応じたレベルが印加されるようになっている。また、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnのソース接地の間には、n個のキャパシタC1〜Cnが接続されている。つまり、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnとn個のキャパシタC1〜Cnは、遅延時間が可変な遅延回路である。

0024

図4に示された出力回路13は、出力信号の立上り/立下り時間を以下のように制御する。立上り/立下り時間可変データレジスタ12に格納された乱数の各ビットに対応した電圧が対応するMOSトランジスタTxのゲートに印加される。この実施例では、すべてのキャパシタC1〜Cnは、同じ容量値を持っている。従って、遅延回路の全体の容量値は、乱数データの中の「1」の個数によって決定される。例えば、(01010101)と(11110000)は立上り/立下り時間を発生する限りにおいて等価である。従って、図3に示されたような正規分布が発生される。

0025

一方、キャパシタC1〜Cnがビットの重みによって重み付けされている時、遅延回路の容量値は、乱数データの中の「1」の個数ではなく、乱数データそのものによって決定される。その結果、上述したように立上り/立下り時間のフラットな分布が得られる。

0026

例えば、乱数データD1が「1」の場合には、ハイレベルがNチャネル型MOSトランジスタT1に印加され、Nチャネル型MOSトランジスタT1はオンする。乱数データD1が「0」の場合には、ロウレベル(接地レベル)がNチャネル型MOSトランジスタT1に印加され、Nチャネル型MOSトランジスタT1はオフする。

0027

このような構成によれば、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて、入力信号φの立上り、立下りを遅延させることにより、出力バッファの出力端子Pから出力される出力信号の立上り/立下り時間を可変制御することができる。

0028

例えば、乱数データD1〜Dnが全て「1」の場合には、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnは全てオンして、全てのキャパシタC1〜CnはPチャネル型MOSトランジスタ16とNチャネル型MOSトランジスタ17からなる出力バッファの入力端子に接続される。この時、容量負荷は最大になるので、出力信号の立上り/立下り時間は最も大きくなる。

0029

一方、乱数データD1〜Dnが全て「0」の場合には、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnは全てオフし、キャパシタC1〜Cnはいずれも出力バッファの入力端子に接続されない。この時、容量負荷は最小になるので、出力信号の立上り/立下り時間は最も小さくなる。

0030

また、スイッチング制御用のNチャネル型MOSトランジスタT1〜Tnとn個のキャパシタC1〜Cnからなる遅延回路は、出力バッファの入力側に設けられているが、出力バッファの出力側に設けても、同様に、出力信号の立上り/立下り時間を可変制御することができる。

図面の簡単な説明

0031

本発明の実施形態による半導体集積回路の構成を示す図である。
出力信号の立上り/立下り時間を説明する図である。
出力信号の立上り/立下り時間の分布を示す図である。
出力回路の回路図である。

符号の説明

0032

10乱数発生回路
11乱数制御レジスタ
12立上り/立下り時間可変データレジスタ
13出力回路
14内部回路
15 立上り/立下り時間可変幅制御レジスタ
16Pチャネル型MOSトランジスタ
17Nチャネル型MOSトランジスタ

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