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技術 シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステム

出願人 パナソニック株式会社
発明者 外山昌之末永寛中西雅浩
出願日 2007年10月31日 (13年3ヶ月経過) 出願番号 2007-282565
公開日 2009年5月21日 (11年8ヶ月経過) 公開番号 2009-110317
状態 未査定
技術分野 デジタルマーク記録担体 データの入出力機構(インターフェイス) カ-ドリ-ダライタ及び複合周辺装置 記録担体の読み取り
主要キーワード オープンドレインタイプ 信号波形品質 差動ドライバ回路 オープンドレイン方式 プッシュプルタイプ シングルエンドレシーバ 信号受信モード 信号送信状態
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重要な関連分野

この項目の情報は公開日時点(2009年5月21日)のものです。
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図面 (20)

課題

解決手段

インタフェース回路は、2つのドライバ回路と、電圧駆動電流駆動の2つの駆動方式切り替え可能な駆動方式制御回路を有する。2つのドライバ回路と電源電位との接続は、駆動方式制御回路を介して接続し、2つのドライバ回路には、2つの入力信号及びその論理反転信号が選択回路を介して入力される。駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式電流駆動型差動伝送方式かを切り替える。

概要

背景

近年、電子機器多機能化、高機能化への要求に応えるべく処理速度の向上が続いている。それに伴い、電子機器間通信速度の高速化も進んでおり、従来主に用いられてきたシングルエンド伝送では高速化の実現は困難であるため、LVDS(Low Voltage Differential Signaling)、USB(Universal Serial Bus)2.0、IEEE1394、HDMI(High-Definition Multimedia Interface)、Serial−ATAなど高速信号伝送を行う各種伝送規格ではインタフェースとして電流駆動型差動伝送方式が採用されている。

また、SDメモリカードに代表されるリムーバブルメモリカードの分野においても、これまではホスト機器とのインタフェースとして電圧駆動型シングルエンド伝送方式を用いてきているが、記憶容量の増加に伴う伝送速度の向上が必要とされているため、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式を適用する必要がでてきている。

しかし、電流駆動型差動伝送方式を適用したリムーバブルメモリカードであっても、既存の電圧駆動型シングルエンド伝送方式で通信を行うホスト機器に接続した場合は電圧駆動型シングルエンド伝送で信号伝送を行う必要がある。また、メモリカードは、形状、信号数が規定されていることから、既存の電圧駆動型シングルエンド伝送で用いる信号線に加えて電流駆動型差動伝送で用いる信号線を別途設けることはできない。従って、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式も適用する場合は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式とで信号線を共有する必要がある。

共通の信号線を用いて、電圧駆動型シングルエンド伝送と電流駆動型差動伝送を選択的に切り替えて使う場合の従来技術として、例えば特許文献1で開示されているものがある。
図21は、特許文献1で開示された従来技術を示すものである。図21において2つの信号線D1、D2にはそれぞれシングルエンドドライバ100、101の出力端が接続され、また、信号線D1、D2には、シングルエンドドライバ100、101とは別に、差動ドライバ110の2つの出力端が夫々接続されている。制御信号ENSE及びENDFは、シングルエンドドライバ100、101及び差動ドライバ110の出力制御を行い、これらの制御信号により信号線D1、D2がシングルエンド伝送に使用されるか、差動伝送に使用されるかを切り替えている。
特開2000−353035号公報

概要

ドライバ出力段負荷容量の低減と小面積を実現するインタフェース回路を備えたメモリコントローラ不揮発性記憶装置ホスト装置及び不揮発性メモリシステムを提供する。インタフェース回路は、2つのドライバ回路と、電圧駆動電流駆動の2つの駆動方式を切り替え可能な駆動方式制御回路を有する。2つのドライバ回路と電源電位との接続は、駆動方式制御回路を介して接続し、2つのドライバ回路には、2つの入力信号及びその論理反転信号が選択回路を介して入力される。駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替える。

目的

本発明は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式を選択使用可能なリムーバブルメモリカードにおいて、上記高速信号伝送に対する負荷容量の課題及び、インタフェースの小面積化を実現するインタフェース回路、双方向インタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性記憶システムを提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

シングルエンド伝送方式及び差動伝送方式切り換えて、第1外部回路と第2外部回路との間で信号を仲介して伝送するインタフェース回路であって、前記伝送方式のうちの1の伝送方式を示す方式信号を第1外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力する第1及び第2ドライバ回路と、前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号を前記第1ドライバ回路へ出力し、第1入力信号の論理反転信号を前記第2ドライバ回路へ出力する入力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路とを備えることを特徴とするインタフェース回路。

請求項2

前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続されることを特徴とする請求項1に記載のインタフェース回路。

請求項3

前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されることを特徴とする請求項2に記載のインタフェース回路。

請求項4

前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路を備えることを特徴とする請求項1に記載のインタフェース回路。

請求項5

前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力することを特徴とする請求項1に記載のインタフェース回路。

請求項6

前記インタフェース回路は、さらに、前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備えることを特徴とする請求項1に記載のインタフェース回路。

請求項7

シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、前記伝送方式のうちの1の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第1外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力し、及び、第2外部回路との接続を切断する第1及び第2ドライバ回路と、前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号及び第1入力信号の論理反転信号を出力する入力制御回路と、前記入力制御回路から第1及び第2入力信号を受信し、又は第1入力信号及び前記論理反転信号を受信し、前記方向信号が第2外部回路への送信を示す場合に、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、又は受信した第1入力信号及び論理反転信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方向信号が第2外部回路からの受信を示す場合に、第2外部回路との接続を切断するように第1及び第2ドライバ回路を制御する出力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路と、前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第2外部回路からの受信を示す場合に、一端を前記第1ドライバ回路と前記第2外部回路とを接続する第1信号線に接続し、他端を前記第2ドライバ回路と前記第2外部回路とを接続する第2信号線に接続する終端抵抗回路と、前記第2外部回路から、前記第1及び第2信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、前記第2外部回路から、前記第1信号線を介してシングルエンド信号を受信する第1シングルエンドレシーバ回路と、前記第2外部回路から、前記第2信号線を介してシングルエンド信号を受信する第2シングルエンドレシーバ回路とを備えることを特徴とする双方向インタフェース回路。

請求項8

前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続されることを特徴とする請求項7に記載の双方向インタフェース回路。

請求項9

前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記双方向インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されることを特徴とする請求項8に記載の双方向インタフェース回路。

請求項10

前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路を備えることを特徴とする請求項7に記載の双方向インタフェース回路。

請求項11

前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力することを特徴とする請求項7に記載の双方向インタフェース回路。

請求項12

前記インタフェース回路は、さらに、前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備えることを特徴とする請求項7に記載の双方向インタフェース回路。

請求項13

前記双方向インタフェース回路は、さらに、前記方向信号が第2外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第2スイッチ回路を備えることを特徴とする請求項7から請求項12に記載の双方向インタフェース回路。

請求項14

不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し書込みを行うメモリコントローラであって、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするメモリコントローラ。

請求項15

外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶装置。

請求項16

請求項15に記載の不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするホスト装置。

請求項17

ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。

請求項18

ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記ホスト装置は、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。

請求項19

ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、前記メモリコントローラは、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、前記ホスト装置は、請求項1から請求項13に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。

技術分野

0001

本発明は、機器間通信インタフェース部分及びLSI間通信のインタフェース部分において、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動型差動伝送方式切り替えることが可能なインタフェース回路及び該インタフェース回路を備えたメモリコントローラ不揮発性記憶装置ホスト装置及び不揮発性メモリシステムに関し、主にリムーバブルメモリカードとそのホスト装置、及びリムーバブルメモリカードとそのホスト装置を含んで構成される不揮発性メモリシステムに関する。

背景技術

0002

近年、電子機器多機能化、高機能化への要求に応えるべく処理速度の向上が続いている。それに伴い、電子機器間通信速度の高速化も進んでおり、従来主に用いられてきたシングルエンド伝送では高速化の実現は困難であるため、LVDS(Low Voltage Differential Signaling)、USB(Universal Serial Bus)2.0、IEEE1394、HDMI(High-Definition Multimedia Interface)、Serial−ATAなど高速信号伝送を行う各種伝送規格ではインタフェースとして電流駆動型差動伝送方式が採用されている。

0003

また、SDメモリカードに代表されるリムーバブルメモリカードの分野においても、これまではホスト機器とのインタフェースとして電圧駆動型シングルエンド伝送方式を用いてきているが、記憶容量の増加に伴う伝送速度の向上が必要とされているため、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式を適用する必要がでてきている。

0004

しかし、電流駆動型差動伝送方式を適用したリムーバブルメモリカードであっても、既存の電圧駆動型シングルエンド伝送方式で通信を行うホスト機器に接続した場合は電圧駆動型シングルエンド伝送で信号伝送を行う必要がある。また、メモリカードは、形状、信号数が規定されていることから、既存の電圧駆動型シングルエンド伝送で用いる信号線に加えて電流駆動型差動伝送で用いる信号線を別途設けることはできない。従って、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式も適用する場合は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式とで信号線を共有する必要がある。

0005

共通の信号線を用いて、電圧駆動型シングルエンド伝送と電流駆動型差動伝送を選択的に切り替えて使う場合の従来技術として、例えば特許文献1で開示されているものがある。
図21は、特許文献1で開示された従来技術を示すものである。図21において2つの信号線D1、D2にはそれぞれシングルエンドドライバ100、101の出力端が接続され、また、信号線D1、D2には、シングルエンドドライバ100、101とは別に、差動ドライバ110の2つの出力端が夫々接続されている。制御信号ENSE及びENDFは、シングルエンドドライバ100、101及び差動ドライバ110の出力制御を行い、これらの制御信号により信号線D1、D2がシングルエンド伝送に使用されるか、差動伝送に使用されるかを切り替えている。
特開2000−353035号公報

発明が解決しようとする課題

0006

しかし、前記従来技術では信号線に対して2つのドライバ回路並列に接続された構成であるため、一方のドライバ回路が信号を出力する際、他方のドライバ回路の出力段を構成するトランジスタソース及びドレインの容量成分が伝送波形に影響を及ぼす。特に伝送速度が高速化するほど、伝送線路上の負荷容量が信号波形に与える影響は大きくなるため、前記従来技術の構成に高速インタフェース伝送用のドライバ回路を適用することは困難となる。

0007

従って、電圧駆動型シングルエンド伝送に加え、高速信号伝送を目的として電流駆動型差動伝送方式をリムーバブルメモリカードに適用する場合、従来技術1を用いると前述した負荷容量が高速信号波形へ与える影響が課題となる。
また、リムーバブルメモリカードの記憶容量の大容量化にはフラッシュメモリ実装面積が更に必要であるが、リムーバブルメモリカードは前述のとおり形状が規定されているため、現状の電圧駆動方式シングルエンドドライバインタフェース回路に加えて新規高速データ伝送用の電流駆動型差動ドライバ回路及び差動レシーバ回路を追加することはフラッシュメモリの実装面積の圧迫つながり大容量化を妨げてしまう。従って、リムーバブルメモリカードに新規に追加する差動ドライバ回路は、その回路面積をできる限り小面積で実現する必要がある。

0008

本発明は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式を選択使用可能なリムーバブルメモリカードにおいて、上記高速信号伝送に対する負荷容量の課題及び、インタフェースの小面積化を実現するインタフェース回路、双方向インタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性記憶システムを提供することを目的とする。

課題を解決するための手段

0009

上記目的を達成するために、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で信号を仲介して伝送するインタフェース回路であって、前記伝送方式のうちの1の伝送方式を示す方式信号を第1外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力する第1及び第2ドライバ回路と、前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号を前記第1ドライバ回路へ出力し、第1入力信号の論理反転信号を前記第2ドライバ回路へ出力する入力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路とを備えることを特徴とする。

発明の効果

0010

この構成によると、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。

0011

ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されるとしてもよい。

0012

ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路を備えるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力するとしてもよい。

0013

ここで、前記インタフェース回路は、さらに、前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
また、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、前記伝送方式のうちの1の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第1外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力し、及び、第2外部回路との接続を切断する第1及び第2ドライバ回路と、前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号及び第1入力信号の論理反転信号を出力する入力制御回路と、前記入力制御回路から第1及び第2入力信号を受信し、又は第1入力信号及び前記論理反転信号を受信し、前記方向信号が第2外部回路への送信を示す場合に、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、又は受信した第1入力信号及び論理反転信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方向信号が第2外部回路からの受信を示す場合に、第2外部回路との接続を切断するように第1及び第2ドライバ回路を制御する出力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路と、前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第2外部回路からの受信を示す場合に、一端を前記第1ドライバ回路と前記第2外部回路とを接続する第1信号線に接続し、他端を前記第2ドライバ回路と前記第2外部回路とを接続する第2信号線に接続する終端抵抗回路と、前記第2外部回路から、前記第1及び第2信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、前記第2外部回路から、前記第1信号線を介してシングルエンド信号を受信する第1シングルエンドレシーバ回路と、前記第2外部回路から、前記第2信号線を介してシングルエンド信号を受信する第2シングルエンドレシーバ回路とを備えることを特徴とする。

0014

ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記双方向インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されるとしてもよい。

0015

ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路を備えるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力するとしてもよい。

0016

ここで、前記インタフェース回路は、さらに、前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
ここで、前記双方向インタフェース回路は、さらに、前記方向信号が第2外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第2スイッチ回路を備えるとしてもよい。

0017

また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し書込みを行うメモリコントローラであって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0018

また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0019

また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0020

また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を有し、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。

発明を実施するための最良の形態

0021

以下本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
(1)図1は、本発明の第1の実施の形態における、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路11を示す。
図1に示すごとく、インタフェース回路11は、プッシュプル型のドライバ回路200、201、駆動方式制御回路300、及びドライバ回路200、201への入力信号を制御する入力制御回路400により構成される。

0022

インタフェース回路11は、3個の入力端子を備え、外部から3個の入力端子を介して伝送方式制御信号SE/DF、入力信号XSIG1、XSIG2を受け取る。ここで、伝送方式制御信号SE/DFは、「L(Low)」のとき、電圧駆動型シングルエンド伝送を示し、「H(High)」のとき、電流駆動型差動伝送を示し、入力信号XSIG1、XSIG2は、「L」及び「H」を含む信号である。また、インタフェース回路11は、2個の出力端子を備え、2個の出力端子は、それぞれ、信号線D1p、D1mに接続される。

0023

以下、インタフェース回路11を構成する各回路の説明を行う。
ドライバ回路200は、トランジスタM1、M2によりプッシュプル型の出力段回路として構成される。ドライバ回路200の入力ノードは、入力制御回路400を介して、入力信号XSIG1を受け取るインタフェース回路11の入力端子に接続され、ドライバ回路200の出力ノードn1は、インタフェース回路11の出力端子を介して、信号線D1pに接続される。

0024

pMOSトランジスタM1のゲートは、ドライバ回路200の入力ノードに接続され、トランジスタM1のソースは、駆動方式制御回路300の出力端である回路ノードn3に接続され、トランジスタM1のドレインは、出力ノードn1を介してトランジスタM2のドレインに接続される。
nMOSトランジスタM2のゲートは、ドライバ回路200の入力ノードに接続され、トランジスタM2のドレインは、出力ノードn1を介してトランジスタM1のドレインに接続され、トランジスタM2のソースは、グランドGRDに接続される。

0025

ドライバ回路200の入力ノードに、信号「L」が供給されると、トランジスタM1のソース・ドレイン間は、導通状態となり、トランジスタM2のソース・ドレイン間は、非導通状態となるので、回路ノードn3と回路ノードn1とが導通状態となり、信号線D1pには、電源電圧DD又は電流源回路Is1に依存する信号が供給される。
一方、ドライバ回路200の入力ノードに、信号「H」が供給されると、トランジスタM1のソース・ドレイン間は、非導通状態となり、トランジスタM2のソース・ドレイン間は、導通状態となるので、グランドGRDと回路ノードn1とが導通状態となり、信号線D1pには、グランドGRDに依存する信号が供給される。

0026

ドライバ回路201は、ドライバ回路200と同一の構成を有しているので詳細の説明を省略する。ドライバ回路201は、トランジスタM3、M4によりプッシュプル型の出力段回路として構成される。ここで、トランジスタM3、M4は、それぞれ、pMOSトランジスタ、nMOSトランジスタであり、ドライバ回路200のトランジスタM1、M2に対応するものであるが、説明の便宜上、このように、名称を変えている。ドライバ回路201の入力ノードは、入力制御回路400の出力端子に接続され、ドライバ回路200の出力ノードn2は、インタフェース回路11の出力端子を介して、信号線D1mに接続される。トランジスタM3のソースは、駆動方式制御回路300の出力端である回路ノードn3に接続される。

0027

駆動方式制御回路300は、pMOSトランジスタM5と、電源(VDD)に接続され出力電流を制御する電流源回路Is1とにより構成される。トランジスタM5のソースは、電源(VDD)に接続され、トランジスタM5のゲートは、伝送方式制御信号SE/DFを受けるインタフェース回路11の入力端子に接続され、トランジスタM5のドレインは、駆動方式制御回路300の出力端子である回路ノードn3に接続される。

0028

伝送方式制御信号SE/DFによりトランジスタM5のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路300は、ドライバ回路200及び201を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
伝送方式制御信号SE/DFが「L」の場合、トランジスタM5のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号SE/DFが「H」の場合、トランジスタM5のソース・ドレイン間は非導通状態となる。

0029

ここでトランジスタM5は、導通状態におけるソース・ドレイン間抵抗ON抵抗)がトランジスタM1、M2、M3、M4のそれよりも十分に低いものである。
入力制御回路400は、選択回路S1及び論理反転回路INV1により構成され、インタフェース回路11の入力端子を介して、外部から入力信号XSIG1、XSIG1を受け取り、ドライバ回路への入力信号XSIG1、XSIG2の出力制御を行う。具体的には、入力制御回路400は、ドライバ回路200へ入力信号XSIG1をそのまま出力する。選択回路S1は、ドライバ回路201へ、伝送方式制御信号SE/DFに応じて、入力信号XSIG1の論理反転信号又は入力信号XSIG2を選択的に出力する。つまり、伝送方式制御信号SE/DFが、「L」である場合、つまり、シングルエンド伝送を示す場合には、入力信号XSIG2を選択し、選択した入力信号XSIG2をドライバ回路201へ出力する。一方、伝送方式制御信号SE/DFが、「H」である場合、つまり、差動伝送を示す場合には、論理反転回路INV1から出力される入力信号XSIG1の論理反転信号を選択し、選択した入力信号XSIG1の論理反転信号をドライバ回路201へ出力する。

0030

次に、インタフェース回路11が電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の各伝送の場合の動作を説明する。
(インタフェース回路11を電圧駆動プッシュプル型シングルエンド伝送方式で動作させる場合)
インタフェース回路11が電圧駆動プッシュプル型シングルエンド伝送を行う場合は、伝送方式制御信号SE/DFが「L」となる。

0031

伝送方式制御信号SE/DFが「L」の場合、トランジスタM5のソース・ドレイン間は導通状態となる。前述の通りトランジスタM5のON抵抗は十分に低いため、ノードn3の電位電源電位VDDとほぼ等しくなり、結果として電流源回路Is1は電流駆動の役割を果たさない。したがって、電源電位VDDとほぼ等しい電圧がドライバ回路200、201に供給され、ドライバ回路200、201は電圧駆動方式で信号線D1p、D1mに信号を出力する。ドライバ回路200へは、前述の通り、入力信号XSIG1が供給される。また、選択回路S1は、伝送方式制御信号SE/DFが「L」であるので、入力信号XSIG2を選択し、選択された入力信号XSIG2をドライバ回路201へ出力する。

0032

これにより、インタフェース回路11は、電圧駆動方式で、入力信号XSIG1をドライバ回路200から信号線D1pに出力し、入力信号XSIG2をドライバ回路201から信号線D1mに出力する。
このように、インタフェース回路11は、電圧駆動プッシュプル型シングルエンド伝送による2チャネルのインタフェース回路として機能する。

0033

(インタフェース回路11を電流駆動型差動伝送方式で動作させる場合)
インタフェース回路11が電流駆動型差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となる。
伝送方式制御信号SE/DFが「H」の場合、トランジスタM5のソース・ドレイン間は非導通状態となる。従って、ドライバ回路200、201は、電流源回路Is1から定電流が供給されるので、ドライバ回路200、201は、電流駆動プッシュプル方式で信号線D1p、D1mに信号を出力する。

0034

ドライバ回路200へは、前述の通り、入力信号XSIG1が供給される。また、選択回路S1は、伝送方式制御信号SE/DFが「H」であるので、入力信号XSIG1の論理反転信号を選択し、選択した論理反転信号をドライバ回路201へ出力する。
これにより、インタフェース回路11は、入力信号XSIG1をドライバ回路200から信号線D1pに出力し、入力信号XSIG1の論理反転信号をドライバ回路201から信号線D1mに出力するため、インタフェース回路11は、電流駆動プッシュプル型差動伝送による1チャネルの出力回路として機能する。

0035

上記構成により、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路200、201で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形の品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。

0036

(2)次に、インタフェース回路11の変形例としてのインタフェース回路11aについて、図2を用いて説明する。
インタフェース回路11aは、インタフェース回路11の駆動方式制御回路300に代えて、駆動方式制御回路301を有しており、インタフェース回路11aは、ドライバ回路200、201、駆動方式制御回路301、論理反転回路INV2、及び入力制御回路400により構成される。

0037

ドライバ回路200、201及び入力制御回路400の各構成は、インタフェース回路11が有するドライバ回路200、201及び入力制御回路400の各構成とほぼ同様であるので詳細の説明を省略する。以下において、インタフェース回路11との相違点を中心として説明する。
図2に示すように、インタフェース回路11aは、ドライバ回路200、201とグランド電位Vssとを、出力電流を制御する電流源回路Is2とnMOSトランジスタM6とから構成される駆動方式制御回路301を介して接続している。

0038

ドライバ回路200のトランジスタM1のソース及びドライバ回路201のトランジスタM3のソースは、それぞれ、電源(VDD)に接続され、ドライバ回路200のトランジスタM2のソース及びドライバ回路201のトランジスタM4のソースは、それぞれ、回路ノードn4に接続されている。
また、インタフェース回路11aにおいて、伝送方式制御信号SE/DFを受け取る入力端子は、論理反転回路INV2を介して、駆動方式制御回路301が有するトランジスタM6のゲートに接続され、トランジスタM6のドレインは、回路ノードn4に接続され、トランジスタM6のソースは、グランドGRDに接続されている。

0039

さらに、電流源回路Is2の入力端子は、回路ノードn4に接続され、電流源回路Is2の出力端子は、グランドGRDに接続されている。
伝送方式制御信号SE/DFによりトランジスタM6のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路301は、ドライバ回路200及び201を電圧駆動方式と電流駆動方式で選択的に動作させることができる。

0040

伝送方式制御信号SE/DFが「L」の場合、トランジスタM6のゲートには、「H」が供給され、トランジスタM6のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号SE/DFが「H」の場合、トランジスタM6のゲートには、「L」が供給され、トランジスタM6のソース・ドレイン間は非導通状態となる。トランジスタM6のソース・ドレイン間が導通状態となっている場合、ノードn4の電位はグランド電位Vssとほぼ等しくなり、電流源回路Is2は電流駆動の役割を果たさず、電圧駆動となる。一方、トランジスタM6のソース・ドレイン間が非導通状態となっている場合、電流源回路Is2により電流駆動となる。

0041

図1に示すインタフェース回路11では、駆動方式制御回路300により、ドライバ回路200、201と電源電位VDDとを接続しているが、一般に、nMOSトランジスタとpMOSトランジスタで同じON抵抗を実現すると、pMOSトランジスタよりもnMOSトランジスタのほうが小面積で実現できる。従って、図2のインタフェース回路11aは、図1のインタフェース回路11による効果に加えて、より小面積のインタフェース回路を実現できるという効果を奏する。

0042

(3)次に、LVDSなど差動信号の中間電位が電源VDDの2分の1に規定されている伝送規格に対応する場合における、本願発明のインタフェース回路の構成例として、インタフェース回路11bを図3に示す。
インタフェース回路11bは、インタフェース回路11が有する構成に加えて、さらに、インタフェース回路11aが有する駆動方式制御回路301及び論理反転回路INV2を備えている。

0043

この構成では、ドライバ回路200及び201と、電源電位VDDとを駆動方式制御回路300を介して接続し、ドライバ回路200及び201と、グランド電位Vssとを駆動方式制御回路301を介して接続する。
前述の通り、トランジスタM5とM6は十分にON抵抗が低いものであり、電流源Is1、Is2の電流駆動能力及びON抵抗は同程度であることが望ましい。この構成により、インタフェース回路11bが出力する差動信号の中間電位は電源電位VDDの2分の1になる。

0044

図3の構成により、電圧駆動プッシュプル型シングルエンド伝送とLVDS系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号伝送時の信号波形の劣化が少ないインタフェース回路を実現できる。
(4)次に、HDMIなどオープンドレイン型差動伝送規格にも対応する場合の回路構成の一例としてのインタフェース回路11cを図4に示す。

0045

インタフェース回路11cは、インタフェース回路11bと同様の構成を有しており、インタフェース回路11bが有する駆動方式制御回路300に代えて、pMOSトランジスタM7及びAND回路C1を備え、外部からさらにオープンドレイン方式制御信号ODを入力端子を介して受け取る。オープンドレイン方式制御信号ODは、「H」のとき、オープンドレイン方式による制御を行うことを示し、「L」のとき、オープンドレイン方式による制御を行わないことをことを示す。

0046

AND回路C1は、オープンドレイン方式制御信号OD及び伝送方式制御信号SE/DFに対して、AND演算を施し、その結果の信号をトランジスタM7のゲートへ出力する。トランジスタM7のソースには、電圧電位VDDが接続され、トランジスタM7のドレインは、回路ノードn3に接続される。
図4においてオープンドレイン型差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」になりトランジスタM6のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ODが「H」となりトランジスタM7のソース・ドレイン間も非導通状態となる。この状態で電流源Is2は信号線D1p、D1mを介してつながっているホスト機器側において信号線D1p、D1m夫々と電源VDDとを接続しているプルアップ抵抗(図示省略)を介して電源電位VDDから電流を引き込むように動作するため、インタフェース回路11cはオープンドレイン系の差動伝送が可能となる。

0047

伝送方式制御信号SE/DFが「H」、かつオープンドレイン方式制御信号ODが「L」の場合、トランジスタM7のソース・ドレイン間が導通状態となり、インタフェース回路11cは、図2に示すインタフェース回路11aと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号SE/DFが「L」の場合は、トランジスタM6のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ODに関わりなくトランジスタM7のソース・ドレイン間も導通状態となるため、インタフェース回路11cは、電圧駆動プッシュプル型シングルエンド伝送が可能となる。

0048

図4に示すインタフェース回路11cの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路200、201で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化が少ないインタフェース回路を実現できる。

0049

(5)なお、図5に示すインタフェース回路11dのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
インタフェース回路11dは、インタフェース回路11cと同様の構成を有しているが、トランジスタM7及びAND回路C1に代えて、トランジスタM1のゲートの前段にOR回路C2を備え、トランジスタM3のゲートの前段にOR回路C3を備えている。

0050

OR回路C2は、オープンドレイン方式制御信号OD及び入力信号XSIG1にOR演算を施し、その結果の信号をトランジスタM1のゲートへ出力する。また、OR回路C3は、オープンドレイン方式制御信号OD及び選択回路S1が出力する信号にOR演算を施し、その結果の信号をトランジスタM3のゲートへ出力する。
オープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「H」及び「H」のとき、オープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「H」及び「L」のとき、又はオープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「L」及び「H」のとき、OR回路C2の出力信号は、「H」となり、トランジスタM1のソース・ドレイン間は非導通状態となる。トランジスタM3のソース・ドレイン間についても同様である。このため、インタフェース回路11dは、インタフェース回路11cと同様に、オープンドレイン系の差動伝送が可能となる。

0051

インタフェース回路11dは、インタフェース回路11cのトランジスタM7を有していない。電源電位VDDとドライバ回路200、201間は低インピーダンスであることが望ましいため、インタフェース回路11cでは、トランジスタM7のサイズを大きくしON抵抗を下げる必要があるが、図5に示すインタフェース回路11dはトランジスタM7を有さない。このため、インタフェース回路11cと比較すると、インタフェース回路11cによる効果に加えて、インタフェース回路11dは、回路の小面積化の効果も得ることができる。

0052

(6)次に、電圧駆動プッシュプル型シングルエンド伝送と、LVDSなどの差動信号の中間電位が電源VDDの2分の1に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路構成の一例として、インタフェース回路11eを図6に示す。
インタフェース回路11eは、インタフェース回路11bと同様の構成を有しており、インタフェース回路11bが有する構成要素に加えて、トランジスタM1のゲートの前段にOR回路C2を備え、トランジスタM3のゲートの前段にOR回路C3を備えている。

0053

OR回路C2は、インタフェース回路11dのOR回路C2と同様に、オープンドレイン方式制御信号OD及び入力信号XSIG1にOR演算を施し、その結果の信号をトランジスタM1のゲートへ出力する。また、OR回路C3は、インタフェース回路11dのOR回路C3と同様に、オープンドレイン方式制御信号OD及び選択回路S1が出力する信号にOR演算を施し、その結果の信号をトランジスタM3のゲートへ出力する。

0054

図6において、インタフェース回路11eが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号SE/DFが「L」となり、トランジスタM5、M6のソース・ドレイン間が導通状態となる。またオープンドレイン方式制御信号ODは「L」となり、ドライバ回路200、201の夫々のpMOSトランジスタM1、M3のソース・ドレイン間の導通状態はXSIG1、及びXSIG2により制御される。これにより図6のインタフェース回路11eはシングルエンド伝送が可能となる。

0055

図6のインタフェース回路11eがLVDS系のプッシュプル差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となり、トランジスタM5、M6のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ODは「L」となり、ドライバ回路200、201の夫々のpMOSトランジスタM1、M3のソース・ドレイン間の導通状態はXSIG1、及びXSIG2により制御される。これによりインタフェース回路11eはLVDS系のプッシュプル差動伝送が可能となる。

0056

インタフェース回路11eがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となり、トランジスタM6のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ODは「H」となり、ドライバ回路200、201の夫々のpMOSトランジスタM1、M3のソース・ドレイン間は非導通状態となる。これによりインタフェース回路11eはオープンドレインタイプの差動伝送が可能となる。

0057

従って、図6に示すインタフェース回路11eの構成により、電圧駆動プッシュプル型シングルエンド伝送と、LVDSなどの差動信号の中間電位が電源VDDの2分の1に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成できるので、高速信号伝送時の信号波形の劣化の少ないインタフェース回路を実現できる。

0058

(7)なお、図1図6に示す各インタフェース回路において、ドライバ回路200への入力と比べて、選択回路S1による内部遅延だけドライバ回路201への入力が遅れるため、信号線D1p、D1mに出力される信号間にはスキューが発生する。
この問題を解決するためには、図1に示すインタフェース回路11を例とした場合、図7に示すインタフェース回路11fのように、入力信号XSIG1にはダミーの選択回路S2を介してドライバ回路200への入力する構成であることが望ましい。

0059

なお、この場合、ダミーの選択回路S2は、常に入力信号XSIG1を出力するように、選択回路S2の入力選択信号SELを電源VDD又はグランドVssなどに固定しておく。これにより、インタフェース回路11fが信号線D1p、D1mへ出力する2つの信号間のスキューを抑制する効果を得る。
なお、ダミーの選択回路S2を用いた場合でも、製造誤差などで選択回路S1と選択回路S2とで伝搬遅延がずれることもある。このため、ダミーの選択回路S2のかわりに、図19に示す遅延制御回路500を用いてもよい。遅延制御回路500は、直列に接続された複数個遅延回路DU1、DU2、DU3、DU4、・・・と選択回路S3とから構成され、直列に接続された遅延回路DU1、DU2、DU3、DU4、・・・により、入力信号XSIG1を順番遅延させてゆき、遅延量選択信号DlySelによりどの遅延回路からの出力を選択回路S3からドライバ回路200への出力とするのかを制御するものである。どの遅延回路からの出力を選択するかは、実際に試行することにより決定する。この構成によれば、ドライバ回路200へ出力する信号の遅延時間を細かく制御することができる。

0060

(8)また、図5図6に示すインタフェース回路11d、11eでは、選択回路S1分の遅延のほかに、ドライバ回路200、201の前段の論理回路C2、C3の内部遅延により、ドライバ回路200、201内のpMOSトランジスタM1、M3への信号の伝達が、nMOSトランジスタM2、M4よりも遅れ、pMOSトランジスタとnMOSトランジスタのスイッチングタイミングが異なり信号線D1p、D1mに出力される信号波形が乱れる。この問題を解決するためには、図5に示すインタフェース回路11dを例とすると、図8に示すインタフェース回路11gのように、nMOSトランジスタM2、M4の夫々のゲート前に、ダミーの論理回路C4、C5をおくことが望ましい。ダミーの論理回路C4は、ダミーの選択回路S2の出力信号とグランド電位VssとのOR演算を施すOR回路であり、その演算結果の信号をトランジスタM2のゲートへ出力する。ダミーの論理回路C5についても同様である。なお、インタフェース回路11gでは、論理回路C2とC4の前段に、ダミーの選択回路S2を挿入している。ダミーの選択回路S2は、インタフェース回路11fのダミーの選択回路S2と同じであり、インタフェース回路11fにおける効果と同じ効果を奏する。

0061

これにより、インタフェース回路11gが信号線D1p、D1mへ出力する信号品質の劣化を低減する効果を得る。
(9)なお、図1図8の各インタフェース回路において、入力制御回路400への入力信号XSIG1は、パラレルシリアル変換回路から出力されるものであってもよい。これにより、LSI内部回路複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路400へ出力できる。

0062

(実施の形態2)
(1)図9に、本発明の第2の実施の形態におけるシングルエンド伝送及び差動伝送の切り替えが可能な双方向インタフェース回路11hを示す。実施の形態1のインタフェース回路11との差異は、インタフェース回路11の構成に加えて、さらに、電流源回路Is3と、差動レシーバ210と、差動伝送線路終端として機能する終端抵抗回路R1と、シングルエンドレシーバ220と、シングルエンドレシーバ221と、論理回路C6、C7により構成される出力制御回路410とを具備していることである。以下、各回路の説明を行う。

0063

双方向インタフェース回路11hは、外部から、その入力端子を介して、入出力方式制御信号I/O−Selectを受け取る。入出力方式制御信号I/O−Selectは、「L」であるとき、双方向インタフェース回路11hは、信号受信状態となり、「H」であるとき、双方向インタフェース回路11hは、信号送信状態となる。
ドライバ回路200は、トランジスタM1、M2によりプッシュプル型の出力段回路として構成され、ドライバ回路200の出力ノードn1は、信号線D1pに接続される。同様に、ドライバ回路201は、トランジスタM3、M4によりプッシュプル型の出力段回路として構成され、ドライバ回路201の出力ノードn2は、信号線D1mに接続される。

0064

駆動方式制御回路300は、トランジスタM5と、出力電流を制御する電流源回路Is1とから構成され、伝送方式制御信号SE/DFによりトランジスタM5のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路300はドライバ回路200及び201を電圧駆動方式と電流駆動方式とを選択的に動作させることができる。ここでトランジスタM5は、導通状態におけるソース・ドレイン間抵抗(ON抵抗)がトランジスタM1、M2、M3、M4のそれよりも十分に低いものである。

0065

入力制御回路400は、選択回路S1及び論理反転回路INV1により構成され、ドライバ回路への入力信号XSIG1、XSIG2の出力制御を行う。具体的には、入力制御回路400は、出力制御回路410内の論理回路C6へ入力信号XSIG1を出力し、選択回路S1による選択の結果の信号であって、伝送方式制御信号SE/DFに応じて入力信号XSIG1の論理反転信号又は入力信号XSIG2を選択的に論理回路C7へ出力する。

0066

出力制御回路410を構成する論理回路C6は、A端子OE端子、Y1端子及びY2端子を備え、A端子から入力制御回路400からの入力信号XSIG1を受け取る。また、OE端子から受け取った入出力方式制御信号I/O−Selectにより、ドライバ回路200に対しどの信号を出力するのかを制御する。例えば、入出力方式制御信号I/O−Selectが「L」であるとき双方向インタフェース回路11hは、信号受信状態となり、入出力方式制御信号I/O−Selectが「H」であるとき双方向インタフェース回路11hは、信号送信状態となる場合を例として具体的な動作を説明する。

0067

入出力方式制御信号I/O−Selectが「L」の場合(双方向インタフェース回路11hが信号受信状態)、論理回路C6は、入力制御回路400から受ける信号に関わりなく、Y1端子から「H」をトランジスタM1のゲートへ出力し、Y2端子から「L」をトランジスタM2のゲートへ出力する。
これによりドライバ回路200の2つのトランジスタM1、M2は非導通状態となり、ドライバ回路200の出力は高インピーダンス状態となるため、信号線D1pから入力されてくる信号波形に影響を与えない。

0068

また、入出力方式制御信号I/O−Selectが「H」の場合(双方向インタフェース回路11hが信号送信状態)、論理回路C6は、入力制御回路400から受ける入力信号XSIG1を、Y1、Y2端子からそれぞれトランジスタM1、M2のゲートへ出力する。
論理回路C7の構成は、論理回路C6と同じであるので、説明を省略する。

0069

論理回路C7は、A端子から入力信号XSIG1の論理反転信号又は入力信号XSIG2を受け取り、OE端子から入出力方式制御信号I/O−Selectを受け取る。また、Y1、Y2端子からそれぞれトランジスタM3、M4のゲートへ各信号を出力する。
終端抵抗回路R1は、信号線D1p、D1mに両端が接続され、伝送方式が差動伝送でかつ、ホスト機器から信号線D1p、D1mを介して信号を受信する際に、信号線D1p、D1mにより構成される差動伝送線路の終端抵抗回路として機能し、ホスト機器からシングルエンド伝送方式で信号を受信する場合及び、双方向インタフェース回路11hが信号線D1p、D1mに対して信号を出力する場合は終端抵抗回路として機能せず、高インピーダンス状態となる。

0070

なお、図18に終端抵抗回路R1の具体的な構成の例を示す。
入出力方式制御信号I/O−Select及び伝送方式制御信号SE/DFの組み合わせにより、トランジスタM10の導通状態が制御され、差動信号を入力する方式の場合にのみトランジスタM10が導通状態となり、終端抵抗回路R1が機能する。
終端抵抗回路R1は、AND回路C21、抵抗r1及びトランジスタM10から構成され、AND回路C21は、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectの反転信号を受け取り、それぞれの信号に対するAND演算を施し、得られた結果の信号をトランジスタM10のゲートへ出力する。トランジスタM10のソースは、信号線D1mに接続され、トランジスタM10のドレインは、抵抗r1の一端に接続される。抵抗r1の他端は、信号線D1pに接続される。

0071

伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectと、トランジスタM10の導通の状態との論理関係を以下に示す。
SE/DF I/O inv(I/O) AND M10
L(SE) L(受信) H L 非導通
H(DF) L(受信) H H 導通
L(SE) H(送信) L L 非導通
H(DF) H(送信) L L 非導通
ここで、SE/DF、I/Oは、それぞれ、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectを示し、inv(I/O)は、入出力方式制御信号I/O−Selectの反転信号を示し、ANDは、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectの反転信号の演算結果を示し、M10は、トランジスタM10の導通又は非導通の状態を示す。

0072

伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectが、それぞれ、「H」及び「L」のとき、つまり、差動方式であり受信状態である場合にのみ、トランジスタM10は、導通となって、終端抵抗回路R1は、終端抵抗として機能する。その他の場合に、トランジスタM10は、非導通となって、終端抵抗回路R1は、終端抵抗回路として機能せず、高インピーダンス状態となる。

0073

ただし、双方向インタフェース回路11hが信号線D1p、D1mに対して差動伝送であり、かつホスト機器に対して信号を送信する場合においても、終端抵抗回路R1を機能させてもよい。この場合、信号線D1p、D1m上、及びホスト機器側における伝送線路のインピーダンス不整合により発生する反射波を軽減する効果を得る。
差動レシーバ210は、双方向インタフェース回路11hが信号線D1p、D1mを経由して、ホスト機器から送られてくる差動信号を受信し、受信した差動信号を信号線DFRcvOutを介して出力する。

0074

シングルエンドレシーバ220、221は、それぞれ、双方向インタフェース回路11hが信号線D1p、D1mを経由して、ホスト機器から送られてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線SERcvOut1、SERcvOut2を介して出力する。
次に、双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の送信、受信の夫々の場合の動作を説明する。
(双方向インタフェース回路11hを電圧駆動プッシュプル型シングルエンド伝送方式送信モードで動作させる場合)
双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送により信号送信状態で動作する場合は、入出力方式制御信号I/O−Selectが「H」、伝送方式制御信号SE/DFが「L」となる。

0075

このとき、入力制御回路400内の選択回路S1は、端子Bに入力された信号XSIG2を端子Yから出力する。
出力制御回路410は、入出力方式制御信号I/O−Selectが「H」であるから、入力制御回路400から受けた信号XSIG1を論理回路C6の端子Y1、Y2よりドライバ回路200へ出力する。また同様に信号XSIG2を論理回路C7の端子Y1、Y2よりドライバ回路201へ出力する。

0076

駆動方式制御回路300では、伝送方式制御信号SE/DFが「L」であるから、トランジスタM5のソース・ドレイン間は導通状態となる。前述の通りトランジスタM5のON抵抗は十分に低いため、ノードn3の電位は電源電位VDDとほぼ等しくなり結果として電流源回路Is1は電流駆動の役割を果たさない。
終端抵抗回路R1は、I/O−Selectが「H」、伝送方式制御信号SE/DFが「L」、すなわち双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送のモードの場合は、高インピーダンス状態となり、終端抵抗回路として機能せず、信号波形に影響を与えない。

0077

したがって、ドライバ回路200、201は電圧駆動方式で信号線D1p、D1mに信号を出力する。
これにより、双方向インタフェース回路11hは、電圧駆動方式で、入力信号XSIG1をドライバ回路200から信号線D1pに出力し、入力信号XSIG2をドライバ回路201から信号線D1mに出力するため、双方向インタフェース回路11hは電圧駆動プッシュプル型シングルエンド伝送方式の2チャネルのインタフェース回路として機能することが可能となる。
(双方向インタフェース回路11hを電圧駆動プッシュプル型シングルエンド伝送方式で受信モードで動作させる場合)
双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送により信号受信状態で動作する場合は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「L」となる。

0078

出力制御回路410において、入出力方式制御信号I/O−Selectが「L」であるから、前述の通り、論理回路C6、C7は、入力制御回路400から受ける信号に関わりなく、Y1端子から「H」を出力し、Y2端子から「L」を出力する。
従って、ドライバ回路200、201の出力は高インピーダンス状態となり、信号線D1p、D1mを介してホスト機器から受信するシングルエンド信号波形に影響を与えない。

0079

終端抵抗回路R1は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「L」である場合は、高インピーダンス状態となり終端抵抗回路として機能せず、受信するシングルエンド信号波形に影響を与えない。
シングルエンドレシーバ220、221は、それぞれ、信号線D1p、D1mを介してホスト機器から伝送されてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線SERcvOut1、SERcvOut2を介して、双方向インタフェース回路11hの外部の回路(図示省略)へ伝達する。

0080

これにより、双方向インタフェース回路11hは、信号線D1p、D1mを介して、外部ホスト機器から2つのシングルエンド信号を受信することが可能となる。
(双方向インタフェース回路11hを電流駆動型差動伝送方式により信号送信モードで動作させる場合)
双方向インタフェース回路11hが電流駆動型差動伝送により信号送信状態で動作する場合は、入出力方式制御信号I/O−Selectが「H」、伝送方式制御信号SE/DFが「H」となる。このとき、入力制御回路400内の選択回路S1は、端子Aに入力された信号XSIG1の論理反転信号を端子Yから出力する。

0081

出力制御回路410は、入出力方式制御信号I/O−Selectが「H」であるから、前述の通り入力制御回路400から受けた信号XSIG1、XSIG2を夫々、ドライバ回路200、201に伝える。
駆動方式制御回路300では、伝送方式制御信号SE/DFが「H」であるから、トランジスタM5のソース・ドレイン間は非導通状態となる。

0082

したがって、電流源回路Is1は、ドライバ回路200、201へ一定の電流を供給する。
従って、双方向インタフェース回路11hは、電流駆動プッシュプル型差動伝送により、信号送信が可能となる。
(双方向インタフェース回路11hを電流駆動型差動伝送方式により信号受信モードで動作させる場合)
双方向インタフェース回路11hが電流駆動型差動伝送方式により信号受信状態で動作する場合は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「H」となる。

0083

出力制御回路410において、入出力方式制御信号I/O−Selectが「L」であるから、前述の通り、論理回路C6、C7は、入力制御回路400から受ける信号に関わりなく、Y1端子から「H」を出力し、Y2端子から「L「を出力する。
従って、ドライバ回路200、201の出力は高インピーダンス状態となり、信号線D1p、D1mを介してホスト機器から受信する差動信号波形に影響を与えない。

0084

終端抵抗回路R1は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「H」である場合は、終端抵抗回路として機能し、信号線D1p、D1mを介してホスト機器から伝送された差動信号に対して、電位差を発生させる。
差動レシーバ210は、信号線D1p、D1mからの差動信号を受け、受け取った信号を論理回路で扱う信号レベルにまで増幅し、得られた信号を信号線DFRcvOutを介して出力する。

0085

これにより、双方向インタフェース回路11hは、信号線D1p、D1mを介して、外部ホスト機器から差動信号を受信することが可能となる。
上記構成により、双方向インタフェース回路11hは、シングルエンド伝送時及び差動伝送時の出力を共通のドライバ回路200、201で実現できる。
従って、余分な出力段回路の負荷容量の影響がないため、該インタフェース回路は高速信号を伝送する場合、及び受信する場合において、信号波形品質劣化の劣化を抑制できる双方向インタフェース回路を実現できる。

0086

加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
(2)次に、双方向インタフェース回路11hの変形例としての双方向インタフェース回路11iについて説明する。
図10に示すように、双方向インタフェース回路11iは、双方向インタフェース回路11hにおける駆動方式制御回路300に代えて、駆動方式制御回路301及び論理反転回路INV2を備えている。

0087

双方向インタフェース回路11iでは、ドライバ回路200、201とグランド電位Vssとを、電流源回路Is2とnMOSトランジスタM6で構成される駆動方式制御回路301を介して接続する。
なお、双方向インタフェース回路11hと双方向インタフェース回路11iとの関係は、図1及び図2にそれぞれ示すインタフェース回路11とインタフェース回路11aとの関係と同様である。

0088

図9に示す双方向インタフェース回路11hでは、駆動方式制御回路300は、ドライバ回路200、201と電源電位VDDとを接続しているが、一般に、nMOSトランジスタとpMOSトランジスタで同じON抵抗を実現すると、pMOSトランジスタよりもnMOSトランジスタのほうが小面積で実現できる。従って、図10の双方向インタフェース回路11iは、図9の双方向インタフェース回路11hの構成による効果に加えて、より小面積の双方向インタフェース回路を実現できる。

0089

(3)次に、双方向インタフェース回路11h又は双方向インタフェース回路11iの変形例としての双方向インタフェース回路11jについて説明する。
双方向インタフェース回路11jは、LVDSなど差動信号の中間電位が電源VDDの2分の1に規定されている伝送規格に対応する場合のインタフェース回路の構成例である。

0090

双方向インタフェース回路11jは、双方向インタフェース回路11hの構成に、さらに、駆動方式制御回路301及び論理反転回路INV2を付加して構成されている。あるいは、双方向インタフェース回路11jは、双方向インタフェース回路11iの構成に、さらに、双方向インタフェース回路11hの駆動方式制御回路300を付加して構成されていると言うこともできる。

0091

双方向インタフェース回路11jは、ドライバ回路200及び201と、電源電位VDDとを駆動方式制御回路300を介して接続し、ドライバ回路200及び201と、グランド電位Vssとを駆動方式制御回路301を介して接続している。
前述の通り、トランジスタM5とM6とは、十分にON抵抗が低いものであり、電流源Is1、Is2の電流駆動能力及びON抵抗は同程度であることが望ましい。この構成により、双方向インタフェース回路11jが出力する差動信号の中間電位は電源電位VDDの2分の1になる。

0092

図11の構成により、電圧駆動プッシュプル型シングルエンド伝送とLVDS系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号受信時の信号波形の劣化の少ない双方向インタフェース回路を実現できる。
(4)次に、HDMIなどオープンドレインタイプの差動伝送規格にも対応する双方向インタフェース回路11kを図12に示す。

0093

双方向インタフェース回路11kは、インタフェース回路11cの構成に加えて、さらに、双方向インタフェース回路11hが有する電流源回路Is3と、差動レシーバ210と、終端抵抗回路R1と、シングルエンドレシーバ220と、シングルエンドレシーバ221と、出力制御回路410とを具備している。
双方向インタフェース回路11kにおいて、オープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」になり、トランジスタM6のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ODが「H」となり、トランジスタM7のソース・ドレイン間も非導通状態となる。この状態で電流源Is2は、信号線D1p、D1mを介してつながっているホスト機器側において信号線D1p、D1m夫々と電源VDDとを接続しているプルアップ抵抗(図示省略)を介して電源電位VDDから電流を引き込むように動作するため、双方向インタフェース回路11kにおいて、オープンドレイン系の差動伝送が可能となる。

0094

伝送方式制御信号SE/DFが「H」、かつオープンドレイン方式制御信号ODが「L」の場合、双方向インタフェース回路11kにおいて、図2に示すインタフェース回路11aと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号SE/DFが「L」の場合は、トランジスタM6のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ODに関わりなくトランジスタM7のソース・ドレイン間も導通状態となるため、双方向インタフェース回路11kにおいて、電圧駆動プッシュプル型シングルエンド伝送が可能となる。

0095

図12に示す双方向インタフェース回路11kの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路200、201で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。

0096

(5)次に、双方向インタフェース回路11kの変形例としての双方向インタフェース回路11Lについて説明する。
図13に示す双方向インタフェース回路11Lは、双方向インタフェース回路11kが有するトランジスタM7及びAND回路C1に代えて、インタフェース回路11dと同様に、トランジスタM1のゲートの前段に論理回路としてOR回路C8を備え、トランジスタM3のゲートの前段に論理回路としてOR回路C9を備えている。

0097

双方向インタフェース回路11Lのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
加えて、双方向インタフェース回路11Lは、双方向インタフェース回路11kが有するトランジスタM7を有していない。電源電位VDDとドライバ回路200、201間は低インピーダンスであることが望ましいため、トランジスタM7のサイズを大きくしON抵抗を下げる必要があるが、双方向インタフェース回路11Lは、トランジスタM7を有さない。このため双方向インタフェース回路11Lは、回路の小面積化の効果も得ることができる。

0098

(6)次に、電圧駆動プッシュプル型シングルエンド伝送と、LVDSなどの差動信号の中間電位が電源VDDの2分の1に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能な双方向インタフェース回路11mを図14に示す。
双方向インタフェース回路11mは、双方向インタフェース回路11jが有する構成に加えて、さらに、双方向インタフェース回路11Lと同様に、トランジスタM1のゲートの前段に論理回路としてOR回路C8を備え、トランジスタM3のゲートの前段に論理回路としてOR回路C9を備えている。

0099

双方向インタフェース回路11mが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号SE/DFが「L」、入出力方式制御信号I/O−Selectが「H」、オープンドレイン方式制御信号ODが「L」となり、トランジスタM5、M6のそれぞれのソース・ドレイン間が導通状態となる。
また、入力制御回路400、出力制御回路410及び、OR回路C8、C9は、上記各制御信号I/O−Select、SE/DFの状態に従って、信号XSIG1、XSIG2をドライバ回路200、201へ出力する。終端抵抗回路R1は、高インピーダンス状態となる。従って、双方向インタフェース回路11mは、シングルエンド伝送が可能となる。

0100

双方向インタフェース回路11mがLVDS系のプッシュプル差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」、入出力方式制御信号I/O−Selectが「H」、オープンドレイン方式制御信号ODが「L」となり、トランジスタM5、M6のソース・ドレイン間が非導通状態となるため、駆動方式制御回路300からドライバ回路200、201へは定電流が供給される。また、入力制御回路400、出力制御回路410及び、OR回路C8、C9は、入出力方式制御信号I/O−Select、伝送方式制御信号SE/DFの状態に従って、入力信号XSIG1をドライバ回路200へ、入力信号XSIG1の論理反転信号をドライバ回路201へ、入力信号XSIG2をドライバ回路201へ出力する。終端抵抗回路R1は、高インピーダンス状態となり終端抵抗回路として機能しない。従って、双方向インタフェース回路11mは、電流駆動プッシュプル差動伝送が可能となる。

0101

なお、双方向インタフェース回路11mにおいて、終端抵抗回路R1を機能させてもよい。この場合、双方向インタフェース回路11mが出力した差動信号が、信号線D1p、D1mにつながるホスト機器側(図示省略)で反射して双方向インタフェース回路11mに戻ってくる反射成分を抑制することができる。
双方向インタフェース回路11mがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となり、トランジスタM5、M6のそれぞれソース・ドレイン間が非導通状態となる。また、オープンドレイン方式制御信号ODは「H」となり、ドライバ回路200、201の夫々のpMOSトランジスタM1、M3のソース・ドレイン間は非導通状態となる。これにより、双方向インタフェース回路11mは、オープンドレインタイプの差動伝送が可能となる。

0102

従って、図14に示す双方向インタフェース回路11mの構成により、電圧駆動プッシュプル型シングルエンド伝送と、LVDSなどの差動信号の中間電位が電源VDDの2分の1に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成でき、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。

0103

(7)なお、図9図14に示す各双方向インタフェース回路において、出力制御回路410内の論理回路C6への入力と比較して、選択回路S1による内部遅延分だけ論理回路C7への入力が遅れるため、信号線D1p、D1mに出力される信号間にはスキューが発生する。
この問題を解決するためには、図9に示す双方向インタフェース回路11hを例とした場合、図15に示す双方向インタフェース回路11nのように、論理回路C6の前段に、ダミーの選択回路S2を設け、論理回路C6は、入力信号XSIG1をダミーの選択回路S2を介して受け取る構成とすることが望ましい。

0104

なお、この場合ダミーの選択回路S2が、常に、入力信号XSIG1を出力するように、選択回路S2の入力選択信号SELを電源VDD又はグランドVssなどに固定しておく。
これにより、双方向インタフェース回路が信号線D1p、D1mへ出力する2つの信号間のスキューを抑制する効果を得る。

0105

なお、双方向インタフェース回路11nのように、ダミーの選択回路S2を用いた場合でも、製造誤差などの原因により、選択回路S1との選択回路S2とで伝搬遅延がずれることもある。このため、ダミーの選択回路S2の代わりに、上述した図19に示す遅延制御回路500を用いてもよい。この構成によれば、ドライバ回路200へ出力する信号の遅延時間を細かく制御することができる。

0106

(8)また、図13図14に示す双方向インタフェース回路11L、11mでは、選択回路S1による遅延のほかに、ドライバ回路200、201の前段のOR回路C8、C9による内部遅延により、ドライバ回路200、201内のpMOSトランジスタM1、M3への信号の伝達が、nMOSトランジスタM2、M4よりも遅れ、pMOSトランジスタとnMOSトランジスタのスイッチングタイミングが異なり、信号線D1p、D1mに出力される信号波形が乱れる。

0107

この問題を解決するためには、図13に示す双方向インタフェース回路11Lを例とすると、図16に示す双方向インタフェース回路11oのように、nMOSトランジスタM2、M4の夫々のゲートの前段に、ダミーの論理回路C10、C11を配置することが望ましい。ダミーの論理回路C10は、論理回路C6のY2端子の出力する信号と、グランド電位VssとのOR演算を行ってその結果の信号、つまり、常に、論理回路C6のY2端子の出力する信号を、トランジスタM2のゲートへ出力する。ダミーの論理回路C11は、ダミーの論理回路C10と同様に、論理回路C7のY2端子の出力する信号と、グランド電位VssとのOR演算を行ってその結果の信号、つまり、常に、論理回路C7のY2端子の出力する信号を、トランジスタM4のゲートへ出力する。

0108

これにより、双方向インタフェース回路が信号線D1p、D1mへ出力する信号品質の劣化を低減する効果を得る。
(9)なお、高速な差動伝送を行う場合、信号線D1p、D1mに流れる差動信号の振幅は、数100mV程度であることが一般的であり、差動レシーバ210が出力して論理回路で使用される信号のレベル(例えば3.3V)と比較して、非常に低い。このため差動レシーバ内で信号レベルを増幅するために、電流源回路を用いる必要がある。

0109

このため、一般的には、図9に示す双方向インタフェース回路11hのように、差動信号を出力するために用いる電流源回路Is1と差動レシーバにおいて受信信号を増幅するために用いる電流源回路Is3とが別々に存在しているが、図17に示す双方向インタフェース回路11pのように、電流源回路Is3を取り除き、電流源回路Is1をpMOSトランジスタM8を介して差動レシーバ210に接続するとしてもよい。つまり、電流源回路Is1の出力側をトランジスタM8のソースに接続し、トランジスタM8のドレインを差動レシーバ210に接続する。また、入出力方式制御信号I/O−SelectをトランジスタM8のゲートに接続する。

0110

双方向インタフェース回路11pにおいて、トランジスタM8は、入出力方式制御信号I/O−Selectが「L」を示している場合に、電流源回路Is1により供給される電流を差動レシーバ210へ流す。こうして、図17に示す双方向インタフェース回路11pの構成により、インタフェース回路が差動信号出力時に用いる電流源回路と、差動信号入力時に用いる電流源回路を共通化できるため、図9に示す双方向インタフェース回路11hの構成による信号品質劣化抑制の効果に加えて、回路面積の削減の効果も得る。

0111

なお、図17に示す双方向インタフェース回路11pは、図9の双方向インタフェース回路11hを例としたものであるが、図10図16の各双方向インタフェース回路に対して適用することができ、これにより、同様の効果を得る。
(10)なお、図9図17の各双方向インタフェース回路において、入力制御回路400への入力信号XSIG1は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、LSI内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路400へ出力できる。

0112

(実施の形態3)
図20は、本発明の第三の実施形態に関する、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路を適用したリムーバブルメモリカード1とそのホスト装置4を含んで構成される不揮発性メモリシステムの一例を示した図である。

0113

図20において、リムーバブルメモリカード1は、プリント基板3上にホストコントローラLSI10、フラッシュメモリ14、及び複数の外部接続端子2a、2b、2c、・・・、2iを具備している。ホストコントローラLSI10は、ホスト装置4との通信を行う複数のインタフェース回路11x、11y、11z、各種制御やレジスタ情報を処理するロジック回路12及びフラッシュメモリと通信を行うメモリインタフェース回路13を具備している。

0114

また、ホスト装置4は、半導体メモリカード制御回路40、及び複数の外部接続端子5a、5b、5c、・・・、5iを具備している。半導体メモリカード制御回路40内部には、リムーバブルメモリカード1とのデータ通信を行う複数のインタフェース回路41x、41y、41z、各種制御やレジスタ情報を処理する論理回路42及びこれらを制御するためのCPU43、ROM44、RAM45を具備している。

0115

リムーバブルメモリカード1とホスト装置4とは複数の外部接続端子2a、2b、2c、・・・、2i及び複数の外部接続端子5a、5b、5c、・・・、5iを介してホスト機器と通信を行い、信号線D1p、D1m、D2p、D2m、D3p、D3mにはデータ信号コマンド/レスポンス信号クロック信号などが伝送される。
ホスト装置4のインタフェース回路41x、41y、41z及びリムーバブルメモリカード1のインタフェース回路11x、11y、11zは、共に初期状態ではシングルエンド伝送方式に設定される。

0116

ホスト装置4がリムーバブルメモリカード1とのインタフェースとしてシングルエンド伝送にのみ対応している場合は、リムーバブルメモリカード1の具備するインタフェース回路11x、11y、11zはシングルエンド伝送のままでホスト装置と信号伝送を行う。
ホスト装置4がリムーバブルメモリカード1とのインタフェースとして差動伝送に対応している場合は、まずホスト装置4は、リムーバブルメモリカード1のインタフェース回路11xが対応する伝送方式に関する情報を取得する。インタフェース回路11xがシングルエンド伝送にのみ対応する場合、ホスト装置4とリムーバブルメモリカード1とはシングルエンド伝送方式で信号伝送を行う。インタフェース回路11xが差動方式に対応している場合には、ホスト装置4は、リムーバブルメモリカード1のインタフェース回路11xを差動伝送に設定すると共にインタフェース回路41xを差動伝送に設定し、以降インタフェース回路11xとインタフェース回路41xとは差動伝送で信号伝送を行うことが可能となる。インタフェース回路11y、11z及びインタフェース回路41y、41zについても、同様である。

0117

インタフェース回路11x、11y、11z及びインタフェース回路41x、41y、41zには、実施の形態1、2で開示した図1から図17に記載のいずれかのインタフェース回路が適用される。
また、ホスト装置4のインタフェース回路41x、41y、41zがリムーバブルメモリカード1とのインタフェースとして差動伝送にのみ対応している場合、ホスト装置4が信号伝送可能なのはインタフェース回路11x、11y、11zが差動伝送に対応したリムーバブルメモリカード1のみである。このような場合、インタフェース回路11x、11y、11zが差動伝送に対応したリムーバブルメモリカード1は、初期状態においてインタフェース回路11x、11y、11zを差動伝送に設定するようにしてもよい。

0118

このように、本実施例に係るリムーバブルメモリカード1及びホスト装置4は接続対象に応じてインタフェースを選択使用可能であるため、互換性を維持しつつ高速なデータ転送が可能となる。
なお、図20においてリムーバブルメモリカード1は、ホスト装置4に装着して使用するリムーバブルな装置であれば、メモリ機能を有さない装置、例えばIOカードであっても構わない。

0119

すなわち、リムーバブル装置であれば、本実施例の特有の効果であるインタフェースの互換性維持を供することができる。
実施の形態3によれば、インタフェース回路11x、11y、11zにおいて、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路として備えることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となるため、リムーバブルメモリカード1とホスト装置4との高速差動伝送が可能となる。加えて、回路面積の削減に効果を得るので、ホストコントローラLSI10の回路面積の増加を抑制できる。従って、リムーバブルメモリカード1の中でフラッシュメモリ14の配置できる面積を広く確保できるため、リムーバブルメモリカード1の記憶容量の向上にも効果を得る。

0120

(まとめ)
以上説明したように、本願発明は、2つドライバ回路と、電圧駆動と電流駆動の2つの駆動方式を切り替え可能な駆動方式制御回路を有し、前記2つのドライバ回路と電源電位との接続は、前記駆動方式制御回路を介して接続し、前記2つのドライバ回路には、2つの入力信号及びその論理反転信号が選択回路を介して選択的に入力され、また、前記駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替え可能なインタフェース回路である。

0121

本構成により、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路とすることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。

0122

本発明のインタフェース回路によれば、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。

0123

また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記2つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、前記入力制御回路は、前記第一、第二のドライバ回路の入力段に接続し、第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第二の信号を前記第二のドライバ回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第一の信号の論理反転信号を前記第二のドライバ回路へ出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させることを特徴とする。

0124

ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。

0125

ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。

0126

ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。

0127

ここで、前記入力制御回路に加え、遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記2つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路と、前記第一、第二のドライバ回路の出力を制御する出力制御回路と、差動レシーバ回路と、第一、第二のシングルエンドレシーバ回路と、終端回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、また前記第一のドライバ回路の出力ノードは第一の信号線に接続し、前記第二のドライバ回路の出力ノードは第二の信号線に接続し、前記入力制御回路は、前記出力制御回路の入力段に接続し、前記第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号および第二の信号を前記出力制御回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号と第一の信号の論理反転信号を前記出力制御回路へ出力し、前記出力制御回路は、第五の信号レベルが第一の論理レベルの場合、前記第一、第二のドライバの出力を高インピーダンスとなるように制御し、第五の信号レベルが第二の論理レベルの場合、前記第一、第二のドライバ回路には、前記入力制御回路から出力された信号を出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させ、前記差動レシーバ回路は、一方の入力端子を前記第一の信号線に接続し、他方の入力端子を前記第二の信号線に接続し、前記終端回路は、一端を前記第一の信号線に接続し、他端を前記第二の信号線に接続し、前記第一のシングルエンドレシーバは前記第一の信号線に接続し、前記第二のシングルエンドレシーバは前記第二の信号線に接続することを特徴とする。

0128

ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。

0129

ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。

0130

ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。

0131

ここで、前記入力制御回路に加え、第一の遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
ここで、前記双方向インタフェース回路は第二のスイッチ回路を具備し、前記駆動方式制御回路と前記差動レシーバとは、前記第二のスイッチ回路を介して接続し、前記第二のスイッチは、前記第五の信号が第一の論理レベルの場合、前記駆動方式制御回路から前記差動レシーバに電流を供給してもよい。

0132

また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読み出し、書き込みを行うメモリコントローラであって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置であって、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0133

また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0134

また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。

0135

本発明は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路の伝送速度向上及び小面積化に有用である。また、該インタフェース回路は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なリムーバブルメモリカード及びそのホスト装置のインタフェース回路として特に有用である。

図面の簡単な説明

0136

本発明の実施の形態1に係るインタフェース回路11の構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11aの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11bの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11cの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11dの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11eの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11fの構成の一例を示した図
本発明の実施の形態1に係るインタフェース回路11gの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11hの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11iの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11jの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11kの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11Lの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11mの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11nの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11oの構成の一例を示した図
本発明の実施の形態2に係る双方向インタフェース回路11pの構成の一例を示した図
本発明の実施の形態2に係る終端抵抗回路R1の構成の一例を示した図
本発明の実施形態1,2に係る遅延制御回路500の一例を示した図
本発明の実施の形態3に係るリムーバブルメモリカード1及びホスト装置4の構成の一例を示した図
シングルエンド伝送と差動伝送の切替が可能な従来技術を示した図

符号の説明

0137

1リムーバブルメモリカード
2a、2b、・・・、2i外部接続端子
3プリント基板
10ホストコントローラLSI
11a、11b、11c、・・・、11gインタフェース回路
11h、11i、11j、・・・、11p双方向インタフェース回路
11x、11y、11z インタフェース回路
12ロジック回路
13メモリインタフェース回路
14フラッシュメモリ
100、101シングルエンドドライバ回路
110差動ドライバ回路
200、201 ドライバ回路
210インタフェース入力回路(差動レシーバ)
220、221 インタフェース入力回路(シングルエンドレシーバ)
300、301駆動方式制御回路
400入力制御回路
410出力制御回路
4ホスト装置
40半導体メモリカード制御回路
41x、41y、41z インタフェース回路
42論理回路
43 CPU
44 ROM
45 RAM
C1、C2、C3、C4、C5、C6、C7 論理回路
D1p、D1m、D2p、D2m、D3p,D3m信号線
DFRcvOut 差動レシーバ出力信号
DlySel遅延量選択信号
DU1、DU2、・・・、DU9遅延回路
I/O−Select入出力方式制御信号
Is1、Is2、Is3電流源回路
n1、n2、n3、n4回路ノード
INV1、INV2、INV3反転回路
M1、M2、M3、M4、M5、M6、M7、M8、M9、M10トランジスタ
VDD電源
Vssグランド
ODオープンドレイン方式制御信号
R1終端抵抗回路
S1、S2、S3選択回路
SE/DF伝送方式制御信号
SERcvOut1、SERcvOut2 シングルエンドレシーバ出力信号
XSIG1、XSIG2 ドライバ回路への入力信号

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