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技術 負荷試験プログラム、負荷試験方法および当該負荷試験プログラムを実行する情報処理装置

出願人 富士通株式会社
発明者 松本昇
出願日 2007年9月14日 (12年0ヶ月経過) 出願番号 2007-240083
公開日 2009年4月2日 (10年5ヶ月経過) 公開番号 2009-070288
状態 特許登録済
技術分野 デジタル計算機の試験診断
主要キーワード ハイパースレッディング CPU間 割当ルール プロセッサコア数 割り当てルール 小規模試験 大規模コンピュータ アコーディオン
関連する未来課題
重要な関連分野

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図面 (20)

課題

開発の労力を抑えた上で、大規模コンピュータ装置負荷試験プログラムを作成可能とし、当該負荷試験プログラムによって大規模コンピュータ装置に対して多様な負荷状態を作ることを課題とする。

解決手段

負荷試験プログラムは、大規模コンピュータハードウェア構成と比較して、割り当てるべきハードウェア資源が少ない小規模試験プログラム8を備え、小規模試験プログラム8には、制御情報8aが付加されている。また、負荷試験プログラムは、大規模コンピュータのハードウェア資源を割り当てるルールが配置された割り当てルールテーブル7を保持する。負荷試験プログラムを実行すると、所定部位負荷が掛かるように、割り当てルールテーブル7から各種ハードウェア資源ごとにルールが選択される(例えば、太枠で囲ったルール)。そして、選択されたルールおよび制御情報8aに基づいて、小規模試験プログラム8を複数展開していく。

概要

背景

近年、内部に複数のプロセッサコアを持ち、かつ、当該プロセッサコアが擬似的に複数のCPU(Central Processing Unit)として動作する(ハイパースレッディングCPUチップが登場してきている。

このCPUチップを複数個搭載したシステムボード同士を専用のバスで接続するなどした構成を持つ大規模コンピュータ装置がある。以下、大規模コンピュータ装置を例示して説明する。

一般に、このような大規模コンピュータ装置が実機として使用されるまでには、当該大規模コンピュータ装置を形作るハードウェア資源の構造などを所定の方法で表現し(例えば、図面などを用いて表現する)、構想上の大規模コンピュータ装置が期待通りに論理的に正しく動作するか否かについて試験する設計の段階がある。さらに、設計の段階を経て作成した大規模コンピュータ装置が試験結果通り論理的に正しく動作するか否かについて試験することはもちろん、それに加えて、大規模コンピュータ装置が長時間の使用に耐えられるか否かについて試験する負荷試験の段階がある。

負荷試験の段階においては、専用の負荷試験プログラムを大規模コンピュータ装置自体に実行させることによって、事前に行った部分ごとの論理的な整合性チェックはもちろん、それに加えて、大規模コンピュータ装置全体で動作した場合の論理的な整合性のチェックや、長時間の使用に対する耐久性のチェックなどを行う。

なお、負荷試験の段階で負荷試験プログラムを用いる例として、特許文献1では、単一のマルチプロセッサシステムを利用したコンピュータに対する試験方法が開示されている。

特開2007−26235号公報

概要

開発の労力を抑えた上で、大規模コンピュータ装置の負荷試験プログラムを作成可能とし、当該負荷試験プログラムによって大規模コンピュータ装置に対して多様な負荷状態を作ることを課題とする。負荷試験プログラムは、大規模コンピュータハードウェア構成と比較して、割り当てるべきハードウェア資源が少ない小規模試験プログラム8を備え、小規模試験プログラム8には、制御情報8aが付加されている。また、負荷試験プログラムは、大規模コンピュータのハードウェア資源を割り当てるルールが配置された割り当てルールテーブル7を保持する。負荷試験プログラムを実行すると、所定部位負荷が掛かるように、割り当てルールテーブル7から各種ハードウェア資源ごとにルールが選択される(例えば、太枠で囲ったルール)。そして、選択されたルールおよび制御情報8aに基づいて、小規模試験プログラム8を複数展開していく。

目的

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、開発の労力を抑えた上で、大規模コンピュータ装置などの試験対象向け負荷試験プログラムを作成可能とし、当該負荷試験プログラムによって大規模コンピュータ装置などの試験対象に対して多様な負荷状態を作ることを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに実行させる負荷試験プログラムであって、所定の負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を読み出す制御情報読み出し手順と、前記各種ハードウェア資源ごとに設定されたルールであって、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを読み出す割り当てルールテーブル読み出し手順と、前記コンピュータの所定部位負荷が掛かるように、前記割り当てルールテーブル読み出し手順によって読み出された割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択手順と、前記制御情報読み出し手順によって読み出された制御情報と、前記ルール選択手順によって選択された各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開手順と、前記負荷試験プログラム展開手順によって展開された負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行手順と、をコンピュータに実行させることを特徴とする負荷試験プログラム。

請求項2

前記コンピュータに対する負荷試験対象部位に負荷が掛かるように前記割り当てルールテーブルから選択されたルールの組み合わせ群を読み出す組み合わせ群読み出し手順をさらにコンピュータに実行させ、前記負荷試験プログラム展開手順は、前記制御情報読み出し手順によって読み出された制御情報と、前記組み合わせ群読み出し手順によって読み出された組み合わせ群の組み合わせ一つずつに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開することを特徴とする請求項1に記載の負荷試験プログラム。

請求項3

前記所定の負荷試験プログラムは、論理検証試験プログラムに対して所定の前記制御情報を付加したものであることを特徴とする請求項1または2に記載の負荷試験プログラム。

請求項4

前記負荷試験プログラム展開手順において、前記所定の負荷試験プログラムに割り当てられずに余ったハードウェア資源を外乱用の試験プログラムに対して割り当てて、当該外乱用の試験プログラムを展開する外乱用試験プログラム展開手順をさらにコンピュータに実行させ、前記負荷試験プログラム群並列実行手順は、前記負荷試験プログラム展開手順によって展開された負荷試験プログラム群と、前記外乱用試験プログラム展開手順によって展開された外乱用の試験プログラムとを並列して実行することを特徴とする請求項1〜3のいずれか一つに記載の負荷試験プログラム。

請求項5

前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、当該所定の負荷試験プログラムのみを再度実行することを特徴とする請求項1〜4のいずれか一つに記載の負荷試験プログラム。

請求項6

前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、負荷試験プログラム群を順次実行することを特徴とする請求項1〜4のいずれか一つに記載の負荷試験プログラム。

請求項7

前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、外乱用の試験プログラムの実行については中止し、負荷試験プログラム群を再度並列して実行することを特徴とする請求項4に記載の負荷試験プログラム。

請求項8

各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに対する負荷試験方法であって、所定の負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を取得する制御情報取得工程と、前記各種ハードウェア資源ごとに設定されたルールであって、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを取得する割り当てルールテーブル取得工程と、前記コンピュータの所定部位に負荷が掛かるように、前記割り当てルールテーブル取得工程において取得した割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択工程と、前記制御情報取得工程において取得した制御情報と、前記ルール選択工程において選択した各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開工程と、前記負荷試験プログラム展開工程において展開した負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行工程と、を含んだことを特徴とする負荷試験方法。

請求項9

各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成された情報処理装置であって、自装置に対して所定の負荷試験プログラムが実行される場合に、当該負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を読み出す制御情報読出手段と、自装置に対して前記所定の負荷試験プログラムが実行される場合に、前記各種ハードウェア資源ごとに設定されたルールであって、当該負荷試験プログラムに対して自装置のハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを読み出す割当ルールテーブル読出手段と、自装置に対して前記所定の負荷試験プログラムが実行される場合に、自装置の所定部位に負荷が掛かるように、前記割当ルールテーブル読出手段によって読み出された割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択手段と、前記制御情報読出手段によって読み出された制御情報と、前記ルール選択手段によって選択された各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開手段と、前記負荷試験プログラム展開手段によって展開された負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行手段と、を備えたことを特徴とする情報処理装置。

技術分野

0001

この発明は、各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに実行させる負荷試験プログラム、当該コンピュータに対する負荷試験方法および当該負荷試験プログラムを実行する情報処理装置に関する。

背景技術

0002

近年、内部に複数のプロセッサコアを持ち、かつ、当該プロセッサコアが擬似的に複数のCPU(Central Processing Unit)として動作する(ハイパースレッディングCPUチップが登場してきている。

0003

このCPUチップを複数個搭載したシステムボード同士を専用のバスで接続するなどした構成を持つ大規模コンピュータ装置がある。以下、大規模コンピュータ装置を例示して説明する。

0004

一般に、このような大規模コンピュータ装置が実機として使用されるまでには、当該大規模コンピュータ装置を形作るハードウェア資源の構造などを所定の方法で表現し(例えば、図面などを用いて表現する)、構想上の大規模コンピュータ装置が期待通りに論理的に正しく動作するか否かについて試験する設計の段階がある。さらに、設計の段階を経て作成した大規模コンピュータ装置が試験結果通り論理的に正しく動作するか否かについて試験することはもちろん、それに加えて、大規模コンピュータ装置が長時間の使用に耐えられるか否かについて試験する負荷試験の段階がある。

0005

負荷試験の段階においては、専用の負荷試験プログラムを大規模コンピュータ装置自体に実行させることによって、事前に行った部分ごとの論理的な整合性チェックはもちろん、それに加えて、大規模コンピュータ装置全体で動作した場合の論理的な整合性のチェックや、長時間の使用に対する耐久性のチェックなどを行う。

0006

なお、負荷試験の段階で負荷試験プログラムを用いる例として、特許文献1では、単一のマルチプロセッサシステムを利用したコンピュータに対する試験方法が開示されている。

0007

特開2007−26235号公報

発明が解決しようとする課題

0008

従来、大規模コンピュータ装置が実機として使用されるまでに踏むべき負荷試験で用いる負荷試験プログラムの開発がなされている。負荷試験プログラムには、OS(Operating System)配下で動作するものと、スタンドアロンで動作するものとがある。

0009

しかしながら、OS配下で動作する負荷試験プログラムは、OSやドライバなどのソフトウェアを介して試験対象となるハードウェア資源を操作することになるので、ハードウェア資源の障害が発生した場合に、詳細な情報を収集することができないという課題があった。

0010

また、スタンドアロンで動作する負荷試験プログラムは、他のソフトウェアを介在せずハードウェア資源を直接操作できるため、障害発生時の情報収集などが可能であり、OS配下で動作するものとして開発した場合の課題については解決される反面、ハードウェア資源のドライバなどを新規作成する必要があるため、開発量が膨大になるという課題があった。

0011

また、上記した論理シミュレータでは、論理の整合性を確認する論理検証試験プログラムを、モデル化した大規模コンピュータ装置に実行させている。この論理検証用試験プログラムを流用、または、改造して開発する手法も考えられる。

0012

しかしながら、論理検証用試験プログラムによる試験の対象は、大規模コンピュータ装置を小規模な部分に分けたうちの一部分である。当該論理検証用試験プログラムに対して少々の改造を行うことでは、実物の大規模コンピュータ装置に対して十分な試験結果を得る負荷試験プログラムに至らず、やはり開発量が膨大になるという課題があった。

0013

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、開発の労力を抑えた上で、大規模コンピュータ装置などの試験対象向け負荷試験プログラムを作成可能とし、当該負荷試験プログラムによって大規模コンピュータ装置などの試験対象に対して多様な負荷状態を作ることを目的とする。

課題を解決するための手段

0014

上述した課題を解決し、目的を達成するため、本発明は、各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに実行させる負荷試験プログラムであって、所定の負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を読み出す制御情報読み出し手順と、前記各種ハードウェア資源ごとに設定されたルールであって、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを読み出す割り当てルールテーブル読み出し手順と、前記コンピュータの所定部位負荷が掛かるように、前記割り当てルールテーブル読み出し手順によって読み出された割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択手順と、前記制御情報読み出し手順によって読み出された制御情報と、前記ルール選択手順によって選択された各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開手順と、前記負荷試験プログラム展開手順によって展開された負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行手順と、をコンピュータに実行させることを特徴とする。

0015

また、本発明は、上記の発明において、前記コンピュータに対する負荷試験の対象部位に負荷が掛かるように前記割り当てルールテーブルから選択されたルールの組み合わせ群を読み出す組み合わせ群読み出し手順をさらにコンピュータに実行させ、前記負荷試験プログラム展開手順は、前記制御情報読み出し手順によって読み出された制御情報と、前記組み合わせ群読み出し手順によって読み出された組み合わせ群の組み合わせ一つずつに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開することを特徴とする。

0016

また、本発明は、上記の発明において、前記所定の負荷試験プログラムは、論理検証用試験プログラムに対して所定の前記制御情報を付加したものであることを特徴とする。

0017

また、本発明は、上記の発明において、前記負荷試験プログラム展開手順において、前記所定の負荷試験プログラムに割り当てられずに余ったハードウェア資源を外乱用の試験プログラムに対して割り当てて、当該外乱用の試験プログラムを展開する外乱用試験プログラム展開手順をさらにコンピュータに実行させ、前記負荷試験プログラム群並列実行手順は、前記負荷試験プログラム展開手順によって展開された負荷試験プログラム群と、前記外乱用試験プログラム展開手順によって展開された外乱用の試験プログラムとを並列して実行することを特徴とする。

0018

また、本発明は、上記の発明において、前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、当該所定の負荷試験プログラムのみを再度実行することを特徴とする。

0019

また、本発明は、上記の発明において、前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、負荷試験プログラム群を順次実行することを特徴とする。

0020

また、本発明は、上記の発明において、前記負荷試験プログラム群並列実行手順は、エラー終了した所定の負荷試験プログラムがあった場合に、外乱用の試験プログラムの実行については中止し、負荷試験プログラム群を再度並列して実行することを特徴とする。

0021

また、本発明は、各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに対する負荷試験方法であって、所定の負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を取得する制御情報取得工程と、前記各種ハードウェア資源ごとに設定されたルールであって、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを取得する割り当てルールテーブル取得工程と、前記コンピュータの所定部位に負荷が掛かるように、前記割り当てルールテーブル取得工程において取得した割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択工程と、前記制御情報取得工程において取得した制御情報と、前記ルール選択工程において選択した各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開工程と、前記負荷試験プログラム展開工程において展開した負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行工程と、を含んだことを特徴とする。

0022

また、本発明は、各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成された情報処理装置であって、自装置に対して所定の負荷試験プログラムが実行される場合に、当該負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を読み出す制御情報読出手段と、自装置に対して前記所定の負荷試験プログラムが実行される場合に、前記各種ハードウェア資源ごとに設定されたルールであって、当該負荷試験プログラムに対して自装置のハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを読み出す割当ルールテーブル読出手段と、自装置に対して前記所定の負荷試験プログラムが実行される場合に、自装置の所定部位に負荷が掛かるように、前記割当ルールテーブル読出手段によって読み出された割り当てルールテーブルから前記各種ハードウェア資源ごとに前記ルールを選択するルール選択手段と、前記制御情報読出手段によって読み出された制御情報と、前記ルール選択手段によって選択された各種ハードウェア資源ごとのルールとに基づいて、前記所定の負荷試験プログラムに対して前記コンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する負荷試験プログラム展開手段と、前記負荷試験プログラム展開手段によって展開された負荷試験プログラム群を並列して実行する負荷試験プログラム群並列実行手段と、を備えたことを特徴とする。

発明の効果

0023

本発明によれば、所定の負荷試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報、並びに、各種ハードウェア資源ごとに設定されたルールであって、所定の負荷試験プログラムに対してコンピュータのハードウェア資源を割り当てるルールのテーブルである割り当てルールテーブルを予め所定の記憶部に保持しておく。そして、コンピュータの所定部位に負荷が掛かるように、割り当てルールテーブルから各種ハードウェア資源ごとにルールを選択する。当該選択したルールと、制御情報とに基づいて、所定の負荷試験プログラムに対してコンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する。展開した負荷試験プログラム群については、並列して実行する。こうすることによって、大規模コンピュータ装置における所定部位が高負荷となる状態をつくることが可能となる。さらに、ハードウェア資源ごとのルールの組み合わせ次第で、様々な部位を高負荷にすることが可能となり、大規模コンピュータ装置の負荷試験の段階において十分な試験結果を得ることが可能となる。また、所定の負荷試験プログラムを流用しており、全てを新規作成するわけではないので、開発の労力を抑えた上で試験プログラムを提供している。さらに、OS配下で動作しないスタンドアロン型であるので、障害発生時の情報収集が可能となる。

0024

また、本発明によれば、コンピュータに対する負荷試験の対象部位に負荷が掛かるように割り当てルールテーブルから選択されたルールの組み合わせ群を予め保持しておく。制御情報と、組み合わせ群の組み合わせ一つずつに基づいて、所定の負荷試験プログラムに対してコンピュータのハードウェア資源を割り当てて当該所定の負荷試験プログラムを複数展開する。こうすることによって、例えば各種ハードウェア資源ごとの割り当てルールオペレータに選択させる手法と比較して、自動で様々な部位が高負荷となる状態をつくるので、大規模コンピュータ装置の負荷試験の段階における十分な試験結果をより容易に得ることが可能となる。

0025

また、本発明によれば、論理検証用試験プログラムに対して所定の制御情報を付加して流用するので、開発に投じる労力をさらに抑えることが可能となる。

0026

また、本発明によれば、所定の負荷試験プログラムに割り当てられずに余ったハードウェア資源を外乱用の試験プログラムに対して割り当てて、当該外乱用の試験プログラムを展開する。負荷試験プログラム群と、外乱用の試験プログラムとを並列して実行する。こうすることによって、余ったハードウェア資源に外乱用の試験プログラムを割り当てない場合と比較して、より実地に即した環境で所定部位が高負荷となる状態をつくることが可能となる。

0027

また、本発明によれば、エラー終了した所定の負荷試験プログラムがあった場合に、当該所定の負荷試験プログラムのみを再度実行するので障害が発生した場合に、詳細に情報収集することが可能となる。

0028

また、本発明によれば、エラー終了した所定の負荷試験プログラムがあった場合に、負荷試験プログラム群を順次実行するので、障害が発生した場合に、詳細に情報収集することが可能となる。

0029

また、本発明によれば、エラー終了した所定の負荷試験プログラムがあった場合に、外乱用の試験プログラムの実行については中止し、負荷試験プログラム群を再度並列して実行するので、障害が発生した場合に、当該障害発生が外乱によるものなのか否かを知ることが可能となる。また、それを知った上で詳細に情報収集することが可能となる。

発明を実施するための最良の形態

0030

以下に添付図面を参照して、この発明に係る負荷試験の好適な実施の形態を、大規模コンピュータ装置を例に詳細に説明する。

0031

[大規模コンピュータ装置の概要
図1を用いて、本発明の一実施例による負荷試験プログラムを実行させる対象である大規模コンピュータ装置の概要を説明する。なお、図1は、大規模コンピュータ装置の概要を説明するための図である。

0032

図1に示すように、本実施例による大規模コンピュータ装置は、コンピュータのハードウェアの基本的な構成要素であるCPUチップ1a〜1b(演算装置および制御装置)や、メモリ2(主記憶装置)を備えたシステムボード3aと、同様な構成の他方のシステムボード3bとを、専用のバスであるシステムバス4で接続した構成を持つ。なお、互いのシステムボード3a、3bは、当該システムボード3a〜3bを全体制御するシステムコントローラ5a〜5bで相互に接続される。

0033

また、システムボード3a〜3bは、それぞれ複数、本実施例では2つのCPUチップを備えたマルチプロセッサ構成をとる。例えば、システムボード3aはCPUチップ1aとCPUチップ1bとを備える。さらに、各CPUチップは複数、本実施例では2つのプロセッサコアを集積し、各プロセッサコアについては、擬似的に2つのCPUとして動作するハイパースレッディングが実装されている。例えば、CPUチップ1aは二つのプロセッサコアCPU「0」とCPU「1」とを備える。

0034

また、システムボード3a〜3bには、入力装置出力装置外部記憶装置などの外部装置6a〜6dが接続される。

0035

また、大規模コンピュータ装置は、CPUチップ、プロセッサコア、ハイパースレッディングに基づく擬似的なCPUおよび外部装置それぞれに対して所定の序列を定義している。例えば、CPUチップについては、CPUチップ「0」が最上位であり、CPUチップ「1」、CPUチップ「2」と、より下位へ序列が続き、CPUチップ「3」が最下位となる。

0036

[負荷試験プログラムの特徴]
次に、図2を用いて、上述した大規模コンピュータ装置が負荷試験プログラムを実行した際の特徴を説明する。

0037

初めに、負荷試験プログラムの構成を述べる。負荷試験プログラムは、大規模コンピュータ装置のハードウェア構成と比較して、少ないハードウェア資源が割り当てられる小規模試験プログラムを備える。具体的に例を挙げて説明すると、図1で説明した大規模コンピュータ装置では、ハイパースレッディングに基づく擬似的なプロセッサコア数は16個であるが、負荷試験プログラムは、その小規模試験プログラムの実行に必要なプロセッサコアについては、例えば4個のプロセッサコアが割り当てられる小規模試験プログラムを備える。

0038

また、この小規模試験プログラムは、当該小規模試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとに定まる数量条件とを示す制御情報を備える。具体的に例を挙げて説明すると、小規模試験プログラムは、実行時において、プロセッサコア、メモリ、外部装置をそれぞれ、4個、384MB、2個必要とすることを示す制御情報を備える。

0039

図2に示すように、大規模コンピュータ装置は、負荷試験プログラムの実行によって、割り当てルールテーブル7を自装置内の所定の記憶部に保持する。割り当てルールテーブル7とは、上記の小規模試験プログラムに対して大規模コンピュータ装置の各種ハードウェア資源を割り当てるルールを格納するテーブルである。

0040

例えば、図1で説明した大規模コンピュータ装置のハイパースレッディングに基づく擬似的なCPUに対して割り当てるルールとしては、一例として、予め定義された序列に基づいて、最上位のCPU「0」から順番に、CPU「1」、CPU「2」と、昇順に割り当てるというルール(普通(昇順))がある。割り当てルールテーブル7には、その他に種々の割り当てルールが存在する。各ルールの詳細については後述する。

0041

図2に戻って、大規模コンピュータ装置は、大規模コンピュータ装置の所定部位に負荷が掛かるように、割り当てルールテーブル7から各種ハードウェア資源ごとにルールを選択する。例えば、大規模コンピュータ装置は、プロセッサコア、メモリ、外部装置に対して、それぞれ、ルール1、ルール3、ルール2を選択する。

0042

そして、大規模コンピュータ装置は、各種ハードウェア資源ごとに選択したルールと、当該負荷試験プログラムが備える小規模試験プログラム8の制御情報8aとに基づいて、当該小規模試験プログラム8に対して自装置のハードウェア資源を割り当てる。

0043

ここで、小規模試験プログラム8に割り当てるべきハードウェア資源は、上述したように、大規模コンピュータ装置のハードウェア構成と比較して少ない。その結果、大規模コンピュータ装置は、小規模試験プログラムに対して自装置のハードウェア資源を割り当てた後、残余のハードウェア資源がある場合には、小規模試験プログラム8に対してさらに自装置のハードウェア資源を割り当て、小規模試験プログラム8を複数展開する。そして、大規模コンピュータ装置は、展開した小規模試験プログラム群を並列して実行する。

0044

このように、負荷試験プログラムを実行すると、ルールの選択の仕方に応じて、大規模コンピュータ装置における所定部位が高負荷となる状態をつくることが可能となる。

0045

[大規模コンピュータ装置の構成]
次に、図3を用いて、実施例1に係る大規模コンピュータ装置の構成を説明する。図3は、実施例1に係る大規模コンピュータ装置の構成を示すブロック図である。同図に示すように、大規模コンピュータ装置10は、入力部20と、表示部30と、記憶部40と、主制御部50とを備える。なお、図3で示した大規模コンピュータ装置10の構成は、図1で示した大規模コンピュータ装置を概念的に表現したものである。大規模コンピュータ装置10の入力部20、表示部30および記憶部40は、図1で示した大規模コンピュータ装置の外部装置6a〜6dのいずれかに相当する。また、大規模コンピュータ装置10の主制御部50は、図1で示した大規模コンピュータ装置の全体制御を担うシステムボード3a〜3bの各部をまとめて単体として概念的に表現したものに相当する。

0046

入力部20は、オペレータから所定の指示を受け付け、主制御部50に指示の内容を示す信号を入力する。表示部30は、主制御部50の各処理部による処理結果を表示する。具体的には、表示部30は、負荷試験プログラムの実行直後に表示される開始画面や、ルールの組み合わせを生成するための画面や、試験結果を示す所定の画面を表示する。

0047

記憶部40は、その内部に負荷試験プログラムを記憶している。当該負荷試験プログラムが主制御部50によって記憶部40から読み出され、実行されると、割り当てルールテーブル保持部41と、制御情報保持部42と、小規模試験プログラム保持部43とが記憶部40に生成される。

0048

割り当てルールテーブル保持部41は、各種ハードウェア資源ごとに設定された、所定の負荷試験プログラムに対して大規模コンピュータ装置のハードウェア資源を割り当てるルールを格納する割り当てルールテーブルを保持する。具体的には、図4に示すように、割り当てルールテーブル保持部41は、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当てる際の種々のルールを、大規模コンピュータ装置10のハードウェア資源ごとに区分けして配置する割り当てルールテーブルを保持する。本実施例では、各ハードウェア資源に対して複数種類のルールが設定されており、実行する試験に応じて適宜いずれかのルールが選択される。なお、図4は、割り当てルールテーブル保持部41が記憶する情報の例を示す図である。

0049

ここで、図4における割り当てルールテーブルに配置された種々の割り当てルールについて、図1を用いて説明する。図4に示すプロセッサコア割り当てルールの「普通(昇順)」とは、図1に示す大規模コンピュータ装置のCPU「0」〜CPU「15」に定義された序列に基づいて、ハードウェア資源、つまりCPU・プロセッサコアを昇順で割り当てるルールである。本実施例では、CPU「0」から、CPU「1」、CPU「2」と順番に小規模試験プログラムに対して割り当てていくルールである。

0050

また、「普通(降順)」とは、ハードウェア資源を降順で小規模試験プログラムに割り当てるルールである。本実施例では、CPU「15」から、CPU「14」、CPU「13」と順番にCPUを割り当てていくルールである。

0051

また、「アコーディオン」とは、CPU「0」、CPU「15」、CPU「1」、CPU「14」、CPU「2」、CPU「13」、という順番にプロセッサコアを小規模試験プログラムに割り当てていくルールである。

0052

また、「1チップ内から1スレッド」とは、1つのCPUチップから単一のスレッド・プロセッサコアを選択肢、小規模試験プログラムに割り当てるルールである。本実施例では、CPUチップ「0」のCPU「0」、CPUチップ「1」のCPU「4」、CPUチップ「2」のCPU「8」、CPUチップ「3」のCPU「12」、CPUチップ「0」のCPU「1」、CPUチップ「1」のCPU「5」、CPUチップ「2」のCPU「9」、CPUチップ「3」のCPU「13」、とスレッドを小規模試験プログラムに割り当てていくルールである。

0053

また、「SB(System Board)分散(昇順)」とは、例えば小規模試験プログラムの実行に必要なCPU数が4個であった場合には、システムボード「0」から、CPU「0」、CPU「1」、CPU「2」、CPU「3」、続いてシステムボード「1」から、CPU「8」、CPU「9」、CPU「10」、CPU「11」、とシステムボードを交互に切り替えてハードウェア資源を割り当てていくルールである。

0054

また、図4に示すメモリ割り当てルールの区分に配置された「特定SB集中」とは、特定のシステムボードに搭載されたハードウェア資源(メモリ)を、小規模試験プログラムに割り当てるルールであることを示す。図1に示す大規模コンピュータ装置において、例えばシステムボード「0」のメモリのみを小規模試験プログラムに対して割り当てていくルールである。なお、メモリ割り当てルールおよび外部装置割り当てルールの他の割り当てルールについては、上述した割り当てルールと同様の割り当てかたを意味するので説明を省略する。

0055

制御情報保持部42は、小規模試験プログラムの実行に必要なハードウェア資源の種類と、当該ハードウェア資源の種類ごとの数量条件とを示す制御情報を保持する。具体的には、図5に示すように、制御情報保持部42は、ハードウェア資源の種別を示すハードウェア資源種別情報と、小規模試験プログラムの実行に必要なハードウェア資源ごとの数や量に係る条件を示す数量条件との対応関係を記憶する。例えば、図5に示すように、制御情報保持部42は、ハードウェア資源種別情報「CPU」と、数量条件「特別な制限なく4個」との対応関係を記憶する。なお、図5は、制御情報保持部が記憶する情報の例を示す図である。

0056

小規模試験プログラム保持部43は、小規模試験プログラムを保持する。なお、実施例1では、一つの小規模試験プログラムを保持する場合を説明するが、異なる複数の小規模試験プログラムを保持してもよく、それについては実施例3にて後述する。

0057

主制御部50は、大規模コンピュータ装置10を全体制御する制御部であり、その内部にルール選択処理部51と、小規模試験プログラム展開処理部52と、小規模試験プログラム並列実行部53と、試験結果出力部54とを有する。なお、大規模コンピュータ装置10が負荷試験プログラムを実行すると、図1で示した大規模コンピュータ装置のCPU「0」がマスタとなり、これらの処理部の処理を担当する。

0058

ルール選択処理部51は、大規模コンピュータ装置10の所定部位に負荷が掛かるように、割り当てルールテーブル保持部41によって保持された割り当てルールテーブルから各種ハードウェア資源ごとにルールを選択する。

0059

具体的には、ルール選択処理部51は、入力部20が受け付けた負荷試験プログラムの実行指示を受け取ると、表示部30にルール選択の操作を受け付ける所定の画面を表示する(図6参照)。そして、ルール選択処理部51は、オペレータが入力部20を操作することで入力される制御信号を受け取ると、制御信号に基づいて割り当てルールテーブル保持部41から各種ハードウェア資源ごとにルールを選択し、ルールの組み合わせを生成する。そして、ルール選択処理部51は、小規模試験プログラム展開処理部52に当該生成したルールの組み合わせを出力する。

0060

例えば、図6に示すように、ルール選択処理部51は、オペレータが画面内のテーブル9aに配置された一区画ポインタ9bで指定することで、当該指定されたテーブル9a一区画に対応するルールを割り当てルールテーブル保持部41から選択し、ルールの組み合わせを生成していく。一例として、図6においてオペレータがすでにCPU割り当てルールとして「普通(昇順)」を、また江森割り当てルールとして「SB分散(降順)」を選択済みである状況を想定する。図6の画面において、オペレータがポインタ9bによって「SB分散降順」の一区画をさらに指定し、その後「完了」の一区画を指定した場合には、ルール選択処理部51は、割り当てルールテーブル保持部41から選択して生成したCPUのルール「普通(昇順)」、メモリのルール「SB分散降順」および外部装置のルール「SB分散降順」で構成されたルールの組み合わせを、小規模試験プログラム展開処理部52に出力する。なお、図6は、表示部に表示される画面の例を示す図である。

0061

小規模試験プログラム展開処理部52は、制御情報保持部42によって保持された制御情報と、ルール選択処理部51によって選択された各種ハードウェア資源ごとのルールとに基づいて、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当てて、当該小規模試験プログラムを複数展開する。

0062

具体的には、小規模試験プログラム展開処理部52は、ルール選択処理部51からルールの組み合わせを受け取ると、小規模試験プログラム保持部43から小規模試験プログラムを読み出す。そして、小規模試験プログラム展開処理部52は、当該受け取ったルールの組み合わせと、制御情報保持部42から読み出した制御情報とに基づいて、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当て、小規模試験プログラムを展開する。そして、小規模試験プログラム展開処理部52は、小規模試験プログラムを複数展開するなかで、大規模コンピュータ装置10のハードウェア資源いずれかが枯渇すると、小規模試験プログラムに対するハードウェア割り当てをそれ以上行わず、小規模試験プログラム並列実行部53に対して、当該展開した小規模試験プログラム群を並列して実行するように指示する。

0063

図7を用いて、小規模試験プログラム展開処理部52の処理を具体的な例を挙げて説明する。なお、図7は、小規模試験プログラム展開処理部の処理を説明するための図である。大規模コンピュータ装置は、ハイパースレッディングに基づく擬似的なCPUについては8個、メモリについては512MB、外部装置については2個を搭載したシステムボード2枚で構成されるものとする。また、小規模試験プログラム展開処理部52がルール選択処理部51から受け取ったルールの組み合わせは、CPUのルール「普通(昇順)」、メモリのルール「普通(昇順)」および外部装置のルール「普通(昇順)」で構成されるものとする。また、小規模試験プログラム展開処理部52が展開する小規模試験プログラムの制御情報が示す内容は、プロセッサコアについては特別な制限なく4個必要、メモリについては384MB必要、外部装置については2個必要であるものとする。

0064

図7上段は、大規模コンピュータ装置のハードウェア構成を概略的に示した図面であり、小規模試験プログラムへハードウェア資源が割り当てられていない状態である。図7に示すように、小規模試験プログラム展開処理部52は、初めに、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源を割り当てる場合には、システムボード「0」のCPU「0」〜CPU「3」、システムボード「0」のメモリのうち384MB、システムボード「0」の外部装置「0」〜外部装置「1」を割り当てる。図7中段は、このようなハードウェア資源が割り当てられた状態を示す。

0065

そして、小規模試験プログラム展開処理部52は、2回目に、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源をさらに割り当てる。この場合、システムボード「0」のCPU「4」〜CPU「7」、システムボード「0」のメモリの残り128MBおよびシステムボード「1」のメモリ256MBの計384MB、システムボード「1」の外部装置「0」〜外部装置「1」を小規模試験プログラムに割り当てる。図7下段は、2回目のハードウェア資源割り当てが行われた状態を示す。

0066

そして、小規模試験プログラム展開処理部52は、3回目に、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源の更なる割り当てを試みる。ところが、図7の下段に示されるように、当該大規模コンピュータ装置からは、小規模試験プログラムが必要とする外部装置2個を確保することできない。その結果、小規模試験プログラム展開処理部52は、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源を割り当てる処理をここで終了する。

0067

以上のように、小規模試験プログラム展開処理部52は、小規模試験プログラムの展開を終えると、小規模試験プログラム並列実行部53に当該展開した小規模試験プログラム群を並列して実行するように指示する。

0068

小規模試験プログラム並列実行部53は、小規模試験プログラム展開処理部52によって展開された小規模試験プログラム群を並列して実行する。具体的には、小規模試験プログラム並列実行部53は、小規模試験プログラム展開処理部52からの指示に基づいて、自装置に展開された小規模試験プログラム群を並列して実行する。そして、小規模試験プログラム並列実行部53は、小規模試験プログラムの実行がエラーなく終了した場合、もしくは、小規模試験プログラムの実行においてエラーが発生した場合、それぞれに対応する試験結果を示す情報を試験結果出力部54に出力する。

0069

試験結果出力部54は、表示部30に試験結果を示す所定の画面を表示する。具体的には、試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて、表示部30に所定の画面を表示する。そして、試験結果出力部54は、オペレータが試験結果を確認し、入力部20を操作することで入力される制御信号を受け取ると、試験結果を示す所定の画面から開始画面に表示部30を切り替える。

0070

[大規模コンピュータ装置による処理]
次に、大規模コンピュータ装置の処理動作について図8フローチャートを参照して説明する。なお、図8は、大規模コンピュータ装置10の処理の流れを示すフローチャートである。

0071

図8に示すように、大規模コンピュータ装置10は、負荷試験プログラムの実行の指示を受け付けると(ステップS110肯定)、開始画面を切り替え、ルールの組み合わせを生成するための画面を表示部30に表示する(ステップS120)。なお、大規模コンピュータ装置10は、負荷試験プログラムの実行の指示がなく(ステップS110否定)、負荷試験プログラムの終了の指示を受け付けると(ステップS190肯定)、負荷試験プログラムによる処理を終了する。

0072

ステップS120に戻って、大規模コンピュータ装置10は、オペレータより各種ハードウェア資源ごとにルールの選択を受け付けることで、ルールの組み合わせを生成し(ステップS130)、当該ルールの組み合わせを構成する各種ハードウェア資源ごとのルールと、小規模試験プログラムの制御情報とに基づいて、小規模試験プログラムに対して自装置のハードウェア資源を割り当てて複数展開する(ステップS140)。

0073

そして、大規模コンピュータ装置10は、当該展開した小規模試験プログラム群を並列して実行し(ステップS150)、小規模試験プログラム群の実行結果にエラーがあるか否かを判別する(ステップS160)。小規模試験プログラムがエラーなく終了すると(ステップS160否定)、大規模コンピュータ装置10は表示部30に所定の画面を表示する(ステップS170)。そして、大規模コンピュータ装置10は、表示部への試験結果の表示に対応してオペレータから試験結果の確認を受け取ると、表示部30に試験開始画面を表示する(ステップS180)。そして、大規模コンピュータ装置10は、負荷試験プログラムの終了の指示を受け付けると(ステップS190肯定)、負荷試験プログラムによる処理を終了する。なお、大規模コンピュータ装置10は、負荷試験プログラムの実行の指示を再度受け付けた場合には(ステップS190否定)、再度ルールの組み合わせを生成するための画面を表示部30に表示し(ステップS120)、負荷試験を繰り返し実行する。

0074

ステップS160に戻って、大規模コンピュータ装置10は、小規模試験プログラム群の実行においてエラーが発生したと判別すると(ステップS160肯定)、所定のエラー処理を行う(ステップS200)。なお、実施例1のエラー処理としては、表示部30に試験結果を示す所定の画面を表示することのみとしているが、他のエラー処理を行ってもよく、それについては実施例4にて後述する。

0075

そして、大規模コンピュータ装置10は、試験結果の表示に応じてオペレータから試験結果の確認を受け取ると、表示部30に開始画面を表示する(ステップS180)。そして、負荷試験プログラムの終了の指示を受け付けると(ステップS190肯定)、負荷試験プログラムによる処理を終了する。

0076

[実施例1の効果]
上記したように、実施例1によれば、割り当てルールテーブルから各種ハードウェア資源ごとにルールを選択する。ルールの選択に当たっては、大規模コンピュータ装置の所定部位に負荷が掛かるようにすることができる。そして、制御情報と、ルールの組み合わせとに基づいて、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源を割り当てて、当該所定の負荷試験プログラムを複数展開する。そして、展開された小規模試験プログラム群を並列して実行する。こうすることによって、大規模コンピュータ装置における所定部位が高負荷となる状態をつくることが可能である。そして、ハードウェア資源ごとのルールの組み合わせ次第で、様々な部位を高負荷にすることが可能となり、大規模コンピュータ装置の負荷試験の段階において十分な試験結果を得ることが可能となる。

0077

また、本実施例では、所定の負荷試験プログラムである小規模試験プログラムを流用しており、負荷試験プログラムの全てを新規作成するわけではないので、開発の労力を抑えた上で大規模コンピュータ装置の負荷試験プログラムを提供している。

0078

また、本実施例による負荷試験プログラムはOS配下で動作しないスタンドアロン型であるので、負荷試験対象に障害が発生した際の情報収集が可能となる。

0079

以下では、図9図13を用いて、ルールの組み合わせが異なることで、大規模コンピュータ装置の様々な部位に負荷がかかることを説明する。なお、小規模試験プログラム展開処理部52が展開する小規模試験プログラムの制御情報が示す内容は、便宜上、プロセッサコアについては特別な制限なく4個必要、メモリについては所定値MB必要、外部装置については未使用であるものとする。

0080

まず、図9を用いて、小規模試験プログラム展開処理部52が受け取ったルールの組み合わせが、CPUのルール「SB分散(昇順)」、メモリのルール「SB分散(昇順)」で構成されるものであった場合を説明する。

0081

小規模試験プログラム展開処理部52は、まず、システムボード「0」のCPU「0」〜CPU「3」、システムボード「0」の所定値MBのメモリを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、2回目に、システムボード「1」のCPU「8」〜CPU「11」、システムボード「1」の所定値MBのメモリを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、3回目に、システムボード「0」のCPU「4」〜CPU「7」、システムボード「0」の所定値MBのメモリを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、最後に、システムボード「1」のCPU「12」〜CPU「15」、システムボード「1」の所定値MBのメモリを小規模試験プログラムに割り当てる。

0082

そして、上記したように展開した4つの小規模試験プログラム群を小規模試験プログラム並列実行部53によって並列して実行すると、図9に示すように、メモリやシステムバス上では負荷が分散されるのに対し、CPUチップでは負荷が集中する。つまり、各CPUチップに対して負荷を上げ、大規模コンピュータ装置に一様に負荷がかかった状態となる。

0083

次に、図10を用いて、小規模試験プログラム展開処理部52が受け取ったルールの組み合わせが、CPUのルール「連続(昇順)」、メモリのルール「特定SB集中」で構成されるものであった場合を説明する。

0084

小規模試験プログラム展開処理部52は、まず、プロセッサコアについては、システムボード「0」のCPU「0」〜CPU「3」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、2回目に、プロセッサコアについては、システムボード「0」のCPU「4」〜CPU「7」、メモリについては、同じくシステムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、3回目に、プロセッサコアについては、システムボード「1」のCPU「8」〜CPU「11」、メモリについては、同じくシステムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、最後に、プロセッサコアについては、システムボード「1」のCPU「12」〜CPU「15」、メモリについては、同じくシステムボード「0」の所定値MBを小規模試験プログラムに割り当てる。図10の例では、図9の例とは異なり、システムボード「0」に搭載されたメモリのみを小規模試験プログラムに割り当てている。

0085

そして、上記したように展開した4つの小規模試験プログラム群を小規模試験プログラム並列実行部53によって並列して実行すると、図10に示すように、システムボード「0」のシステムコントローラに対して負荷を上げた状態となる。

0086

次に、図11を用いて、小規模試験プログラム展開処理部52が受け取ったルールの組み合わせが、CPUのルール「SB分散(昇順)」、メモリのルール「SB分散(降順)」で構成されるものであった場合を説明する。

0087

小規模試験プログラム展開処理部52は、まず、プロセッサコアについては、システムボード「0」のCPU「0」〜CPU「3」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、2回目に、プロセッサコアについては、システムボード「1」のCPU「8」〜CPU「11」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、3回目に、プロセッサコアについては、システムボード「0」のCPU「4」〜CPU「7」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、最後に、プロセッサコアについては、システムボード「1」のCPU「12」〜CPU「15」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。

0088

そして、上記したように展開した4つの小規模試験プログラム群を小規模試験プログラム並列実行部53によって並列して実行すると、図11に示すように、システムボードを跨いだ関係にあるプロセッサコアとメモリとで、小規模試験プログラムが実行されるので、システムボード間のデータ転送時に使用されるシステムバスに対して負荷を上げた状態となる。

0089

次に、図12を用いて、小規模試験プログラム展開処理部52が受け取ったルールの組み合わせが、CPUのルール「1チップ内から1スレッド」、メモリのルール「SB分散(昇順)」で構成されるものであった場合を説明する。

0090

小規模試験プログラム展開処理部52は、まず、プロセッサコアについては、システムボード「0」のCPU「0」とCPU「4」、並びに、システムボード「1」のCPU「8」とCPU「12」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、2回目に、プロセッサコアについては、システムボード「0」のCPU「1」とCPU「5」、並びに、システムボード「1」のCPU「9」とCPU「13」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、3回目に、プロセッサコアについては、システムボード「0」のCPU「2」とCPU「6」、並びに、システムボード「1」のCPU「10」とCPU「14」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、最後に、プロセッサコアについては、システムボード「0」のCPU「3」とCPU「7」、並びに、システムボード「1」のCPU「11」とCPU「15」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。

0091

そして、上記したように展開した4つの小規模試験プログラム群を小規模試験プログラム並列実行部53によって並列して実行すると、図12に示すように、一つのCPUチップ上で複数の小規模試験プログラムが同時に実行されるので、ハイパースレッディングに基づく擬似的なCPU間でのキャッシュデータ転送が頻発し、キャッシュ60a〜60dに対して負荷を上げた状態となる。

0092

最後に、図13を用いて、小規模試験プログラム展開処理部52が受け取ったルールの組み合わせが、CPUのルール「アコーディオン」、メモリのルール「SB分散(昇順)」で構成されるものであった場合を説明する。

0093

小規模試験プログラム展開処理部52は、まず、プロセッサコアについては、システムボード「0」のCPU「0」とCPU「1」、並びに、システムボード「1」のCPU「15」とCPU「14」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、2回目に、プロセッサコアについては、システムボード「0」のCPU「2」とCPU「3」、並びに、システムボード「1」のCPU「13」とCPU「12」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、3回目に、プロセッサコアについては、システムボード「0」のCPU「4」とCPU「5」、並びに、システムボード「1」のCPU「11」とCPU「10」、メモリについては、システムボード「0」の所定値MBを小規模試験プログラムに割り当てる。そして、小規模試験プログラム展開処理部52は、最後に、プロセッサコアについては、システムボード「0」のCPU「6」とCPU「7」、並びに、システムボード「1」のCPU「9」とCPU「8」、メモリについては、システムボード「1」の所定値MBを小規模試験プログラムに割り当てる。

0094

そして、上記したように展開した4つの小規模試験プログラム群を小規模試験プログラム並列実行部53によって並列して実行すると、図13に示すように、CPU「0」、CPU「1」、CPU「15」、CPU「14」を割り当てられた小規模試験プログラムは、ハードウェア資源の構成上最長のデータ転送経路を使用し、CPU「6」、CPU「7」、CPU「8」、CPU「9」を割り当てられた小規模試験プログラムは、ハードウェア資源の構成上最短のデータ転送経路を使用するなど、異なるデータ転送経路が交錯しつつシステムボードに負荷がかかる状態となる。

0095

以上に説明したように、ハードウェア資源ごとのルールの組み合わせ次第で、様々な部位を高負荷にすることが可能となり、大規模コンピュータ装置の負荷試験の段階において十分な試験結果を得ることが可能となる。

0096

実施例2では、様々なルールの組み合わせを予め保持し、当該保持した組み合わせに基づいて順次小規模試験プログラムを割り当てるものとした。これは、自動で大規模コンピュータ装置の様々な部位に負荷がかかる状態をつくり、ルールを選択する手間を省くことで、試験結果を容易に得るためである。

0097

[実施例2に係る大規模コンピュータ装置の構成]
図14を用いて、実施例2に係る大規模コンピュータ装置の構成を説明する。なお、図14は、実施例2に係る大規模コンピュータ装置の構成を示すブロック図である。

0098

図14に示すように、大規模コンピュータ装置10は、実施例1と同様、入力部20と、表示部30と、記憶部40と、主制御部50とを備え、実施例1と異なる点としては、ルール選択処理部51と、割り当てルールテーブル保持部41とを取り除き、記憶部40に割り当てルール組み合わせ保持部44を新たに備える。なお、実施例1と同じ動作をし、同じ機能を有する部については説明を省略し、以下では、割り当てルール組み合わせ保持部44、小規模試験プログラム展開処理部52および試験結果出力部54について説明を行う。

0099

割り当てルール組み合わせ保持部44は、大規模コンピュータ装置10に対する負荷試験の対象部位に負荷が掛かるように選択されたルールの組み合わせ群を保持する。具体的には、割り当てルール組み合わせ保持部44は、図15に示すように、各種ハードウェア資源ごとのルールの組み合わせを複数保持し、当該組み合わせに対して一意識別可能なIDを付与して保持する。組み合わせに付与するIDは、小規模試験プログラム展開処理部52による処理が当該IDに基づいて一定の順序に従うような情報であることが望ましい。なお、割り当てルール組み合わせ保持部44では、大規模コンピュータ装置10による処理とは直接関係しないが、各組み合わせに対して大規模コンピュータ装置のどの部位に負荷がかかるかを示すコメントを付与している。例えば、図15に示すように、割り当てルール組み合わせ保持部44は、CPUのルール「SB分散(昇順)」、メモリのルール「SB分散(昇順)」および外部装置のルール「SB分散(昇順)」で構成された組み合わせに対してID「1」と、コメント「CPUチップ負荷」とを付与して保持する。なお、図15は、割り当てルール組み合わせ保持部が記憶する情報の例を示す図である。

0100

小規模試験プログラム展開処理部52は、入力部20が受け付けた負荷試験プログラムの実行の指示を当該入力部20から受け取ると、まず、割り当てルール組み合わせ保持部44からID「1」が付与された組み合わせを読み出す。そして、小規模試験プログラム展開処理部52は、小規模試験プログラム保持部43から小規模試験プログラムを読み出し、組み合わせと、制御情報とに基づいて、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当てる。そして、小規模試験プログラム展開処理部52は、小規模試験プログラムを複数展開することよって、大規模コンピュータ装置10のハードウェア資源いずれかが枯渇すると、小規模試験プログラム並列実行部53に対して、当該展開した小規模試験プログラム群を並列して実行するように指示する。以下に行われる小規模試験プログラム並列実行部53の処理については、実施例1と同様であるので省略する。

0101

試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて表示部30に試験結果を示す所定の画面を表示する。ここで、試験結果出力部54は、オペレータが試験結果を確認し、入力部20を操作することで入力される制御信号を受け取ると、小規模試験プログラム展開処理部52に対して次の組み合わせを読み出して小規模試験プログラムを展開するよう指示する。

0102

そして、小規模試験プログラム展開処理部52は、試験結果出力部54による指示に基づいて、次に、割り当てルール組み合わせ保持部44からID「2」が付与された組み合わせを読み出す。そして、小規模試験プログラム展開処理部52は、小規模試験プログラム保持部43から小規模試験プログラムを読み出し、組み合わせと、制御情報とに基づいて、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当てる。このようにして、割り当てルール組み合わせ保持部44によって保持された全てのルールの組み合わせに基づいて、自動で大規模コンピュータ装置の様々な部位に対して負荷がかかることとなる。

0103

[実施例2の効果]
上記したように、実施例2によれば、大規模コンピュータ装置に対する負荷試験の対象部位全てに負荷が掛かるように、ルールの組み合わせ群を予め保持する。そして、制御情報と、組み合わせ群の組み合わせ一つずつに基づいて、小規模試験プログラムに対して大規模コンピュータ装置のハードウェア資源を割り当てて小規模試験プログラムを複数展開する。こうすることによって、各種ハードウェア資源ごとの割り当てルールをオペレータに選択させる手法と比較して、自動で様々な部位が高負荷となる状態をつくるので、大規模コンピュータ装置の負荷試験の段階における十分な試験結果をより容易に得ることが可能となる。

0104

実施例3では、小規模試験プログラムに対してハードウェア資源を割り当てた結果、余ってしまったハードウェア資源については、外乱用の試験プログラムに対して割り当て、当該外乱用の試験プログラムも同じく小規模試験プログラム群と並列して実行するものとした。これは、余ったハードウェア資源に外乱用の試験プログラムを割り当てない場合と比較して、より実地に近い環境で大規模コンピュータ装置の所定部位に負荷をかけるためである。

0105

また、実施例3では、大規模コンピュータ装置の各種ハードウェア資源を割り当てる小規模試験プログラムについては、制御情報の異なる複数の小規模試験プログラムから任意に選択可能なものとした。

0106

[実施例3に係る大規模コンピュータ装置の構成]
図16を用いて、実施例3に係る大規模コンピュータ装置の構成を説明する。なお、図16は、実施例3に係る大規模コンピュータ装置の構成を示すブロック図である。

0107

図16に示すように、大規模コンピュータ装置10は、実施例1と同様、入力部20と、表示部30と、記憶部40と、主制御部50とを備え、実施例1と異なる点としては、記憶部40に外乱用試験プログラム保持部45を新たに備え、主制御部50に外乱用試験プログラム展開処理部55を新たに備える。なお、実施例2と同じ動作をし、同じ機能を有する部については説明を省略し、以下では、制御情報保持部42、小規模試験プログラム保持部43、外乱用試験プログラム保持部45、ルール選択処理部51、小規模試験プログラム展開処理部52、小規模試験プログラム並列実行部53および外乱用試験プログラム展開処理部55について説明を行う。

0108

ルール選択処理部51は、入力部20から、オペレータによる各種ハードウェア資源ごとのルールの指定とともに、展開する小規模試験プログラムの指定に係る制御信号を入力部20から受け取る。例えば、図6で示した画面上に、制御情報の異なる複数の小規模試験プログラムから一つを選択するような一区画を設けるなどしてもよい。そして、ルール選択処理部51は、ルールの組み合わせと、選択された小規模試験プログラムを一意に識別可能なIDとを小規模試験プログラム展開処理部52に出力する。

0109

ここで、小規模試験プログラム展開処理部52の処理を説明する前に、制御情報保持部42および小規模試験プログラム保持部43について説明を行う。

0110

制御情報保持部42は、図17に示すように、小規模試験プログラムIDと、外乱を許可するか否かを示す情報が付加された制御情報とを対応付けて記憶する。例えば、制御情報保持部42は、小規模試験プログラムID「A」と、プロセッサコアについては「特別な制限なく4個」、メモリについては「384MB」、外部装置については「2個」必要であり、外乱については許可するという内容の制御情報「C1」とを対応付けて記憶する。なお、図17は、制御情報保持部が記憶する情報の例を示す図である。

0111

小規模試験プログラム保持部43は、制御情報の異なる複数の小規模試験プログラムを保持する。具体的には、図18に示すように、小規模試験プログラム保持部43は、小規模試験プログラムIDと、小規模試験プログラムの実体とを対応付けて保持する。例えば、図18に示すように、小規模試験プログラム保持部43は、小規模試験プログラムID「A」と、小規模試験プログラムの実体「PG1」とを対応付けて保持する。なお、図18は、小規模試験プログラム保持部が保持する情報の例を示す図である。

0112

小規模試験プログラム展開処理部52は、ルール選択処理部51からルールの組み合わせと、小規模試験プログラムIDとを受け取ると、小規模試験プログラム保持部43から当該小規模試験プログラムIDに対応する小規模試験プログラムを読み出す。そして、小規模試験プログラム展開処理部52は、当該受け取ったルールの組み合わせと、制御情報保持部42から読み出した小規模試験プログラムIDに対応する制御情報とに基づいて、小規模試験プログラムに対して大規模コンピュータ装置10のハードウェア資源を割り当て、当該小規模試験プログラムを展開する。そして、小規模試験プログラム展開処理部52は、展開した小規模試験プログラムが外乱を許可する場合には、外乱用試験プログラム展開処理部55に対し、余ったハードウェア資源に外乱用の試験プログラムを割り当てるように指示する。なお、小規模試験プログラム展開処理部52は、展開した小規模試験プログラムが外乱を許可しない場合には、小規模試験プログラム並列実行部53に対し、当該展開した小規模試験プログラム群を並列して実行するように指示する。

0113

外乱用試験プログラム保持部45は、外乱用の試験プログラムである外乱用試験プログラムを保持する。

0114

外乱用試験プログラム展開処理部55は、小規模試験プログラムに割り当てられずに余ったハードウェア資源を、外乱用試験プログラムに対して割り当てて当該外乱用試験プログラムを展開する。具体的には、外乱用試験プログラム展開処理部55は、小規模試験プログラム展開処理部52から余ったハードウェア資源に外乱用の試験プログラムを割り当てるように指示を受け取ると、外乱用試験プログラム保持部45から外乱用試験プログラムを読み出し、余ったハードウェア資源に割り当てて展開する。そして、外乱用試験プログラム展開処理部55は、小規模試験プログラム並列実行部53に対し、当該展開した外乱用試験プログラムと、小規模試験プログラム群とを並列して実行するように指示する。

0115

小規模試験プログラム並列実行部53は、小規模試験プログラム展開処理部52、もしくは、外乱用試験プログラム展開処理部55からの指示に基づいて、自装置に展開された小規模試験プログラム群や外乱用試験プログラムを並列して実行する。

0116

[大規模コンピュータ装置による処理]
次に、大規模コンピュータ装置10の処理動作について図19のフローチャートを参照して説明する。なお、図19のフローチャートは、処理動作が実施例1と異なる部分のみを示し、その他のステップについては省略している。なお、図19は、外乱用プログラムを展開する処理の流れを示すフローチャートである。

0117

同図に示すように、大規模コンピュータ装置10は、ハードウェア資源ごとのルールと、小規模試験プログラムの制御情報とに基づいて、小規模試験プログラムに対して自装置のハードウェア資源を割り当てて複数展開する(ステップS140)。

0118

そして、大規模コンピュータ装置10は、ハードウェア資源を割り当てた小規模試験プログラムが外乱を許可するものである場合には(ステップS143肯定)、余ったハードウェア資源に外乱用試験プログラムを割り当てて展開し(ステップS145)、小規模試験プログラム群および外乱用試験プログラムを並列して実行する(ステップS147)。

0119

ステップS143に戻って、大規模コンピュータ装置10は、ハードウェア資源を割り当てた小規模試験プログラムが外乱を許可しないものである場合には(ステップS143否定)、展開した小規模試験プログラム群を並列して実行する(ステップS150)。

0120

[実施例3の効果]
上記したように、実施例3によれば、小規模試験プログラムに割り当てられずに余ったハードウェア資源を、外乱用の試験プログラムに対して割り当てて当該外乱用の試験プログラムを展開する。こうすることによって、余ったハードウェア資源に外乱用の試験プログラムを割り当てない場合と比較して、より実地に近い環境で大規模コンピュータ装置の所定部位に負荷を掛けることが可能となる。

0121

実施例4では、小規模試験プログラム群を並列して実行してエラーが発生した場合には、実行形態を変えて再度実行するものとした。これは、障害が発生した原因について詳細に情報収集するためである。

0122

[実施例4に係る大規模コンピュータ装置の構成]
図20は、実施例4に係る大規模コンピュータ装置の構成を示すブロック図であるが、同図に示すように、大規模コンピュータ装置10は、実施例3に係る大規模コンピュータ装置10の構成と同様である。実施例3と異なる点としては、試験結果出力部54から小規模試験プログラム並列実行部53への経路が追加された点である。

0123

以下では、図21図23のフローチャートを用いて、試験結果出力部54および小規模試験プログラム並列実行部53の処理動作を説明する。なお、図21図23は、図8にステップS200として示したエラー処理の詳細を説明するフローチャートである。

0124

試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて表示部30に所定の画面を表示する。

0125

ここで、試験結果出力部54は、エラーが発生した際に小規模試験プログラム並列実行部53から出力された試験結果を受け取った場合には、例えば、図21に示すように、試験結果に基づいて単体の小規模試験プログラムの実行を小規模試験プログラム並列実行部53に対して指示する(ステップS210)。そして、小規模試験プログラム並列実行部53は、試験結果出力部54に指示された小規模試験プログラムのみを実行する(ステップS220)。そして、試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて所定の画面を表示する(ステップS230)。

0126

また、試験結果出力部54は、例えば、図22に示すように、小規模試験プログラム並列実行部53に対して小規模試験プログラムを順次実行するように指示する(ステップS240)。そして、小規模試験プログラム並列実行部53は、試験結果出力部54に指示されたとおり、小規模試験プログラムを順次実行する(ステップS250)。そして、試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて所定の画面を表示する(ステップS260)。

0127

また、試験結果出力部54は、例えば、図23に示すように、外乱用試験プログラムについては実行せずに小規模試験プログラム群を並列して実行するように小規模試験プログラム並列実行部53に対して指示する(ステップS270)。そして、小規模試験プログラム並列実行部53は、試験結果出力部54に指示されたとおり、小規模試験プログラム群を並列して実行する(ステップS280)。そして、試験結果出力部54は、小規模試験プログラム並列実行部53から受け取った試験結果を示す情報に基づいて所定の画面を表示する(ステップS290)。

0128

[実施例4の効果]
上記したように、実施例4によれば、エラー終了した小規模試験プログラムのみを再度実行する、あるいは、エラー終了した小規模試験プログラムがあった場合に、小規模試験プログラム群を順次実行する、あるいは、エラー終了した小規模試験プログラムがあった場合に、外乱用試験プログラムの実行については中止し、小規模試験プログラム群を再度並列して実行する。こうすることによって、障害が発生した原因について詳細に情報収集することが可能となる。

0129

さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下に示すように、(1)〜(2)にそれぞれ区分けして異なる実施例を説明する。

0130

(1)外部装置
上記の実施例では、大規模コンピュータ装置の外部装置を入力部、表示部および記憶部として使用する場合を説明したが、本発明はこれに限定されるものではなく、図24に示すように、入力部、表示部、主制御部および記憶部を備えた管理装置と、大規模コンピュータ装置とをLAN(Local Area Network)などのネットワークを介して通信可能に接続する形態をとってもよい。

0131

(2)所定の負荷試験プログラム
上記の実施例では、所定の負荷試験プログラムとして、大規模コンピュータ装置のハードウェア構成と比較して、割り当てるべきハードウェア資源が少ない小規模試験プログラムを用いる場合を説明したが、本発明はこれに限定されるものではなく、制御情報を付加した論理検証用プログラムを用いるようにしてもよい。

0132

以上のように、各種ハードウェア資源をそれぞれ複数有し、当該各種ハードウェア資源を組んで作成されたコンピュータに実行させる場合に有用であり、特に当該コンピュータにおける所定部位が高負荷となる状態をつくることに適する。

図面の簡単な説明

0133

大規模コンピュータ装置の概要を説明するための図である。
負荷試験プログラムを実行した際の特徴を説明するための図である。
実施例1に係る大規模コンピュータ装置の構成を示すブロック図である。
割り当てルールテーブル保持部が記憶する情報の例を示す図である。
制御情報保持部が記憶する情報の例を示す図である。
表示部に表示される画面の例を示す図である。
小規模試験プログラム展開処理部の処理を説明するための図である。
大規模コンピュータ装置の処理の流れを示すフローチャートである。
大規模コンピュータ装置に一様に負荷がかかった状態を示す図である。
特定のシステムボードに高負荷がかかった状態を示す図である。
システムバスに高負荷がかかった状態を示す図である。
CPU間でキャッシュデータ転送が頻発する状態を示す図である。
データ転送経路に差をつけた状態を示す図である。
実施例2に係る大規模コンピュータ装置の構成を示すブロック図である。
割り当てルール組み合わせ保持部が記憶する情報の例を示す図である。
実施例3に係る大規模コンピュータ装置の構成を示すブロック図である。
制御情報保持部が記憶する情報の例を示す図である。
小規模試験プログラム保持部が保持する情報の例を示す図である。
外乱用プログラムを展開する処理の流れを示すフローチャートである。
実施例4に係る大規模コンピュータ装置の構成を示すブロック図である。
エラー処理の詳細を説明するための図である。
エラー処理の詳細を説明するための図である。
エラー処理の詳細を説明するための図である。
大規模コンピュータを外部から管理する管理装置を説明するための図である。

符号の説明

0134

1a〜1bCPUチップ
2メモリ
3a〜3bシステムボード
4システムバス
5a〜5bシステムコントローラ
6a〜6d 外部装置
7割り当てルールテーブル
8小規模試験プログラム
8a制御情報
9a テーブル
9bポインタ
10大規模コンピュータ装置
20 入力部
30 表示部
40 記憶部
41 割り当てルールテーブル保持部
42 制御情報保持部
43 小規模試験プログラム保持部
44割り当てルール組み合わせ保持部
45外乱用試験プログラム保持部
50 主制御部
51ルール選択処理部
52 小規模試験プログラム展開処理部
53 小規模試験プログラム並列実行部
54試験結果出力部
55 外乱用試験プログラム展開処理部
60a〜60d キャッシュ

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