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技術 フレーム同期データ転送方法、その送信側装置及び受信側装置

出願人 富士通株式会社
発明者 福田信之
出願日 2007年8月31日 (14年1ヶ月経過) 出願番号 2007-225026
公開日 2009年3月19日 (12年7ヶ月経過) 公開番号 2009-060307
状態 特許登録済
技術分野 通信制御 デジタル伝送方式における同期
主要キーワード データ応答信号 データビット信号 ピンネック シリアル転送方式 フレーム同期データ シリアルインタフェース回路 クロック周期毎 受信タイミング信号
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重要な関連分野

この項目の情報は公開日時点(2009年3月19日)のものです。
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図面 (5)

課題

フレーム同期データ転送方法、その送信側装置及び受信側装置に関し、データビット配列の変換を行うことなく、フラグビット配列と同一のデータビットが発生しないようにし、装置構成を簡素化する。

解決手段

送信側装置では、タイミング制御部1−2で1クロック周期フラグビットタイミング信号及び2クロック周期のデータビットタイミング信号を生成し、送信制御部1−3は、‘010’又は‘101’のビット配列フラグビット信号をフラグビットタイミング信号に合わせて出力し、データビットをデータビットタイミング信号に合わせて送信する。受信側装置では、フラグ検出部1−5は、1クロック周期のフラグビットタイミング信号で受信信号からフラグビット配列を検出し、データ抽出部1−6にフレーム受信状態を通知し、データ抽出部1−6は、2クロック周期のデータビットタイミング信号で受信信号からデータビットを抽出する。

概要

背景

フレーム同期データ転送の代表的なインタフェースとして、ISO3309に定義されるHDLC(High-level Data Link Control)手順がある。HDLC手順では、フラグビット配列を“01111110”と定義して、該フラグビット配列の間のデータフィールドにおいて、“01111110”と同一のビット配列が発生するのを防ぐためにビットスタッフィングを行う。

ここで、ビットスタッフィングとは、送信側にて、データフィールドに‘1’が5ビット連続して発生した場合、次のビットに‘0’を挿入して送信し、一方、受信側にて、‘1’が5ビット連続して到来し、その次のビットが‘0’である場合、この‘0’ビットを削除する方式である。

図4にビットスタッフィングの処理例を示す。図4の(a)に示すように、データフィールドに‘1’が5ビット以上連続するデータビット“01111111”が発生した場合、該データビットに対して、同図(b)に示すように、5ビット連続する‘1’の次に‘0’を挿入するビットスタッフィングを行い、データビットを“011111011”として送信する。

また、特定のビット配列がデータフィールド上に発生しないようにする手段として、下記の特許文献1には、データビットを1−8変換方式で変換することで、特定のビット配列と同一ビット配列がデータフィールド上に発生しないように処理するデータ記録方式が記載されている。

特開昭59−157809号公報

概要

フレーム同期データ転送方法、その送信側装置及び受信側装置に関し、データビット配列の変換を行うことなく、フラグビット配列と同一のデータビットが発生しないようにし、装置構成を簡素化する。送信側装置では、タイミング制御部1−2で1クロック周期フラグビットタイミング信号及び2クロック周期のデータビットタイミング信号を生成し、送信制御部1−3は、‘010’又は‘101’のビット配列のフラグビット信号をフラグビットタイミング信号に合わせて出力し、データビットをデータビットタイミング信号に合わせて送信する。受信側装置では、フラグ検出部1−5は、1クロック周期のフラグビットタイミング信号で受信信号からフラグビット配列を検出し、データ抽出部1−6にフレーム受信状態を通知し、データ抽出部1−6は、2クロック周期のデータビットタイミング信号で受信信号からデータビットを抽出する。

目的

本発明は、データビット配列の変換を行うことなく、フラグビット配列と同一のデータビット配列がデータフィールド上に発生しないようフレーム同期データ転送を行い、それによって、データビット配列の監視及び変換並びに復元等を行う必要が無く、小規模で且つ簡易回路構成でフレーム同期データ転送を行うことができるフレーム同期データ転送方法、その送信側装置及び受信側装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

フレーム信号の開始及び終了を示すフラグビット信号を送信し、受信した信号から該フラグビット信号のビット配列を検出し、データビット信号先頭位置を検出してフレーム同期を行うフレーム同期データ転送方法において、前記データビット信号を、前記フラグビット信号の転送周期整数倍の転送周期で送信し、かつ、前記フラグビット信号を、少なくとも3つの連続するフラグビットの値が交互に変化するビット配列の信号として送信することを特徴とするフレーム同期データ転送方法。

請求項2

フレーム信号の開始及び終了を示すフラグビット信号を送信し、受信した信号から該フラグビット信号のビット配列を検出し、データビット信号の先頭位置を検出してフレーム同期を行うフレーム同期データ転送システム送信側装置において、前記データビット信号を、前記フラグビット信号の転送周期の整数倍の転送周期で送信するためのデータビット送信タイミング信号を出力するタイミング制御部と、前記タイミング制御部から出力されるデータビット送信タイミング信号に従ってデータビットを送信し、かつ、前記フラグビット信号を、少なくとも3つの連続するフラグビットの値が交互に変化するビット配列の信号として送信する送信制御部とを備えたことを特徴とするフレーム同期データ転送の送信側装置。

請求項3

前記タイミング制御部は、前記データビット送信タイミング信号を、クロック信号の2クロック分の周期で出力する構成を有し、前記送信制御部は、前記フラグビット信号を、クロック信号の1クロック分の周期で送信する構成を有することを特徴とする請求項2に記載のフレーム同期データ転送の送信側装置。

請求項4

フレーム信号の開始及び終了を示すフラグビット信号を送信し、受信した信号から該フラグビット信号のビット配列を検出し、データビット信号の先頭位置を検出してフレーム同期を行うフレーム同期データ転送システムの受信側装置において、前記データビット信号を、前記フラグビット信号の転送周期の整数倍の周期で抽出するためのデータビット受信タイミング信号を出力するタイミング制御部と、少なくとも3つの連続するビットの値が交互に変化するビット配列を含むフラグビット信号を検出し、フレーム信号受信状態通知するフラグ検出部と、前記フラグ検出部からフレーム信号受信状態を通知されたとき、前記タイミング制御部から出力されるデータビット受信タイミング信号で受信信号サンプリングして、データビットを抽出するデータ抽出部とを備えたことを特徴とするフレーム同期データ転送の受信側装置。

請求項5

前記タイミング制御部は、前記データビット受信タイミング信号を、クロック信号の2クロック分の周期で出力する構成を有し、前記フラグ検出部は、前記フラグビット信号の各ビットを、クロック信号の1クロック分の周期でサンプリングしてフラグビット配列を検出する構成を有することを特徴とする請求項4に記載のフレーム同期データ転送の受信側装置。

技術分野

0001

本発明は、フレーム同期データ転送方法、その送信側装置及び受信側装置に関し、クロック信号に同期して動作するシリアルインタフェース回路等において、フレーム信号の開始及び終了を示すフラグビット配列を用い、受信データから該フラグビット配列を検出して受信データビット先頭位置を検出することによりフレーム同期を行うフレーム同期データ転送方法とその送信側装置及び受信側装置に関する。

0002

フレーム同期を行ってデータを転送する場合、フレーム信号の開始及び終了を示すフラグビット配列の間のデータフィールドにおいて、フラグビット配列と同一のデータビット配列が発生すると、受信側でフレーム信号の開始又は終了を誤検出する可能性がある。この対策として、従来は、フラグビット配列と同一のデータビット配列を別のビット配列に変換する手法を採用していた。

背景技術

0003

フレーム同期データ転送の代表的なインタフェースとして、ISO3309に定義されるHDLC(High-level Data Link Control)手順がある。HDLC手順では、フラグビット配列を“01111110”と定義して、該フラグビット配列の間のデータフィールドにおいて、“01111110”と同一のビット配列が発生するのを防ぐためにビットスタッフィングを行う。

0004

ここで、ビットスタッフィングとは、送信側にて、データフィールドに‘1’が5ビット連続して発生した場合、次のビットに‘0’を挿入して送信し、一方、受信側にて、‘1’が5ビット連続して到来し、その次のビットが‘0’である場合、この‘0’ビットを削除する方式である。

0005

図4にビットスタッフィングの処理例を示す。図4の(a)に示すように、データフィールドに‘1’が5ビット以上連続するデータビット“01111111”が発生した場合、該データビットに対して、同図(b)に示すように、5ビット連続する‘1’の次に‘0’を挿入するビットスタッフィングを行い、データビットを“011111011”として送信する。

0006

また、特定のビット配列がデータフィールド上に発生しないようにする手段として、下記の特許文献1には、データビットを1−8変換方式で変換することで、特定のビット配列と同一ビット配列がデータフィールド上に発生しないように処理するデータ記録方式が記載されている。

0007

特開昭59−157809号公報

発明が解決しようとする課題

0008

近年、PLD(programmable logic device)などの小規模デバイスでは、ピンネックを考慮してデータ転送シリアル転送方式で行い、且つ、小規模設計が可能なインタフェースを用いる構成が主流である。しかし、従来のようにフラグビット配列と区別するためにデータビット配列を別のビット配列に変換する手法では、送信側において、送信データのビット配列の監視回路及びデータ変換テーブル又は変換回路などを具備する必要があり、受信側においても同様にデータビット配列の監視回路及び復元回路を具備する必要がある。

0009

そのため、それらの回路実装により回路規模が増大化し、且つ、構成が複雑となる欠点があった。この欠点はPLDなどの小規模デバイスでは致命的であり、デバイスの大型化(バルアップ)又は複数デバイスへの分離化などにより、コストアップに繋がっていた。

0010

本発明は、データビット配列の変換を行うことなく、フラグビット配列と同一のデータビット配列がデータフィールド上に発生しないようフレーム同期データ転送を行い、それによって、データビット配列の監視及び変換並びに復元等を行う必要が無く、小規模で且つ簡易回路構成でフレーム同期データ転送を行うことができるフレーム同期データ転送方法、その送信側装置及び受信側装置を提供することを目的とする。

課題を解決するための手段

0011

本発明のフレーム同期データ転送方法は、データビット信号を、フラグビット信号転送周期整数倍の転送周期で送信し、かつ、フラグビット信号を、少なくとも3つの連続するフラグビットの値が交互に変化するビット配列の信号として送信することを特徴とする。

0012

また、本発明のフレーム同期データ転送の送信側装置は、データビット信号を、フラグビット信号の転送周期の整数倍の転送周期で送信するためのデータビット送信タイミング信号を出力するタイミング制御部と、前記タイミング制御部から出力されるデータビット送信タイミング信号に従ってデータビットを送信し、かつ、前記フラグビット信号を、少なくとも3つの連続するフラグビットの値が交互に変化するビット配列の信号として送信する送信制御部と、を備えたことを特徴とする。

0013

また、本発明のフレーム同期データ転送の受信側装置は、データビット信号を、フラグビット信号の転送周期の整数倍の周期で抽出するためのデータビット受信タイミング信号を出力するタイミング制御部と、少なくとも3つの連続するビットの値が交互に変化するビット配列を含むフラグビット信号を検出し、フレーム信号受信状態通知するフラグ検出部と、前記フラグ検出部からフレーム信号受信状態を通知されたとき、前記タイミング制御部から出力されるデータビット受信タイミング信号で受信信号サンプリングして、データビットを抽出するデータ抽出部と、を備えたことを特徴とする。

発明の効果

0014

本発明によれば、フラグビット信号の転送周期をデータビット信号の転送周期より短いものとし、フラグビット信号の転送周期で受信信号をサンプリングしたときに、フラグビット信号のビット配列が常にデータビット信号のビット配列と異なる配列となるフラグビット信号を送信することにより、データビット配列の変換用専用回路を具備する必要がなくなるため、小規模で且つ簡易な回路構成でフレーム同期データ転送を行うことが可能となる。

発明を実施するための最良の形態

0015

図1は本発明の送信側及び受信側の装置構成の説明図である。本発明の送信側装置は、図1の(a)に示すように、データバッファ部1−1、タイミング制御部1−2及び送信制御部1−3で構成される。データバッファ部1−1は、送信データを格納するデータバッファである。

0016

タイミング制御部1−2は、指定されたフラグビット信号用のビット転送周期クロック数)、及び指定されたデータビット信号用のビット転送周期(クロック数)にそれぞれ従って、フラグビット送信タイミング信号及びデータビット送信タイミング信号を生成出力するブロックである。

0017

送信制御部1−3は、所定のフラグビット配列を生成し、該フラグビット配列を、タイミング制御部1−2から入力されるフラグビット送信タイミング信号に合わせて出力するとともに、該フラグビット配列に後続する形態で、データバッファ部1−1から入力されるデータビットを、タイミング制御部1−2から入力されるデータビット送信タイミング信号に合わせて出力してフレーム信号を構築し、該フレーム信号を送信するブロックである。

0018

本発明の受信側装置は、図1の(b)に示すように、タイミング制御部1−4、フラグ検出部1−5及びデータ抽出部1−6により構成される。タイミング制御部1−4は、指定されたフラグビット信号用のビット転送周期(クロック数)、及び指定されたデータビット信号用のビット転送周期(クロック数)にそれぞれ従って、フラグビット受信タイミング信号及びデータビット受信タイミング信号を生成出力する。

0019

フラグ検出部1−5は、タイミング制御部1−4から入力されるフラグビット受信タイミング信号の周期で受信信号をサンプリングし、フラグビット配列を検出するブロックである。検出したフラグビット配列がフレーム信号の開始又は終了を示すビット配列であれば、データ抽出部1−6に対してフレーム受信状態であることを通知する。

0020

データ抽出部1−6は、フラグ検出部1−5からフレーム受信状態であることを通知されると、タイミング制御部1−4から入力されるデータビット受信タイミング信号の周期で受信信号をサンプリングしてデータビットを抽出する。

0021

送信側装置及び受信側装置でフレーム同期転送を共通なフレームフォーマットで行うようにするため、フラグビット信号の各ビットの転送周期(クロック数)及びデータビット信号の各ビットの転送周期(クロック数)を、送信側装置及び受信側装置で共通な値とする。

0022

また、特定のビット配列(フラグビット配列)がデータフィールド上に発生しないようにするため、データビット信号の各ビットの転送周期と、フラグビット信号の各ビットの転送周期とを異なるものとし、データビット信号の各ビットの転送周期をフラグビット信号の各ビットの転送周期の整数倍の値とする。

0023

送信側装置では、フラグビット信号の送信に関して、フラグビット信号用に指定された転送周期でフラグビット配列の各ビットの値を更新して送信する。また、データビット信号の送信に関しては、データビット信号用に指定された転送周期で各データビットを更新して送信する。

0024

受信側装置では、フラグビットの検出は、指定されたフラグビット信号用の転送周期で受信信号をサンプリングしてフラグビット配列を検出する。また、データビットの抽出は、指定されたデータビット信号用の転送周期で受信信号をサンプリングしてデータビットを抽出する。

0025

図2に本発明のフレーム信号の構成例を示す。同図に示すフレーム信号の構成例は、フラグビット信号のビット転送周期を1クロック周期、データビット信号のビット転送周期を2クロック周期とした場合のフレーム信号の構成例である。ここで、1クロック周期とは、送信側装置及び受信側装置で共通の基本クロック信号の1クロック周期である。

0026

フラグビット配列をデータビット配列と異なるユニークなビット配列にする、即ち、データフィールド上にフラグビット配列と同一配列のデータビットが発生しないようするために、データビットのビット転送周期(クロック数)をフラグビットのビット転送周期(クロック数)より大きい値とする必要があるが、転送周期を大きい値にするほど、転送効率が悪くなる。

0027

そのため、フラグビット及びデータビットの転送周期(クロック数)は、最小値とすることが好ましい。この最小値は、フラグビットのビット転送周期(クロック数)については1クロック周期であり、データビットのビット転送周期(クロック数)については2クロック周期である。

0028

上記のように最小値の転送周期(クロック数)を採用した場合、データビット信号は2クロック分の連続した同一値となるため、1個のデータビットは“00”又は“11”となり、2個連続のデータビットは、“0000”、“0011”、“1100”、“1111”となる。

0029

従って、データフィールドに“101”又は“010”といったような1クロック周期毎に“1”と“0”とが交互に変化するビット配列は発生しないため、フラグビット配列として“101”又は“010”の何れか一方を用いることにより、フラグビット配列をデータビットと区別して検出することが可能となる。なお、フラグビット配列として“101”又は“010”に限らず、これらの配列を含むビット配列であればよい。

0030

フラグビット配列を“101”、フラグビットのビット転送周期(クロック数)を1クロック周期、データビットのビット転送周期(クロック数)を2クロック周期とした本発明の最良の形態の送信側装置及び受信側装置の実施例を図3に示す。

0031

図3の(a)は、送信側装置を示し、データバッファ部3−1は、送信データを格納するデータバッファであり、バッファ格納状態を送信制御部3−3に対して通知し、また、送信制御部3−3からデータ送信の要求があった場合は、格納データを送信制御部3−3に出力し、送信データフレーム最終データビットの送出タイミングフレーム終了パルス信号を出力する。

0032

タイミング制御部3−2は、指定されたデータビット信号のビット転送周期である2クロック周期に従ってデータビット送信タイミング信号を生成出力する。なお、フラグビット送信タイミング信号に関しては、フラグビット信号の転送周期が1クロック周期であるため、クロック信号をフラグビット送信タイミング信号として用いることができるので、フラグビット送信タイミング信号を新たに生成する必要はない。

0033

送信制御部3−3は、データバッファ部3−1からのバッファ格納状態の信号と送信タイミング制御部3−2からのデータビット送信タイミング信号、及び図示省略のクロック信号に従って、フラグビットとデータビットとから成るフレーム信号構築して送信データを送信する。

0034

フラグビットに関しては、データバッファ部3−1が空(Empty)状態の場合、又はデータフィールドのデータビット送信中にデータバッファ部3−1からフレーム終了パルス信号を受信し、フレーム信号の最終データビットの送信が完了したと判断した場合に、フラグビット信号を生成して送信する。なお、フラグビット信号は、転送周期が1クロック周期であるので、フラグビット配列は1クロック周期毎に送信する。

0035

データビットに関しては、フラグビット信号の送信完了時にデータバッファ部3−1が空でない(Not empty)状態のとき、送信制御部3−3は、データバッファ部3−1に対してデータ要求信号を出力し、データバッファ部3−1からデータ応答信号として受信されたデータビットを送信する。また、データビット信号の送信は、送信タイミング制御部3−2から入力されるデータビット送信タイミング信号の周期(2クロック周期)でデータビットを更新して送信する。

0036

送信側と同一条件とした本発明の最良の形態の受信側装置の実施例を図3の(b)に示す。同図において、タイミング制御部3−4は、指定されたデータビットのビット転送周期である2クロック周期に従ってデータビット受信タイミング信号を生成出力する。なお、フラグビット信号に関しては、転送周期が1クロック周期であるため、フラグビット受信タイミング信号は生成せず、クロック信号をそのまま使用する。

0037

フラグ検出部3−5は、フラグビット信号に対して、クロック信号の1クロック周期で受信信号をサンプリングしてフラグビット配列を検出する。検出したフラグビット配列がフレーム信号の開始又は終了を示すビット配列である場合、データ抽出部3−6に対してフレーム受信状態を通知する。データ抽出部3−6は、フラグ検出部3−5からのフレーム受信状態の通知によりフレーム受信状態を認識し、タイミング制御部3−4から入力されるデータビット受信タイミング信号の周期(2クロック周期)で受信信号をサンプリングしてデータビットを抽出する。

図面の簡単な説明

0038

本発明の送信側及び受信側の装置構成の説明図である。
本発明のフレーム信号の構成例を示す図である。
本発明の最良の形態の送信側及び受信側装置の実施例を示す図である。
ビットスタッフィングの処理例を示す図である。

符号の説明

0039

1−1データバッファ部
1−2タイミング制御部
1−3送信制御部
1−4 タイミング制御部
1−5フラグ検出部
1−6データ抽出部

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