図面 (/)

技術 半導体集積回路装置

出願人 富士通セミコンダクター株式会社
発明者 鈴木英明
出願日 2008年10月29日 (12年1ヶ月経過) 出願番号 2008-277744
公開日 2009年2月12日 (11年9ヶ月経過) 公開番号 2009-032291
状態 特許登録済
技術分野 記憶装置の機密保護 半導体メモリの信頼性技術
主要キーワード コラム単位 バンクモード プレートブロック 物理的変更 メモリ部品 バンク切り換え 電源ダウン コラム毎
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2009年2月12日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (8)

課題

半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供する。

解決手段

第1のメモリ部10と、第2のメモリ部12と、冗長情報ファイル部14とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記第1のメモリ部に書き込むべき書き込みデータの少なくとも一部を前記冗長メモリ部に書き込むことで、当該書き込みデータの書き込み位置物理的に変更し、書き込みデータの秘匿性を高める。

概要

背景

近年、情報化社会が急速に進み、あらゆる情報が電子データとして保存され、アクセスが可能となっている。このような背景から、メモリ素子に書き込まれたデータを不正な手段により解析し、入手されてしまうと多大な被害が引き起こされる可能性が高くなってきた。

また、半導体メモリの使用量の増加だけではなく、使用目的が多様化しつつあり、単純にメモリ部品モジュールなど)を交換できなくなりつつある。このような用途では、使用中にメモリが壊れたとしても、メモリの自己修復が行なえるようになっていることが望ましい。このような機能を半導体メモリに持たすことで、たとえメモリの一部が壊れたとしても、自己修復機能によりメモリとしての機能が回復することで、システム全体のダウンを最小限に抑えることができる。

従来、半導体メモリにデータを書き込む場合、機密度の低いデータはそのまま書き込み、機密度が高い場合には予めアプリケーション側ソフトウェア的に暗号化処理を行ったデータを書き込んでいた。

概要

半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供する。 第1のメモリ部10と、第2のメモリ部12と、冗長情報ファイル部14とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記第1のメモリ部に書き込むべき書き込みデータの少なくとも一部を前記冗長メモリ部に書き込むことで、当該書き込みデータの書き込み位置物理的に変更し、書き込みデータの秘匿性を高める。

目的

従って、本発明は上記従来技術の問題点を解決し、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1のメモリ部と、第2のメモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記第1のメモリ部に書き込み可能な書き込みデータの少なくとも一部を前記第1のメモリ部には保持させず、前記第2のメモリ部に書き込むことで、当該書き込みデータの書き込み位置物理的に変更することを特徴とする半導体集積回路装置

請求項2

前記冗長情報は任意に書き換え可能であることを特徴とする請求項1記載の半導体集積回路装置。

請求項3

前記冗長情報は、外部から書き換えができないように、前記冗長情報ファイルに固定的に格納されていることを特徴とする請求項1記載の半導体集積回路装置。

請求項4

前記冗長情報ファイル部は不揮発性メモリを有し、外部から書き換え可能であることを特徴とする請求項1記載の半導体集積回路装置。

請求項5

前記メモリ部は、複数のコラムから構成されており、前記書き込み位置の物理的変更を前記第1のメモリ部のコラム単位に行なうことを特徴とする請求項1ないし4のいずれか一項記載の半導体集積回路装置。

請求項6

前記第1のメモリ部のコラムを選択するデコーダと、前記第2のメモリ部のコラムを選択するデコーダは同一の回路パターンを有することを特徴とする請求項1記載の半導体集積回路装置。

請求項7

前記第2のメモリ部は、前記第1のメモリ部の内部に配置されていることを特徴とする請求項1ないし6のいずれか一項記載の半導体集積回路装置。

技術分野

0001

本発明はメモリを有する半導体集積回路装置に関し、より特定すれば、メモリに書き込まれたデータの秘匿性を向上させる技術及びメモリの動作の信頼性を向上させる技術に関する。

背景技術

0002

近年、情報化社会が急速に進み、あらゆる情報が電子データとして保存され、アクセスが可能となっている。このような背景から、メモリ素子に書き込まれたデータを不正な手段により解析し、入手されてしまうと多大な被害が引き起こされる可能性が高くなってきた。

0003

また、半導体メモリの使用量の増加だけではなく、使用目的が多様化しつつあり、単純にメモリ部品モジュールなど)を交換できなくなりつつある。このような用途では、使用中にメモリが壊れたとしても、メモリの自己修復が行なえるようになっていることが望ましい。このような機能を半導体メモリに持たすことで、たとえメモリの一部が壊れたとしても、自己修復機能によりメモリとしての機能が回復することで、システム全体のダウンを最小限に抑えることができる。

0004

従来、半導体メモリにデータを書き込む場合、機密度の低いデータはそのまま書き込み、機密度が高い場合には予めアプリケーション側ソフトウェア的に暗号化処理を行ったデータを書き込んでいた。

発明が解決しようとする課題

0005

しかしながら、ソフトウェアで暗号化処理を行おうとすると、暗号化強度が強くなればなるほど計算量が増加してしまい、応答性との兼ね合いで使える暗号強度が制限されていた。また、半導体メモリに書き込まれたデータのパターンを解析する手法で、間接的にデータが読み出されてしまった場合、この情報が再度書き込みできるような場合には、半導体メモリに書き込まれたデータが暗号化されていても意味がなくなってしまう危険性があった。

0006

従って、本発明は上記従来技術の問題点を解決し、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することを目的とする。

課題を解決するための手段

0007

本発明は、第1のメモリ部と、第2のメモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記第1のメモリ部に書き込み可能な書き込みデータの少なくとも一部を前記第1のメモリ部には保持させず、前記第2のメモリ部に書き込むことで、当該書き込みデータの書き込み位置物理的に変更することを特徴とする半導体集積回路装置である。これにより、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することができる。

発明の効果

0008

本発明によれば、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することができる。

発明を実施するための最良の形態

0009

次に、本発明を実施するための最良の形態について図面と共に説明する。

0010

図1は、本発明の第1の実施の形態による半導体集積回路装置を示す回路図である。図示する半導体集積回路装置は半導体メモリであって、主メモリ部10、冗長メモリ部12及び冗長情報ファイル部14を有する。

0011

冗長情報ファイル部14に記憶された冗長情報に従い、主メモリ部10及び冗長メモリ12は選択的に活性化される。

0012

主メモリ部10は、例えば不揮発性メモリセルマトリクス状に配列されたアレイを有する。アレイは例えば、m個の行とn個の列からなる。説明の都合上、主メモリ部10は8個のコラムを1つの単位とする。図1では、コラム0とコラム1のみを図示している。そして、各コラムは8ビット構成である。

0013

1つのメモリセルは、1つのトランジスタ16及び1つのキャパシタ18からなる。トランジスタ16のゲートは対応するワード線WL−1A、WL−1B等に接続され、ドレインは対応するビット線BL、/BLに接続されている、また、トランジスタ16のソースは、対応するキャパシタ18の一端に接続されている。キャパシタ18の他端は、対応するプレート線PL−1等に接続されている。ビット線BL、/BLは、対応センスアンプ(S/A)20に接続されている。また、ビット線BL、/BLはそれぞれ、コラム選択スイッチ22、24として機能するトランジスタを介してデータバス26の対応するデータバス線に接続されている。

0014

なお、上記ワード線WL−1A、WL−1B等は、図1の図示を省略するワード線ドライバで駆動される。ワード線ドライバは、外部から供給されるアドレス信号デコードして得られるローアドレスに従い、選択的に駆動される。

0015

コラム毎コラムデコーダ28が設けられている。コラムデコーダ28はNANDゲート30とインバータ32からなる。各コラムデコーダ28のNANDゲート30の一端は、制御バス50の対応するバス線に接続されている。後述するように、制御バス50は、論理回路62の出力信号で制御される。また、各NANDゲート30の他端は、対応するコラムアドレス信号col add0、col add1等に接続されている。これらのコラムアドレス信号は、外部から供給されるアドレス信号をデコードして得られるものである。1つのコラム、例えばコラム0が選択されると、コラム0を構成する8ビットに対応するコラムデコーダ28がハイレベルの出力信号をトランジスタ22、24のゲートに印加する。

0016

冗長メモリ部12は、主メモリ部10の1コラム分のメモリセルアレイを有する。上記の例では、主メモリ部10の各コラムは8ビット構成なので、冗長メモリ部12は8ビット構成である。つまり、冗長メモリ部12は1つのコラムを有する。

0017

冗長メモリ部12の各メモリセルは、1つのトランジスタ34及び1つのキャパシタ36からなる。トランジスタ34のゲートは対応するワード線WL−1A、WL−1B等に接続され、ドレインは対応するビット線BL、/BLに接続されている、また、トランジスタ34のソースは、対応するキャパシタ36の一端に接続されている。キャパシタ36の他端は、対応するプレート線PL−1等に接続されている。ビット線BL、/BLは、対応センスアンプ(S/A)38に接続されている。また、ビット線BL、/BLはそれぞれ、コラム選択スイッチ40、42を介してデータバス26の対応するデータバス線に接続されている。

0018

なお、上記ワード線WL−1A、WL−1B等は、主メモリ部10のワード線と共通である。またプレート線PL−1等も同様である。

0019

冗長メモリ部12には、コラムデコーダ44が設けられている。コラムデコーダ44はNANDゲート46とインバータ48からなる。NANDゲート46の一端は、インバータ80を介して、NANDゲート74、76及びNORゲート78で構成される論理回路の出力に接続されている。また、NANDゲート46の他端は、冗長メモリ部12を選択するコラムアドレス信号col add orに接続されている。このコラムアドレス信号は、外部から供給されるアドレス信号をデコードして得られるものである。冗長メモリ部12が選択されると、コラムデコーダ44がハイレベルの出力信号を各トランジスタ40、42のゲートに印加する。

0020

冗長情報ファイル部14は、主メモリ部10のコラムに対応したビット構成のメモリセルアレイを有する。上記の例では、主メモリ部10は、8コラム構成なので、冗長情報ファイル部14は8ビット構成である。各ビットはそれぞれ、主メモリ部10の8つのコラムに対応している。冗長情報ファイル部14は、主メモリ部10の行単位(例えばWL−1A、WL−1B)に、主メモリ部10の8つのコラムのうち、冗長メモリ部12で置き換えるべきコラムを示す冗長情報を格納している。

0021

冗長情報ファイル部14の各メモリセルは、1つのトランジスタ52及び1つのキャパシタ54からなる。トランジスタ52のゲートは対応するワード線WL−1A、WL−1B等に接続され、ドレインは対応するビット線BL、/BLに接続されている、また、トランジスタ52のソースは、対応するキャパシタ54の一端に接続されている。キャパシタ54の他端は、対応するプレート線PL−1等に接続されている。ビット線BL、/BLは、対応センスアンプ(S/A)560〜567に接続されている。また、ビット線BL、/BLはそれぞれ、コラム選択スイッチ58、60を介して論理回路62に接続されている。コラム選択スイッチ58、60のゲートには、制御信号cont1が与えられる。

0022

なお、上記ワード線WL−1A、WL−1B等は、主メモリ部10や冗長メモリ部12のワード線と共通である。またプレート線PL−1等も同様である。

0023

論理回路62は、冗長情報ファイル部14のビット線(BL、/BL)毎に、NANDゲート64、66及び68並びにインバータ70を有する。NANDゲート66の一方の入力端子はビット線BLに接続され、NANDゲート64の一方の入力端子はビット線/BLに接続されている。NANDゲート66の他方の入力端子は、ワード線が駆動されるときにアクティブとなる制御信号cont2を受け取る。NANDゲート64の他方の入力端子は、インバータ72を介して制御信号cont2を受け取る。

0024

例えば、センスアンプ560を有するビット線に位置するセルであって、ワード線WL−1Aに接続されたセル52が図示するように“0”を格納している場合、ビット線BLには“0”が出力され、ビット線/BLには“1”が出力される。これらの出力はNANDゲート66、64にそれぞれ与えられる。制御信号cont2がハイ(H)になっていると、NANDゲート64、66の出力はどちらもHとなり、NANDゲート68の出力はロー(L)となる。よって、インバータ70はHを出力する。インバータ70の出力は制御バス50の対応するバス線を通り、主メモリ部10のコラム7に位置するコラムデコーダ28(図1の図示は省略されている)に与えられる。コラムデコーダ28のNANDゲート30にはHの信号が与えられるため、コラムデコーダ28の出力は対応するコラム7を選択可能である。

0025

また、センスアンプ567を有するビット線に位置するセルであって、ワード線WL−1Aに接続されたセル52が図示するように“1”を格納している場合、ビット線BLには“1”が出力され、ビット線/BLには“0”が出力される。これらの出力は、ON状態のトランジスタ58、60を介してNANDゲート66、64にそれぞれ与えられる。制御信号cont2がハイ(H)になっていると、NANDゲート66の出力はH、NANDゲート64の出力はLとなり、NANDゲート68の出力はHとなる。よって、インバータ70はLを出力する。インバータ70の出力は制御バス50の対応するバス線を通り、主メモリ部10のコラム0に位置するコラムデコーダ28に与えられる。コラムデコーダ28のNANDゲート30にはLの信号が与えられるため、コラムデコーダ28の出力は対応するコラム0を選択することができない。

0026

センスアンプ567を有するビット線に位置するセルであって、ワード線WL−1Aに接続されたセル52のみが“1”を格納し、その他のビット線に位置するセル52はすべて“0”を格納している場合、NANDゲート74の出力はH、NANDゲート76の出力はLとなり、NORゲート78の出力はL、インバータ80の出力はHとなる。よって、冗長メモリ部12を選択するコラムアドレス信号col add orがオンすると(Hになると)、デコーダ44を構成するNANDゲート46の出力はL、インバータ48の出力はHとなり、冗長メモリ部12のトランジスタ40、42がオンして、冗長メモリ部12が選択される。

0027

以上の通り、冗長情報ファイル部14に格納されている冗長情報に従い、冗長メモリ部12に置き換えられるべき主メモリ部10のコラムが1つ指定される。

0028

冗長情報ファイル部14の各ビットは、主メモリ10の各コラムに対応しており、プレートブロック単位で、主メモリ10のセルを、冗長メモリ部12に置換できる。
例えば、センスアンプ567を有するビット線に位置するセルであって、全てのプレート線に接続されたセル52が“1”を格納している場合は、NANDゲート74の出力はH、NANDゲート76の出力はLとなり、NORゲート78の出力はL、インバータ80の出力はHとなる。よって、冗長メモリ部12を選択するコラムアドレス信号col add orがオンすると(Hになると)、デコーダ44を構成するNANDゲート46の出力はL、インバータ48の出力はHとなり、冗長メモリ部12のトランジスタ40、42がオンして、冗長メモリ部12が選択される。その結果、コラム0の全てのセルのデータが、冗長メモリ部12に置換される。

0029

一方、例えば、センスアンプ567を有するビット線に位置するセルであって、プレート線PL−1に接続されたセル52のみが“1”を格納し、その他プレート線に接続されたセル52はすべて“0”を格納している場合は、プレート線PL−1に接続されたプレートブロックのセルが、冗長メモリ部12に置換され、その他のプレート線に接続されたプレートブロックのセルは、置換されない。

0030

以上の通り、冗長情報ファイル部14に格納されている冗長情報に従い、冗長メモリ部12に置き換えられるべき主メモリ部10のセルをプレートブロック単位で置換の指定ができる。

0031

冗長情報ファイル部14に格納される冗長情報は、書き換え可能である。つまり、冗長情報ファイル部14はプログラム可能である。制御信号cont1をオンすると(Hにすると)、冗長情報ファイル部14のトランジスタ58、60がONし、データバス26から書き込みデータをビット線BL、/BLに供給して、ワード線とプレート線を駆動することで選択されたメモリセルに書き込む。

0032

このように、冗長情報ファイル部14に格納される冗長情報を任意に書き換えることで、主メモリ部10に格納されるべき書き込みデータを、コラム単位で冗長メモリ部12に書き込むことができる。つまり、主メモリ部10の任意のコラムを冗長メモリ部12に置換することができる。換言すれば、冗長情報に従って、コラム単位で情報の保存位置を任意に変化させることができる。このように、冗長情報はスクランブルパターンとして機能する。

0033

よって、主メモリ部10のコラム0〜コラム7からデータを読み出しても、正しいデータは得られない。何故ならば、8つのコラムのうちいずれか一つのコラムは、冗長メモリ部12に置き換えられているからである。つまり、冗長メモリ部12を用いることで、書き込みデータの暗号化処理がなされている。

0034

また、たとえ冗長メモリ部12からデータが読み出されても、冗長情報ファイル部14内の冗長データが入手できない限り、読み出されたデータが主メモリ部10内のどのコラムを置き換えるものであるかが不明なため、正しいデータを判別するのは容易でない。
特に、ワード線単位(行単位)に、冗長情報ファイル部14の情報データを異なるパターンとすれば(“1”を設定する位置を行単位に変える)、正しいデータの判別は極めて困難になる。

0035

制御信号cont1を外部から制御することができない限り、冗長情報ファイル部14を活性化することはできず、外部から冗長情報ファイル部14を読むことはできない。例えば、半導体集積回路装置の製造時に、その装置固有のID番号を主メモリ部10及び冗長メモリ部12を用いて書き込む場合には、冗長情報ファイル部14に冗長情報を書き込んだ後に、制御信号cont1を装置内部でLに固定してしまう。これにより、トランジスタ58、60はOFF状態に固定され、冗長情報ファイル部14内の冗長情報を外部から読み出すことはできない。

0036

このように、書き込み前に暗号化処理されない機密度の低いデータであっても、必要に応じてハードウェア(半導体集積回路装置側)で、つまり冗長情報ファイル部12を任意にマッピングすることで、書き込みデータを暗合化処理することができる。また、予め暗号化処理された上で書き込まれるような機密度の高いデータに対しても、同様に冗長情報ファイル部12を任意にマッピングすることで更なる暗号化処理を施すことができる。更には、冗長情報ファイル部12に任意のパターンを書き込めるので、必要に応じて冗長情報ファイルに書き込むパターンを変えることで、暗号の堅性を高く保つことができる。

0037

図2(A)、(B)はそれぞれ、上記半導体集積回路装置の全体構成を示す図である。半導体集積回路装置のチップ82上に、図1に示す回路が形成される。図2では、図1の回路及びその周辺回路(例えば、アドレスデコーダや制御信号cont2を発生するタイミング回路)を含めて、メモリセルアレイ84として図示されている。

0038

図2(A)は、制御信号cont1を装置内部でL(グランドレベル)に固定する例である。制御信号cont1を伝える信号線86は、チップ82内でグランドに接続されている。チップ82には外部接続端子88、90及び92が設けられ、それぞれアドレス信号、データ信号及び制御信号を入出力する。

0039

図2(B)は、制御信号cont1を装置外部から供給する例である。制御信号cont1は、チップ82に設けられた外部接続端子94を介してメモリセルアレイ84に供給される。制御信号cont1を端子94に供給し、冗長情報をデータ信号として端子90に供給することで、冗長情報ファイル部14の冗長情報を書き換えることができる。制御信号cont1を用いて、冗長情報を頻繁に書き換えることで、冗長情報を判別し難くすることができる。

0040

また、複数チップを1つの回路基板に搭載してシステムを形成する場合には、チップ毎に異なる冗長情報を書き込むことで、データの秘匿性を高めることができる。

0041

更に、図2(B)では、制御信号cont1を直接外部から供給する構成であるが、図3に示す構成でも良い。外部から端子94に、冗長情報ファイル部14の書き込みを指示する制御信号cont10を与える。この時、端子88に与えられるアドレス信号は冗長情報ファイル部14を指示している。ブロック選択信号96は、アドレス信号が冗長情報ファイル部14を指示していることを検出すると、H(ハイレベル)のブロック選択信号をNANDゲート98に出力する。NANDゲート98は、Hのブロック選択信号とHの制御信号を受け、Lを出力する。インバータ100はこれを反転し、Hの制御信号cont1を出力する。

0042

なお、図1の構成は、冗長メモリ部12を主メモリ部10の欠陥セル救済するために用いても良いことは勿論である。この救済は初期不良のみならず、使用中に不良が発生した場合にも、半導体集積回路装置を救済することができる。また、欠陥セルの救済と暗号化処理の両方に冗長メモリ部12を用いることとしても良い。

0043

以上の通り、第1の実施の形態では、冗長メモリ部12を単なる冗長救済のみならず、データの秘匿性を高めるために用いることができる。

0044

冗長情報ファイル部14に書き込む冗長情報は、ワード線単位(行単位)に決めることができる。他方、全てのワードに対し同じ冗長情報パターンを設定することで、冗長メモリ部12をバンクとして用いることができる。

0045

図4に、この実施例を示す。主メモリ部10のコラム0に対応する冗長情報ファイル部14のビット線の各メモリセルに“1”を書き込む。つまり、全てのワード線に対し、“00000001”の冗長情報パターンを書き込む。これにより、コラム0の全てのメモリセルは冗長メモリ部12に置き換えられる。この場合、“00000000”の冗長情報パターンに書き換えれば、コラム0が活性化され、冗長メモリ部12は選択されない。従って、主メモリ部10のコラム0と冗長メモリ部12に異なるデータを書き込んでおき、冗長情報パターンを“00000001”と“00000000”との間で切り換えることにより、メモリバンクが変わったかのように動作する。

0046

この構成により、必要とされるアドレス空間の増大もなく、また外部ROMを用いることによる安全性の低下を排除できる。更に、本実施の形態による半導体集積回路装置の一つの用途として、状態が変化するアプリケーション追従してプログラムを書き換えながら、同時に現在の状態を計算することができる。

0047

冗長情報パターンを“00000001”から“00000000”へ、又はこの逆に切り換えるためには、冗長情報ファイル部14の全てのメモリセルを書き換える必要がある。

0048

図5に、上記バンク切り換えにおいて、冗長情報を効率的に書き換えることができる構成を示す。図5(A)に示すように、制御信号cont2を外部から受取る外部接続端子102がチップ82上に設けられている。制御信号cont2はバンクモードを指示する信号で、Hの場合に、冗長情報ファイル部14の全てのメモリセルに格納されたデータを書き換える。

0049

図5(B)は、ローカルアドレス発生部を示す。図示するように、NANDゲート104は前述した制御信号cont10とcont2を受け取り、その出力をインバータ106を介してカウンタ108に出力する。制御信号cont10とcont2のいずれもがHの時にカウンタ108は活性化され、端子88を介して受取ったアドレスを先頭アドレスとして、順次カウントアップ(又はカウントダウン)する。先頭アドレスは、ワード線WL−1A又はWL−nB(図4参照)を指している。カウンタ108は、この先頭アドレスから順番にワード線を選択するアドレス(ローカルアドレスという)を自動的に生成する。この時、端子90に与えられるデータ信号は書き換えるべき冗長情報であり、データバス26上に供給されている。冗長情報ファイル部14の行(ワード線)はアドレスカウンタ108で順番に選択され、情報が全てのメモリセルに書き込まれる。

0050

図6は、本発明の第2の実施の形態による半導体集積回路装置を示す回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。

0051

図6に示す第2の実施の形態は、冗長メモリ部12のコラムデコーダ44を制御する論理回路を図の右側にレイアウトし、コラムデコーダ44のレイアウトと、主メモリ部10のコラムデコーダ28のレイアウトと同じにして、冗長メモリ部12が目視で特定し難くしたものである。第2の実施の形態の回路構成及び動作は、第1の実施の形態の回路構成及び動作と同じである。

0052

コラムデコーダ28も44も2入力1出力のNANDゲートとインバータで構成されているため、そのレイアウトは同一である。また、コラムデコーダ28、44の周辺のレイアウトも同じである。更に、主メモリ部10も冗長メモリ部12も同じレイアウトである。従って、主メモリ部10と冗長メモリ12とを目視で、つまり物理的な位置から区別することが極めて難しく、半導体集積回路装置の対タンパー性を強化することができる。

0053

図7は、本発明の第3の実施の形態による半導体集積回路装置を示す回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。

0054

第3の実施の形態は、冗長メモリ部12を主メモリ部10の内部に配置したことを特徴とする。冗長メモリ部12を挟んで、主メモリ部10は主メモリ部10Aと主メモリ部10Bにニ分割されている。図7の例では、主メモリ部10Aがコラム0を構成し、主メモリ部10Bがコラム1〜コラム7を構成している。冗長メモリ部12の位置は上記の例に限定されるものではなく、主メモリ部の任意のコラム間に配置することができる。

0055

このような配置により、主メモリ部10と冗長メモリ12とを目視で区別することが極めて難しく、半導体集積回路装置の対タンパー性を強化することができる。

0056

以上、本発明の実施の形態を3つ説明した。冗長情報ファイル部14は不揮発性メモリに代えて、揮発性メモリで構成しても良い。この場合には、半導体集積回路装置内部に不揮発性メモリを設け、電源ダウン前に冗長情報ファイル部14の冗長情報をこの不揮発性メモリに保存する。

0057

最後に、本発明の要旨の一部をまとめて以下に列挙する。
(付記1)
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記主メモリ部に書き込むべき書き込みデータの少なくとも一部を前記冗長メモリ部に書き込むことで、当該書き込みデータの書き込み位置を物理的に変更し、書き込みデータの秘匿性を高めることを特徴とする半導体集積回路装置。
(付記2)
前記冗長情報は任意に書き換え可能であることを特徴とする付記1記載の半導体集積回路装置。
(付記3)
前記冗長情報は、外部から書き換えができないように、前記冗長情報ファイルに固定的に格納されていることを特徴とする付記1記載の半導体集積回路装置。
(付記4)
前記冗長情報ファイル部は不揮発性メモリを有し、外部から書き換え可能であることを特徴とする付記1記載の半導体集積回路装置。
(付記5)
前記冗長情報ファイル部は不揮発性メモリを有し、外部から該不揮発性メモリを選択するための制御端子を設けたことを特徴とする付記1記載の半導体集積回路装置。
(付記6)
前記メモリ部は、複数のコラムから構成されており、前記書き込み位置の物理的変更を前記主メモリ部のコラム単位に行なうことを特徴とする付記1ないし5のいずれか一項記載の半導体集積回路装置。
(付記7)
前記主メモリ部のコラムを選択するデコーダと、前記冗長メモリ部のコラムを選択するデコーダは同一の回路パターンを有することを特徴とする付記1記載の半導体集積回路装置。
(付記8)
冗長メモリ部は、前記主メモリ部の内部に配置されていることを特徴とする付記1ないし7のいずれか一項記載の半導体集積回路装置。
(付記9)
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記主メモリ部に書き込まれた書き込みデータの少なくとも一部を置換するデータを前記冗長メモリ部に書き込むことを特徴とする半導体集積回路装置。
(付記10)
前記冗長情報ファイル部内の複数のセルに格納された冗長情報の書き換えを指示する制御信号を外部から受取る端子と、
該制御信号を受けて、前記冗長情報ファイル内の前記複数のセルを自動的に選択するアドレスを生成するアドレス生成手段とを有し、
新たな冗長情報は、前記アドレス生成手段が生成するアドレスに従って、前記複数のセルに書き込まれることを特徴とする付記9記載の半導体集積回路装置。
(付記11)
同一アドレスに対し、前記冗長情報に従って、前記書き込みデータは前記主メモリ部のみから、又は前記主メモリ部と前記冗長メモリ部の両方から読み出されることを特徴とする付記9記載の半導体集積回路装置。
(付記12)
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、前記冗長メモリ部を、前記主メモリ部内の欠陥セルの救済に加え、前記冗長情報ファイル部に格納された冗長情報に従い、書き込みデータの少なくとも一部を書き込むために用いることを特徴とする半導体集積回路装置。
(付記13)
主メモリ部への書き込みデータの少なくとも一部を、主メモリ部の書き込むべき領域に欠陥がないにもかかわらず冗長メモリ部に書き込み、当該書き込みデータの書き込み位置を物理的に変更して記憶する方法。

図面の簡単な説明

0058

本発明の第1の実施の形態による半導体集積回路装置の回路図である。
本発明の第1の実施の形態による半導体集積回路装置の全体構成の二つの例(A)、(B)を示す図である。
制御信号cont1を生成する回路の回路図である。
図1に示す構成において、メモリバンク的用途を説明するための回路図である。
図1に示す半導体集積回路装置をメモリバンク的に用いる場合の全体構成を示す図(A)及びこの半導体集積回路装置に具備されるローカルアドレス発生部の一構成例を示す回路図である。
本発明の第2の実施の形態を示す回路図である。
本発明の第3の実施の形態を示す回路図である。

符号の説明

0059

10主メモリ部
12冗長メモリ部
14冗長情報ファイル部
16メモリセルを構成するトランジスタ
18 メモリセルを構成するキャパシタ
20センスアンプ
22、24コラムゲートを構成するトランジスタ
26データバス
28 主メモリ部10のコラムデコーダ
44 冗長メモリ部12のコラムデコーダ
62 論理回路

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ