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技術 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体

出願人 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー
発明者 挾間克樹
出願日 2008年8月22日 (11年10ヶ月経過) 出願番号 2008-214061
公開日 2009年1月22日 (11年5ヶ月経過) 公開番号 2009-016858
状態 特許登録済
技術分野 リードオンリーメモリ 半導体メモリ 不揮発性半導体メモリ
主要キーワード バイナリデータ列 行セレクタ 記憶消去 不揮発メモリセル ワード電極 書き込み電圧発生回路 漸近的 各電流値
関連する未来課題
重要な関連分野

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図面 (9)

課題

3値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセル劣化を抑止する。

解決手段

電流制御回路8により、3種類の異なる定常電流I1 〜I3 を発生し、外部からのデ−タ信号に応じてこの少なくとも3種類の異なる電流値から選択された1つの電流値を選択されたメモリセル10〜13の1つに印加する。これにより、メモリセルに過電流が流れることを抑止するとともに、これらの異なる電流値を異なる3種類のしきい値に対応させて、1つのメモリセルに3値以上の情報を記憶可能な多値型のメモリセルを実現する。

概要

背景

現在、実用化されている半導体記憶装置では、1つのメモリセルに”0”と”1の2種類の記憶状態しか与えておらず、従って、1つのメモリセルの記憶容量は1ビット(=2値)である。これに対し、1つのメモリセルに(”00”,”01”,”10”,”11”)の4種類の記憶情報を与え、各々の記憶情報に対応した4つのしきい値電圧、例えば(1V,2V,3V,4V)によって記憶を保持する、即ち1つのメモリセルに2ビット(=4値)の記憶容量を持たせた半導体記憶装置が提案されている。

上述した多値型の半導体記憶装置の一例が、例えば特開平6−195987号公報に記載されている。

そして、特開平6−195987号公報には、上述した4種類の記憶情報を与える際に、これらの記憶情報を4種類の電圧値に対応させて、4種類の電圧値のいずれかをデ−タの書き込みを行うメモリセルに印加する方法が記載されている。

また、これらの記憶情報を4種類の異なる時間幅の信号に対応させ、これらの信号のいずれかをデ−タの書き込みを行うメモリセルに印加する方法も記載されている。

概要

3値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止する。電流制御回路8により、3種類の異なる定常電流I1 〜I3 を発生し、外部からのデ−タ信号に応じてこの少なくとも3種類の異なる電流値から選択された1つの電流値を選択されたメモリセル10〜13の1つに印加する。これにより、メモリセルに過電流が流れることを抑止するとともに、これらの異なる電流値を異なる3種類のしきい値に対応させて、1つのメモリセルに3値以上の情報を記憶可能な多値型のメモリセルを実現する。

目的

本発明は、このような問題を解決するために成されたものであり、3値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止して、信頼性を向上させた半導体記憶装置を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

半導体基板上に形成された第1の絶縁層と、前記第1の絶縁層上に形成されたゲート電極と、前記ゲート電極の片側の一方の前記半導体基板上に形成された第1の導電領域と、前記ゲート電極の片側の他方の前記半導体基板上に形成された第2の導電領域と、書き込み動作の間、複数の所定の電流値を提供するように構成された電流制御手段と、を備え、前記電流制御手段は更に、複数の入力データのそれぞれに応じて、前記複数の所定の電流値のうちの1つを所定の時間にわたって、前記ゲート電極および前記導電領域の一方に印加するように構成されている、ことを特徴とする半導体装置

請求項2

前記第1、第2の導電領域の内の一方の導電領域に接続された下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備え、前記下部電極、前記誘電体層、前記上部電極がキャパシタとして機能することを特徴とする請求項1に記載の半導体装置。

請求項3

前記第1の導電領域は、ソースとして機能し、前記第2の導電領域は、ドレインとして機能し、前記電流制御手段が、前記ドレインに流れる電流値を制御する電流制御手段であって、前記ゲート電極が、電荷蓄積層として機能し、前記電荷蓄積層上に第2の絶縁層を介して形成された制御ゲート電極と、前記電荷蓄積層に電荷を導入する電荷蓄積手段と、を備えたことを特徴とする請求項1に記載の半導体装置。

請求項4

前記半導体装置は、3値以上の記憶状態を格納可能な多値半導体記憶装置であることを特徴とする請求項2又は3に記載の半導体装置。

請求項5

前記電荷蓄積手段が、多段階に電荷量を可変させる電荷量調整手段と、前記電荷量調整手段によって、少なくとも3種類の異なるしきい値から選択された1つのしきい値に対応するデータを前記電荷蓄積層に電荷量として導入する電荷導入手段と、を備えることを特徴とする請求項3に記載の半導体装置。

請求項6

前記電流制御手段が、抵抗値を可変可能な機能を備えた可変抵抗手段を有することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。

技術分野

0001

本発明は、デ−タを記憶可能な半導体記憶装置に関し、特に3値以上の記憶状態を格納可能な多値型の半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体に関するものである。

背景技術

0002

現在、実用化されている半導体記憶装置では、1つのメモリセルに”0”と”1の2種類の記憶状態しか与えておらず、従って、1つのメモリセルの記憶容量は1ビット(=2値)である。これに対し、1つのメモリセルに(”00”,”01”,”10”,”11”)の4種類の記憶情報を与え、各々の記憶情報に対応した4つのしきい値電圧、例えば(1V,2V,3V,4V)によって記憶を保持する、即ち1つのメモリセルに2ビット(=4値)の記憶容量を持たせた半導体記憶装置が提案されている。

0003

上述した多値型の半導体記憶装置の一例が、例えば特開平6−195987号公報に記載されている。

0004

そして、特開平6−195987号公報には、上述した4種類の記憶情報を与える際に、これらの記憶情報を4種類の電圧値に対応させて、4種類の電圧値のいずれかをデ−タの書き込みを行うメモリセルに印加する方法が記載されている。

0005

また、これらの記憶情報を4種類の異なる時間幅の信号に対応させ、これらの信号のいずれかをデ−タの書き込みを行うメモリセルに印加する方法も記載されている。

発明が解決しようとする課題

0006

しかしながら、特開平6−195987号公報に記載された方法では、1つのメモリセルに書き込む記憶状態を異なる電圧値によって可変させた場合、特に電圧が印加される初期状態においては、直接的にメモリセルにこの電圧が印加されることになる。

0007

そして、定電圧をメモリセルに印加すると電圧値に応じた電流がダイレクトにメモリセルに流れることになる。ここで、メモリセルのドレインと制御ゲ−トとの間の電位差によりドレインからトンネル酸化膜を通過して浮遊ゲ−トに電子注入されるが、ドレインに過電流が流れると高エネルギ−の電子によってトンネル酸化膜が損傷されることとなる。

0008

これにより、メモリセルのしきい値に変動が生じ、所定の記憶状態を保持することが困難となったり、トンネル酸化膜のダメ−ジが大きい場合にはメモリセル自体が破壊される虞があった。

0009

本発明は、このような問題を解決するために成されたものであり、3値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止して、信頼性を向上させた半導体記憶装置を提供することにある。

課題を解決するための手段

0010

本発明の半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成された制御ゲート電極と、ソース/ドレインとを少なくとも備えたメモリセルと、少なくとも3種類の異なるしきい値から選択された1つのしきい値に対応する多値のデ−タを前記メモリセルに書き込む書き込み制御手段とを備え、前記書き込み制御手段は、少なくとも3種類の異なる電流値を制御する電流制御手段を有し、前記電流制御手段によって少なくとも前記ドレイン又は前記制御ゲート電極の一方に流れる電流値を制御する。

0011

本発明の半導体記憶装置の一態様例において、前記電流制御手段は、前記電流値を所定の一定値に保つ制御手段とされている。

0012

本発明の半導体記憶装置の一態様例においては、前記電流制御手段により制御された前記電流値の大きさに応じて前記しきい値が大きく設定される。

0013

本発明の半導体記憶装置の書き込み方法は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成された制御ゲート電極と、ソース/ドレインとを少なくとも備えたメモリセルに、少なくとも3種の異なるデータの1つを選択的に書き込む方法であって、少なくとも3つの所定値に制御された電流値から1つの電流値を選択する第1のステップと、少なくとも前記メモリセルの前記ドレイン又は前記制御ゲート電極の一方に前記選択された電流値を流す第2のステップとを有する。

0014

本発明の半導体記憶装置の書き込み方法の一態様例において、前記少なくとも3つの所定値に制御された電流値は前記メモリセルのしきい値電圧の異なるレベルに基づいて定められる。

0015

本発明の記憶媒体は、上記半導体記憶装置の書き込み方法を構成する前記第1及び第2のステップがコンピュータから読み出し可能に格納されている。

0016

本発明の半導体装置は、半導体基板上に形成された第1の絶縁層と、前記第1の絶縁層上に形成されたゲート電極と、前記ゲート電極の片側の一方の前記半導体基板上に形成された第1の導電領域と、前記ゲート電極の片側の他方の前記半導体基板上に形成された第2の導電領域と、電流値を多段階に可変することができる電流発生回路と、前記電流発生回路によって、前記第1、第2の導電領域の一方の導電領域に流れる電流値を制御する電流制御手段とを備える。

0017

本発明の半導体装置の一態様例においては、前記第1、第2の導電領域の内、一方の導電領域に接続された下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備え、前記下部電極、前記誘電体層、前記上部電極がキャパシタとして機能する。

0018

本発明の半導体装置の一態様例においては、前記第1の導電領域は、ソースとして機能し、前記第2の導電領域は、ドレインとして機能し、前記電流制御手段が、前記ドレインに流れる電流値を制御する電流制御手段であって、前記ゲート電極が、電荷蓄積層として機能し、前記電荷蓄積層上に第2の絶縁層を介して形成された制御ゲート電極と、前記電荷蓄積層に電荷を導入する電荷蓄積手段とを備える。

0019

本発明の半導体装置の一態様例においては、前記半導体装置は、3値以上の記憶状態を格納可能な多値半導体記憶装置である。

0020

本発明の半導体装置の一態様例においては、前記電荷蓄積手段が、多段階に電荷量を可変させる電荷量調整手段と、前記電荷量調整手段によって、少なくとも3種類の異なるしきい値から選択された1つのしきい値に対応するデータを前記電荷蓄積層に電荷量として導入する電荷導入手段とを備える。

0021

本発明の半導体装置の一態様例においては、前記電流制御手段が、抵抗値を可変可能な機能を備えた可変抵抗手段を有する。

0022

本発明の半導体装置の一態様例において、前記電流発生回路は、ある所定のデータ値に基づき電流値を可変させる手段とを備えている。

0023

〔作用〕
本発明においては、電流制御手段により所定値に制御された少なくとも3種類の電流値を発生し、これらの電流値から選択された1つの電流値をメモリセルに印加する。メモリセルに印加されるそれぞれの電流値の上限値が、メモリセルが耐え得る電流値に確実に制御されているため、メモリセルに過電流を印加することなく書き込み動作を行うことが可能となる。しかも、本発明においては、これらの制御された電流値を少なくとも3種類用意することにより、電流値を多値メモリセルのしきい値のそれぞれに対応させて、多値情報を1つのメモリセルに記憶させることが可能となる。

発明の効果

0024

本発明によれば、3値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止することができる。従って、信頼性を向上させた多値型の半導体記憶装置を提供することが可能となる。

発明を実施するための最良の形態

0025

以下、本発明の一実施形態を図面に基づいて説明する。図1は本発明の一実施形態に係る不揮発性半導体記憶装置であるEEPROMメモリセルアレイの一部を示す平面図である。また、図2は本実施形態のEEPROMの主要構成を示すブロック図である。また、図3シリコン半導体基板上に形成されたEEPROMの1つのメモリセルを示す概略断面図である。

0026

図1おいて、メモリセル10〜13は浮遊ゲ−ト106を有している。そして、ワ−ド線20がメモリセル10と11の制御ゲ−トにそれぞれ接続され、ワ−ド線21がメモリセル12と13の制御ゲ−トにそれぞれ接続されている。

0027

但し、実際には、各ワ−ド線と各コントロ−ルゲ−トは例えばポリシリコンにより一体に構成され、ワ−ド線自体が各メモリセルの領域において、そのコントロ−ルゲ−トを構成する。

0028

一方、メモリセル10と12のドレインにはそれぞれビット線22が接続され、メモリセル11と13のドレインにはそれぞれビット線23が接続されている。更に、各メモリセル10〜13のソ−スは共通のソ−ス線109に接続されている。

0029

図2に本実施形態のEEPROMの主要構成を示す。

0030

各メモリセル10〜13の制御ゲ−トに接続されたワ−ド線20,21が列デコ−ダ2に接続され、一方、各メモリセル10〜13のドレインに接続されたビット線22,23が行セレクタ4を介して行デコ−ダ3に接続されている。

0031

そして、アドレスバッファ5を介して入力されたアドレス信号がこれらのデコ−ダ2,3に送られ、これらのデコ−ダ2,3でそれぞれワ−ド線及びビット線の選択が行われる。

0032

各メモリセル10〜13は、図3に示すように、p型のシリコン半導体基板101上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域102の表面領域にリン(P)や砒素(As)等のn型不純物イオン注入されて形成された一対の不純物拡散層であるソース103及びドレイン104と、ソース103とドレイン104との間のチャネル領域C上にトンネル酸化膜105を介してパターン形成された各々孤立した島状の浮遊ゲート106と、浮遊ゲート106上にONO膜等からなる誘電体膜107を介してパターン形成されて浮遊ゲート106と容量結合する制御ゲート108とを有して構成されている。

0033

図2において、行デコ−ダ3によって選択されたメモリセルには、書き込み電圧発生回路6からの電圧が、電流制御回路8を介して各メモリセル10〜13のドレイン104又は制御ゲート108に印加される。ここで、ドレイン104又は制御ゲート108に流れ込む電流は、電流制御回路8によって制御されて上限値が確定される。

0034

図4は、電流制御回路8により制御された各電流値を模式的に示した特性図である。図4において縦軸は電流値を、横軸は時間を示している。電流制御回路8は、書き込み電圧発生回路6からの電圧を制御して4種類の電流値に設定することが可能である。図4においてI1 ,I2 ,I3 ,I4 はこれらの設定された電流値を示している。また、点線で示す曲線は、電流制御回路8を介さないで直接書き込み電圧制御回路6からの電圧をメモリセルのドレイン104に印加した場合の電流の変化を示している。

0035

これらの4種類の電流値から選択された1つの電流値を選択されたメモリセルに印加することによって、メモリセルにデ−タが書き込まれる。すなわち、外部からのデ−タ信号に応じてこの4種類の電流値から選択された電流値がメモリセルのドレイン104に流れ、浮遊ゲ−ト106に蓄積されていた電荷がトンネル酸化膜105を通過して引き抜かれる。

0036

定電流に制御されたそれぞれの電流値I1 〜I4 は、図4に示すように所定時間を経過すると漸近的所定電流I1 ’〜I4 ’に達する。図4に示すt0 は所定の書き込み時間を示している。メモリセルにI1 〜I4 のいずれかの電流を流してから時間t0 が経過した時点で、電流を停止させる。これにより、書き込み動作が終了する。

0037

なお、図4において電流値I1 〜I4 からI1 ’〜I4 ’に達するまでの曲線が異なるのは、図3に示すようにメモリセルのドレイン104と基板電位(V0)の間にそれぞれの電流値に対応した、バンドバンド間トンネル電流I0 が流れるためである。

0038

バンド−バンド間トンネル電流I0 は、メモリセルの書き込みが進み、浮遊ゲート106の電位がシリコン半導体基板101に対して上昇すると減少する。従って、供給電流が異なり書き込みの速度が異なるとバンド−バンド間トンネル電流I0 の減少傾向が異なるのである。

0039

このように、本実施形態に係るEEPROMは、定電流I1 〜I4 から選択された1つの電流値をメモリセルに流すことにより、図5に示すように4値(1V,2V,3V,4V)の各しきい値に対応した記憶情報が記憶可能とされている。各しきい値の大きさは電流値I1 〜I4 のそれぞれに対応し、電流値が大きくなるにつれ浮遊ゲ−ト106から引き抜かれる電荷量が大きくなるため、メモリセルのしきい値が小さく設定されることになる。

0040

図6は、図2に示す電流制御回路8の具体的構成を示す。電流制御回路8は、図6(a)に示すような、4種の異なるしきい値の負荷ランスタ(Tr1〜Tr4)、図6(b)に示すような4種の異なる抵抗値の電気抵抗(R1〜R4)、あるいは図6(c)示すようなコンデンサ(C1〜C4)、電気抵抗(r1〜r4)及びダイオ−ドからなる負荷手段8bを備えている。

0041

本発明は、図6(a)に示すように、第1のしきい値を備えたトランジスタTr1(I1 に対応)と、第1のしきい値とは異なる第2のしきい値を備えたトランジスタTr2(I2 に対応) 、第1、第2のしきい値とは異なる第3のしきい値を備えたトランジスタTr3(I3 に対応)、第1、第2、第3のしきい値とは異なる第4のしきい値を備えたトランジスタTr4(I4 に対応)を用いて説明したが、その代わりに、少なくとも3種類の異なるしきい値を設定可能な多値不揮発メモリを用いてもよい。

0042

この多値不揮発メモリセルは、図3に示す構成を持ち、浮遊ゲート電極に導入された電荷の量によってある所定のしきい値を持つものである。なお、このメモリは、電気的に消去しない限り、しきい値はそのまま設定される。また、新たなしきい値に設定(変更)したい場合は、浮遊ゲートに導入された電荷を電気的に消去した後、この浮遊ゲートの電荷の量を変更し、新たなしきい値に設定しなおすことが可能である。すなわち、このメモリは、浮遊ゲート電極の電荷の量を多段階に変更することにより、複数のしきい値に設定することが可能なメモリである。

0043

このように、負荷手段8bは4種類の電流値I1 ,I2 ,I3 ,I4 を設定するために4段階の負荷が設定されており、選択手段8aによってこれらの負荷のうちの1つを選択することが可能である。

0044

次に、本実施形態のEEPROMの使用方法について説明する。先ず、このEEPROMを用いた書き込み方法について述べる。書き込み時には、アドレスバッファ5からのアドレス信号に従って、列デコーダ2及び行デコーダ3によりメモリセル10〜13のいずれか1つを選択した後、入出力回路9からのバイナリデータ列を記憶情報とし、以下に示すように選択されたメモリセルの書き込み動作を行う。

0045

先ず、記憶情報”11”を書き込む場合、メモリセルの制御ゲート108に所定電圧を印加して、ソース103を開放し、ドレイン104を接地電位とする。この際、ドレイン104に流れる電流を図6(a)〜(c)における4段階の負荷手段8bのうちの1つを通過させて、図4に示すように、ドレイン104に流れる電流値を定常電流I4 に制御する。このとき、電子がドレイン104から浮遊ゲート106へ充分に注入され、メモリセルのしきい値電圧が4V程度となる。この記憶状態を”11”とする。

0046

次に、記憶情報”10”を書き込む場合、メモリセルの制御ゲート108を接地電位とし、ソース103を開放し、書き込み電圧制御回路からドレイン104に所定電圧を印加する。この際、ドレイン104に流れる電流を図6(a)〜(c)における4段階の負荷手段8bのうちの1つを通過させて、図4に示すように、ドレイン104に流れる電流値を定常電流I1 に制御する。

0047

このとき、電子がトンネル酸化膜105を通して浮遊ゲート106から引き抜かれ、しきい値電圧(VT)がシフトする。そして、メモリセルのしきい値電圧が3V程度となる。この記憶状態を”10”とする。

0048

次に、記憶情報”01”を書き込む場合、メモリセルの制御ゲート108を接地電位とし、ソース103を開放し、ドレイン108に所定電圧を印加する。この際、ドレイン104に流れる電流を図6(a)〜(c)における4段階の負荷手段8bのうちの1つを通過させて、図4に示すように、ドレイン104に流れる電流値を定常電流I2 に制御する。このとき、電子がトンネル酸化膜105を通して浮遊ゲート106から引き抜かれ、メモリセルのしきい値電圧が2V程度となる。この記憶状態を”01”とする。

0049

次に、記憶情報”00”を書き込む場合、メモリセルの制御ゲート108を接地電位とし、ソース103を開放し、ドレイン104に所定電圧を印加する。この際、ドレイン104に流れる電流を図6(a)〜(c)における4段階の負荷手段8bのうちの1つを通過させて、図4に示すように、ドレイン104に流れる電流値を定常電流I3 に制御する。このとき、電子がトンネル酸化膜105を通して浮遊ゲート106から引き抜かれ、メモリセルのしきい値電圧が1V程度となる。この記憶状態を”00”とする。

0050

従って、このEEPROMの書き込み方法では、しきい値を認識して定電流I1 〜I4 の1つを選択することにより、”00”,”01”,”10”,”11”のうちの任意のデータを書き込むことが可能である。また、ドレイン104を接地電位として、それぞれの定電流I1 〜I4 を制御ゲート108に印加することによって書き込みを行ってもよい。この場合、電流値I1 〜I4 の大きさに応じて浮遊ゲート106に蓄積される電荷量が大きくなるため、しきい値は電流値I1 〜I4 に伴って大きくなる。

0051

次いで、このEEPROMを用いた読み出し方法について説明する。読み出し時には、アドレスバッファ5からのアドレス信号に従って列デコーダ2、行デコーダ3によりメモリセル10〜13のうちの1つ、例えばメモリセル11を選択した後、以下に示すように当該メモリセル11の読み出し動作を行う。図7は、読み出し動作の各ステップを示すフローチャートである。

0052

選択されたメモリセル11から読み出される記憶情報は、図5に示すように、しきい値電圧(VT)が1V程度、2V程度、3V程度及び4V程度の4つのピーク(4値)をもった分布を示す。図5中で、R1と表示された範囲にしきい値電圧VT が検出された場合には記憶状態が”00”であり、R2と表示された範囲にしきい値電圧VT が検出された場合には記憶状態が”01”である。また、R3と表示された範囲にしきい値電圧VT が検出された場合には記憶状態が”10”であり、R4と表示された範囲にしきい値電圧VT が検出された場合には記憶状態が”11”である。

0053

従って、先ず、記憶状態が「R1或いはR2」と「R3或いはR4」との何れにあるか、即ちメモリセル11に記憶された記憶情報の上位ビットが”0”と”1”との何れであるかをトランジスタTr1を用いて判定する。この場合、図7に示すように、ソース3及びドレイン4とゲート電極6に5V程度を印加し(ステップS1)、ドレイン電流センスアンプ21で検出し、しきい値電圧VTとトランジスタTr1のしきい値電圧との大小関係を判定する(ステップS2)。このとき、しきい値電圧VT がトランジスタTr1のしきい値電圧より大きい場合、即ち、メモリセルのチャネル領域Cに流れる電流よりトランジスタTr1の電流が大きい場合には上位ビットが”1”であると判定され、しきい値電圧VTがトランジスタTr1のしきい値電圧より小さい場合、即ち、トランジスタTr1に流れる電流よりメモリセル11に流れる電流が大きい場合には上位ビットが”0”であると判定されて、記憶情報の上位ビットとして下位ビットに先立って出力端子D1から出力される(ステップS3,ステップS4)。

0054

次いで、しきい値電圧VTがトランジスタTr1のしきい値電圧より大きい場合には、同様の読み出し動作をトランジスタTr2を用い、メモリセル11に流れる電流とトランジスタTr2に流れる電流とを比較し(ステップS5)、しきい値電圧VT がトランジスタTr1のしきい値電圧より小さい場合には、同様の読み出し動作をトランジスタTr3を用いて判定する(ステップS6)。

0055

ステップS5において、しきい値電圧VTがトランジスタTr1のしきい値電圧より大きく、上述の読み出し動作でしきい値電圧VT がトランジスタTr2のしきい値電圧より大きい場合には、メモリセル11に記憶された記憶情報の下位ビットは”1”であると判定され、出力端子D0から出力される(ステップS7)。従ってこの場合、メモリセル11から読み出された記憶情報は”11”となる。

0056

一方、ステップS5において、しきい値電圧VTがトランジスタTr2のしきい値電圧より小さい場合には、メモリセル11に記憶された記憶情報は”10”であると判定され、出力端子D0から出力される(ステップS8)。従ってこの場合、メモリセル11から読み出された記憶情報は”10”となる。

0057

また、ステップS6において、しきい値電圧VTがトランジスタTr1のしきい値電圧より小さい場合、即ちトランジスタTr1の電流よりもメモリセル11の電流が大きい場合には、次にトランジスタTr3のしきい値電圧と比較し、メモリセル11のしきい値電圧が大きい場合、下位ビットが”1”と判定され、記憶情報の下位ビットとして出力端子D0から出力される(ステップS9)。従ってこの場合、メモリセル11から読み出された記憶情報は”01”となる。

0058

一方、上述の読み出し動作でしきい値電圧VTがトランジスタTr1のしきい値電圧より小さい場合、即ちトランジスタTr1の電流よりもメモリセル11の電流が大きい場合には、次にトランジスタTr3のしきい値電圧と比較し、メモリセルのしきい値電圧が小さい場合、下位ビットが”0”と判定され、記憶情報の下位ビットとして出力端子D0から出力される(ステップS10)。従ってこの場合、メモリセル11から読み出された記憶情報は”00”となる。

0059

なお、本実施形態では、記憶情報が4値(2ビット)の場合について説明したが、本発明は勿論これに限定されるものではない。例えば、記憶状態を3ビット(8値)とする場合、8種のしきい値電圧を記憶状態”000”,”001”,”010”,”011”,”100”,”101”,”110”,”111”に対応させ、読み出し時に所定の判定動作により前記8種のうちから1つの記憶状態を特定すればよい。更に、記憶情報がバイナリデータでなく、例えば0,1,2で構成される情報とする場合、記憶状態を”0”,”1”,”2”としたり、”00”,”01”,”02”,”10”,”11”,”12”,”20”,”21”,”22”とすることも可能である。このような場合では、前者では記憶状態を3値、後者では9値と表現することになろう。

0060

以上説明したように本実施形態においては、電流制御回路8により所定値に制御された4種類の電流値I1 〜I4 を発生し、これらの電流値から選択された1つの電流値をメモリセル10〜13の1つに印加する。メモリセル10〜13に印加されるそれぞれの電流値の上限値が、メモリセル10〜13が耐え得る電流値に確実に制御されているため、メモリセル10〜13に過電流を印加することなく書き込み動作を行うことが可能となる。

0061

更に、本実施形態においては、これらの制御された電流値を少なくとも3種類用意することにより、2値(=1ビット)以上のデータを記憶可能な多値メモリセルのしきい値のそれぞれにこの電流値を対応させて、多値情報を1つのメモリセルに記憶させることが可能となる。

0062

また、本発明はEEPROMに限定されるものでもなく、例えば、信号電荷を蓄積するメモリキャパシタと、メモリキャパシタを選択するためのアクセストランジスタとを有して構成されており、メモリキャパシタに所定の基準電圧を印加することにより電荷蓄積状態を設定し、基準電圧に対応した記憶情報を記憶する揮発性メモリである多値型のDRAMにも適用可能である。

0063

例えば、多値DRAMの場合は図8に示すような構成をしている。
p型シリコン基板201の表面部に選択的にフィールド酸化膜202(素子分離絶縁構造体)を形成することによってメモリセルアレーを形成する所定領域にアレー状に複数のトランジスタ形成領域が区画されている。

0064

トランジスタ形成領域のp型シリコン基板201表面に形成されたゲート酸化膜203と、トランジスタ形成領域を横断するワード電極204と、ワード電極204の両側に一対のn+型拡散層(ソース・ドレイン)205とを備える。また、p型シリコン基板201に形成された第1層間絶縁膜206と、第1層間絶縁膜206に形成された、この第1のワード電極204の両側のn+ 型拡散層205の一方の上部に第1のコンタクト孔C1とを有し、第1のコンタクト孔部内とその近傍に形成されたスタックポリシリコン膜207(第1導電膜)と、スタックポリシリコン膜207上に形成されたそれぞれ容量絶縁膜208、さらに容量ポリシリコン膜209(対向電極)が形成されている。更に、p型シリコン基板201上に形成された第2層間絶縁膜210、第3層間絶縁膜211(BPSG膜)と、この第1、第2、第3層間絶縁膜206,210,211に形成された第2のコンタクト孔(ビット線コンタクト孔)C2と、このコンタクト孔C2内に形成されたタングステンシリサイドなどのビット線212を備えている。更に、この多値化は、EEPROMやDRAMのみならず、その他諸々の半導体メモリにも適用可能である。

0065

更に、本実施形態おいて説明した書き込み方法や読み出し方法、そして特に記憶消去方法の機能を実現するように、各種のデバイスを動作させるためのプログラムコード自体及びそのプログラムコードをコンピュータに供給するための手段、例えばかかるプログラムコードを格納した、図2に示す記憶媒体31は本発明の範疇に属する。

0066

記憶媒体31は、記憶再生装置32により、そこに格納されているプログラムコードが読みだされてコンピュータを動作させる。なお、かかるプログラムコードを記憶する記憶媒体としては、例えばフロッピー登録商標ディスクハードディスク光ディスク光磁気ディスクCD−ROM磁気テープ不揮発性メモリカード、ROM等を用いることができる。

0067

また、コンピュータが供給されたプログラムコードを実行することにより、前述の実施形態の機能が実現されるだけでなく、そのプログラムコードがコンピュータにおいて稼働しているOS(オペレーティングシステム)或いは他のアプリケーションソフト等の共同して前述の実施形態の機能が実現される場合にもかかるプログラムコードは本発明に含まれる。

0068

更に、供給されたプログラムコードがコンピュータの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納された後、そのプログラムコードの指示に基づいてその機能拡張ボードや機能拡張ユニットに備わるCPU等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現されるシステムも本発明に含まれる。

図面の簡単な説明

0069

本発明の一実施形態に係るEEPROMのメモリセルアレイの一部を示す回路図である。
本発明の一実施形態に係るEEPROMの主要構成を示すブロック図である。
本発明の一実施形態に係るEEPROMのメモリセルを示す概略断面図である。
本発明の一実施形態に係るEEPROMのメモリセルに流れる電流値を示す特性図である。
本発明の一実施形態に係るEEPROMにおいて、しきい値電圧の分布を示す特性図である。
本発明の一実施形態に係るEEPROMの電流制御回路を示す模式図である。
本発明の一実施形態に係るEEPROMから4値の記憶情報を読み出す場合の各ステップを示すフロチャ−トである。
本発明の一実施形態の変形例に係る多値DRAMを示す概略断面図である。

符号の説明

0070

2列デコーダ
3行デコーダ
4行セレクタ
5アドレスバッファ
6書き込み電圧発生回路
8電流制御回路
8a 選択手段
8b負荷手段
9入出力回路
10,11,12,13メモリセル
20,21ワード線
22,23ビット線
31記憶媒体
32記憶再生装置
101シリコン半導体基板
102素子活性領域
103ソース
104ドレイン
105トンネル酸化膜
106浮遊ゲート
107誘電体膜
108制御ゲート
109 ソース線

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