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技術 高性能CMOSのためのFEOL/MEOL金属抵抗器

出願人 インターナショナル・ビジネス・マシーンズ・コーポレーション
発明者 チンサキンディ、アニル、ケークールボー、ダグラス、ディーラマチャンドラン、ヴィディヤラッセル、ロバート、エム
出願日 2005年8月4日 (15年3ヶ月経過) 出願番号 2007-524957
公開日 2008年3月27日 (12年8ヶ月経過) 公開番号 2008-509561
状態 特許登録済
技術分野 半導体集積回路 MOSIC,バイポーラ・MOSIC
主要キーワード 金属抵抗器 無機誘電材料 IC構造体 ポリシリコン抵抗器 基本方程式 薄膜抵抗器 有機誘電材料 相互接続構造体
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図面 (19)

課題・解決手段

厳しいシート抵抗許容誤差(約5%又はそれより少ないオーダー)、高い電流密度(約0.5mA/ミクロン又はそれより大きいオーダー)、拡散抵抗器より低い寄生容量及び標準的なBEOL金属抵抗器より低いTCRを有するFEOL/MEOL金属抵抗器(32)、及びそのような金属抵抗器(32)をCMOS技術に組み込むための種々の方法を提供する。

概要

背景

半導体集積回路(IC)においては、ICの他の電子部品抵抗を制御するために抵抗器を用いる場合がある。当業者に知られるように、抵抗器の抵抗Rは、抵抗器の長さL及び抵抗器の断面積逆数1/Aに比例し、L及びAは電流の流れる方向において測定される。したがって、抵抗器の抵抗を示す基本方程式は、RはL/Aに比例する、すなわち、R=αL/Aとなり、ここでR、L及びAは上で定義された通りである。

従来技術の抵抗器は、通常、ドーピング処理が施されたポリシリコンからできている。半導体デバイス集積度が高まるにつれ、半導体IC内の各々の構成部品は、同等であるか又はそれ以上の電気特性を提供しなければならない。それゆえ、小型化された抵抗器は、使用中にあまり変動しない一定の抵抗値を提供しなければならない。しかし、ポリシリコンの特性のため、ドーピング処理が施されたポリシリコンからできている従来技術の抵抗器は、限られた空間内で限られた抵抗しか提供できない。相対的に厳しい抵抗許容誤差を提供するためにポリシリコン抵抗器を採用することは、高度に集積された半導体デバイスを設計し製造する上で問題となる。

近年、ドーピング処理が施されたポリシリコン抵抗器は、ポリシリコンより厳しい抵抗許容誤差を有する材料からできている単一の薄膜抵抗器に取って代わられた。そのような材料の例としては、TiN及びTaNが挙げられるが、これらに限定されるものではない。36%の窒素ガス(N2)を含む窒化タンタル、TaNは、現在ほとんどの半導体デバイスのバックエンドオブ・ザ・ライン(BEOL:back−end−of−the−line)に用いられている材料である。良質の抵抗器を製造するために、より厳しい抵抗材料が用いられるが、通常それらは、非常に高い抵抗温度係数、すなわちTCRを示し、これは約−600ppm/℃のオーダーである。TCRは、抵抗と温度の正規化された1次導関数であり、抵抗器の性能を測定するための適切な手段を提供する。

従来技術の単一の薄膜抵抗器の高いTCR値のため、こうした抵抗器の抵抗は、通常の動作温度である約85度で用いられるときには大きく変動する傾向にあり、抵抗の変動は高性能半導体ICデバイスの性能を妨げる。例えば、50オームの抵抗を有する抵抗器が半導体ICに与えられた場合には、これが使用され、ジュール熱により加熱されるとき、抵抗器の高いTCRは、抵抗を望ましい50オームから15%〜20%程も大きく変化させる原因となることがある。したがって、50オームの抵抗器は、意図される抵抗値では作動されない。さらに、BEOL薄膜抵抗器の自己発熱により、低い電流密度を有する抵抗器がもたらされる。

フロント・エンド・オブ・ザ・ライン(FEOL:front−end−of−the−line)拡散抵抗器は、高い電流密度を可能にし、低い許容誤差(約10%のオーダー)を実現したが、これらの種類の抵抗器は基板内に形成されるために、高い寄生容量を有する。さらに、FEOL拡散抵抗器は非常に高いTCRを有する。

ポリシリコン抵抗器は、BEOL金属抵抗器よりわずかに高い電流密度(2倍)で使用することができ、低いTCR値及び寄生容量を有する(トレンチ分離領域の上に配置された場合)。これらの利点があるものの、ポリシリコン抵抗器は、他の抵抗器より高いシート抵抗の許容誤差を有する傾向がある。

概要

厳しいシート抵抗の許容誤差(約5%又はそれより少ないオーダー)、高い電流密度(約0.5mA/ミクロン又はそれより大きいオーダー)、拡散抵抗器より低い寄生容量及び標準的なBEOL金属抵抗器より低いTCRを有するFEOL/MEOL金属抵抗器(32)、及びそのような金属抵抗器(32)をCMOS技術に組み込むための種々の方法を提供する。

目的

上述の従来技術の抵抗器において、現在の半導体ICに必要な、例えば、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量といった全ての利点を備えるものはない。したがって、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量を有する、半導体ICにおいて用いるための抵抗器を提供する必要がある。

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

表面上に配置された少なくとも1つのフロントエンドオブ・ザ・ライン(FEOL)デバイスを含む半導体基板と、前記半導体基板の前記表面上に又はこれに近接して配置された、少なくとも導電性金属を含む少なくとも1つの抵抗器と、前記少なくとも1つの抵抗器上の第1のメタライゼーション・レベルと、を含む半導体IC構造体

請求項2

前記半導体基板にトレンチ分離領域をさらに含み、前記少なくとも1つの抵抗器が前記トレンチ分離領域上に位置決めされる、請求項1に記載の半導体IC構造体。

請求項3

前記導電性金属がTa、TaN、Ti、TiN、W、WN、NiCr、SiCr又は金属シリサイドを含む、請求項1に記載の半導体IC構造体。

請求項4

前記導電性金属がTiN、TaN、NiCr又はSiCrを含む、請求項3に記載の半導体IC構造体。

請求項5

前記導電性金属が約20nmから約50nmまでの厚さを有する、請求項1に記載の半導体IC構造体。

請求項6

前記導電性金属の下に配置されたエッチング停止層をさらに含む、請求項1に記載の半導体IC構造体。

請求項7

前記エッチング停止層が約20nmから約50nmまでの厚さを有する、請求項6に記載の半導体IC構造体。

請求項8

前記少なくとも1つの抵抗器の上に誘電材料をさらに含む、請求項1に記載の半導体IC構造体。

請求項9

前記第1メタライゼーション・レベルが導電性金属で充填されたコンタクト開口部を有する中間誘電材料を含む、請求項1に記載の半導体IC構造体。

請求項10

前記少なくとも1つのFEOLデバイスが、電界効果トランジスタバイポーラトランジスタBiCMOSデバイス、又は受動デバイスを含む、請求項1に記載の半導体IC構造体。

請求項11

金属抵抗器をCMOS技術に組み込むための方法であって、少なくとも1つのFEOLデバイスを半導体基板の表面上に形成するステップと、導電性金属を含む少なくとも1つの抵抗器を前記半導体基板の表面上に又はこれに近接して形成するステップと、第1のメタライゼーション・レベルを前記半導体構造体の上に形成するステップと、を含む方法。

請求項12

前記少なくとも1つのFEOLデバイスが、電界効果トランジスタ、バイポーラ・トランジスタ、BiCMOSデバイス、又は受動デバイスを含む、請求項11に記載の方法。

請求項13

前記半導体基板がトレンチ分離領域を含み、前記少なくとも1つの抵抗器がその上に形成される、請求項11に記載の方法。

請求項14

前記少なくとも1つの抵抗器を形成する前記ステップが、エッチング停止層を前記少なくとも1つのFEOLデバイス上に形成するステップと、導電性金属を前記エッチング停止層の上に形成するステップと、誘電材料を前記導電性金属の上に形成するステップと、前記導電性金属及び前記誘電材料を含むスタックを与えるように、前記導電性金属及び前記誘電材料をパターン形成するステップと、を含む請求項11に記載の方法。

請求項15

前記少なくとも1つの抵抗器を形成する前記ステップが、平坦化した誘電材料を前記少なくとも1つのFEOLデバイスを含む前記半導体基板の前記表面上に与えるステップと、導電性金属を前記平坦化した誘電材料上に形成するステップと、誘電材料を前記導電性金属上に形成するステップと、スタックを与えるように、前記導電性金属及び前記誘電材料をパターン形成するステップと、を含む、請求項11に記載の方法。

請求項16

前記少なくとも1つの抵抗器を形成する前記ステップが、シリサイド金属層を前記少なくとも1つのFEOLデバイスを含む前記半導体基板の上に形成するステップと、誘電材料を前記シリサイド金属層の上に形成するステップと、前記半導体基板の前記表面上に少なくとも1つのスタックを与えるように、前記誘電材料及び前記シリサイド金属層をパターン形成するステップと、前記スタックの前記シリサイド金属層を金属シリサイドに変換させるようにアニール処理するステップであって、前記スタックの前記金属シリサイドが抵抗器の導体を含む、ステップと、を含む請求項11に記載の方法。

請求項17

前記導電性金属がTa、TaN、Ti、TiN、W、WN、NiCr、SiCr又は金属シリサイドを含む、請求項11に記載の方法。

請求項18

前記導電性金属がTiN、TaN、NiCr又はSiCrを含む、請求項17に記載の方法。

請求項19

前記導電性金属が約20nmから約50nmまでの厚さを有する、請求項11に記載の方法。

請求項20

前記第1のメタライゼーション・レベルを形成するステップが、中間誘電材料を形成するステップと、前記中間誘電材料にコンタクト開口部を与えるステップと、前記コンタクト開口部を導電性金属で充填するステップとを含む、請求項11に記載の方法。

請求項21

金属抵抗器をCMOS技術に組み込むための方法であって、半導体基板の表面上に配置された少なくとも1つのFEOLデバイスを含む構造体を与えるステップと、前記少なくとも1つのFEOLデバイスを含む前記構造体上にエッチング停止層を形成するステップと、導電性金属を前記エッチング停止層の上に形成するステップと、誘電材料を前記導電性金属の上に形成するステップと、前記導電性金属及び前記誘電材料を含むスタックを与えるように、前記導電性金属及び前記誘電材料をパターン形成するステップと、前記第1のメタライゼーション・レベルを前記少なくとも1つのFEOLデバイス及び前記スタックの上に形成するステップと、を含む方法。

請求項22

前記少なくとも1つのFEOLデバイスが、電界効果トランジスタ、バイポーラ・トランジスタ、BiCMOSデバイス、又は受動デバイスを含む、請求項21に記載の方法。

請求項23

前記半導体基板がトレンチ分離領域を含み、前記少なくとも1つの抵抗器がその上に形成される、請求項21に記載の方法。

請求項24

前記導電性金属がTa、TaN、Ti、TiN、W、WN、NiCr又はSiCrを含む、請求項21に記載の方法。

請求項25

前記導電性金属がTiN、TaN、NiCr又はSiCrを含む、請求項24に記載の方法。

請求項26

前記導電性金属が約20nmから約50nmまでの厚さを有する、請求項21に記載の方法。

請求項27

前記エッチング停止層が約20nmから50nmまでの厚さを有する、請求項21に記載の方法。

請求項28

金属抵抗器をCMOS技術に組み込むための方法であって、少なくとも1つのFEOLデバイスを含む半導体基板の表面上に配置された平坦化された誘電材料を含む構造体を与えるステップと、導電性金属を前記平坦化された誘電体上に形成するステップと、誘電材料を前記導電性金属の上に形成するステップと、スタックを与えるように、前記導電性金属及び前記誘電材料をパターン形成するステップと、少なくとも前記スタック、前記平坦化された誘電体、及び前記少なくとも1つのFEOLデバイスの上に第1のメタライゼーション・レベルを形成するステップと、を含む方法。

請求項29

前記少なくとも1つのFEOLデバイスが、電界効果トランジスタ、バイポーラ・トランジスタ、BiCMOSデバイス、又は受動デバイスを含む、請求項28に記載の方法。

請求項30

前記半導体基板がトレンチ分離領域を含み、前記少なくとも1つの抵抗器がその上に形成される、請求項28に記載の方法。

請求項31

前記導電性金属が、Ta、TaN、Ti、TiN、W、WN、NiCr又はSiCrを含む、請求項28に記載の方法。

請求項32

前記導電性金属が、TiN、TaN、NiCr又はSiCrを含む、請求項31に記載の方法。

請求項33

前記導電性金属が約20nmから約50nmまでの厚さを有する、請求項28に記載の方法。

請求項34

前記平坦化された誘電材料が酸化物を含む、請求項28に記載の方法。

請求項35

金属抵抗器をCMOS技術に組み込むための方法であって、半導体基板の表面上に配置された少なくとも1つのFEOLデバイスを含む構造体を与えるステップと、シリサイド金属層を前記構造体の上に形成するステップと、誘電材料を前記シリサイド金属層の上に形成するステップと、パターン形成された誘電材料の少なくとも1つのスタックを前記シリサイド金属層の一部の上に与えるように、前記誘電材料をパターン形成するステップであって、前記少なくとも1つのスタックが前記半導体基板の前記表面上に配置される、ステップと、前記スタックの少なくとも前記シリサイド金属層を金属シリサイドに変換するようにシリサイド化するステップであって、前記スタックの前記金属シリサイドが抵抗器の導体を含む、ステップと、第1のメタライゼーション・レベルを少なくとも前記スタック及び前記少なくとも1つのFEOLデバイス上に形成するステップと、を含む方法。

請求項36

前記少なくとも1つのFEOLデバイスが、電界効果トランジスタ、バイポーラ・トランジスタ、BiCMOSデバイス、又は受動デバイスを含む、請求項35に記載の方法。

請求項37

前記シリサイド金属層が、Ti、Ta、W、Co、Ni、Pt、Pd、又はこれらの合金を含む、請求項35に記載の方法。

請求項38

前記シリサイド化ステップが約300℃から約600℃までの温度で行われる第1アニールを含む、請求項35に記載の方法。

請求項39

前記第1アニールの後で、未反応シリサイド金属層を選択的に除去するために湿式エッチング・プロセスが採用される、請求項38に記載の方法。

請求項40

前記シリサイド化ステップの一部として第2アニールをさらに含み、前記第2アニールが約600℃から約800℃までの温度で行われる、請求項39に記載の方法。

技術分野

0001

本発明は、半導体集積回路に用いるための金属抵抗器に関し、より具体的には、例えば高融点金属窒化物のような金属抵抗器を相補型金属酸化膜半導体(CMOS)技術に組み込むための方法に関する。さらに本発明は、本発明の方法を使用して形成される半導体構造体に関する。

背景技術

0002

半導体集積回路(IC)においては、ICの他の電子部品抵抗を制御するために抵抗器を用いる場合がある。当業者に知られるように、抵抗器の抵抗Rは、抵抗器の長さL及び抵抗器の断面積逆数1/Aに比例し、L及びAは電流の流れる方向において測定される。したがって、抵抗器の抵抗を示す基本方程式は、RはL/Aに比例する、すなわち、R=αL/Aとなり、ここでR、L及びAは上で定義された通りである。

0003

従来技術の抵抗器は、通常、ドーピング処理が施されたポリシリコンからできている。半導体デバイス集積度が高まるにつれ、半導体IC内の各々の構成部品は、同等であるか又はそれ以上の電気特性を提供しなければならない。それゆえ、小型化された抵抗器は、使用中にあまり変動しない一定の抵抗値を提供しなければならない。しかし、ポリシリコンの特性のため、ドーピング処理が施されたポリシリコンからできている従来技術の抵抗器は、限られた空間内で限られた抵抗しか提供できない。相対的に厳しい抵抗許容誤差を提供するためにポリシリコン抵抗器を採用することは、高度に集積された半導体デバイスを設計し製造する上で問題となる。

0004

近年、ドーピング処理が施されたポリシリコン抵抗器は、ポリシリコンより厳しい抵抗許容誤差を有する材料からできている単一の薄膜抵抗器に取って代わられた。そのような材料の例としては、TiN及びTaNが挙げられるが、これらに限定されるものではない。36%の窒素ガス(N2)を含む窒化タンタル、TaNは、現在ほとんどの半導体デバイスのバックエンドオブ・ザ・ライン(BEOL:back−end−of−the−line)に用いられている材料である。良質の抵抗器を製造するために、より厳しい抵抗材料が用いられるが、通常それらは、非常に高い抵抗温度係数、すなわちTCRを示し、これは約−600ppm/℃のオーダーである。TCRは、抵抗と温度の正規化された1次導関数であり、抵抗器の性能を測定するための適切な手段を提供する。

0005

従来技術の単一の薄膜抵抗器の高いTCR値のため、こうした抵抗器の抵抗は、通常の動作温度である約85度で用いられるときには大きく変動する傾向にあり、抵抗の変動は高性能半導体ICデバイスの性能を妨げる。例えば、50オームの抵抗を有する抵抗器が半導体ICに与えられた場合には、これが使用され、ジュール熱により加熱されるとき、抵抗器の高いTCRは、抵抗を望ましい50オームから15%〜20%程も大きく変化させる原因となることがある。したがって、50オームの抵抗器は、意図される抵抗値では作動されない。さらに、BEOL薄膜抵抗器の自己発熱により、低い電流密度を有する抵抗器がもたらされる。

0006

フロント・エンド・オブ・ザ・ライン(FEOL:front−end−of−the−line)拡散抵抗器は、高い電流密度を可能にし、低い許容誤差(約10%のオーダー)を実現したが、これらの種類の抵抗器は基板内に形成されるために、高い寄生容量を有する。さらに、FEOL拡散抵抗器は非常に高いTCRを有する。

0007

ポリシリコン抵抗器は、BEOL金属抵抗器よりわずかに高い電流密度(2倍)で使用することができ、低いTCR値及び寄生容量を有する(トレンチ分離領域の上に配置された場合)。これらの利点があるものの、ポリシリコン抵抗器は、他の抵抗器より高いシート抵抗の許容誤差を有する傾向がある。

発明が解決しようとする課題

0008

上述の従来技術の抵抗器において、現在の半導体ICに必要な、例えば、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量といった全ての利点を備えるものはない。したがって、厳しいシート抵抗の許容誤差、高い電流密度、及び低い寄生容量を有する、半導体ICにおいて用いるための抵抗器を提供する必要がある。

課題を解決するための手段

0009

本発明は、既存の拡散抵抗器より厳しいシート抵抗の許容誤差(約5%又はそれより少ないオーダー)、高い電流密度(約0.5mA/ミクロン又はそれより大きいオーダー)、低い寄生容量、及びBEOL抵抗器より低いTCR(60%)を有するFEOL/MEOL:middle−end−of−the−line(ミドル・エンド・オブ・ザ・ライン)金属抵抗器を提供する。

0010

具体的には、本発明は、
表面上に配置された少なくとも1つのフロント・エンド・オブ・ザ・ライン(FEOL)デバイスを含む半導体基板と、
前述の半導体基板の前述の表面上に又はこれに近接して配置された、少なくとも導電性金属を含む少なくとも1つの抵抗器と、
前述の少なくとも1つの抵抗器上の第1のメタライゼーション・レベルと、
を含む半導体IC構造体を提供する。

0011

上述の半導体IC構造体に加えて、本発明は、これを製造するための種々の方法を提供する。具体的には、本発明の方法は、金属抵抗器をCMOS技術に組み込むための手段を提供する。広義では、本発明の方法は、
少なくとも1つのFEOLデバイスを半導体基板の表面上に形成するステップと、
導電性金属を含む少なくとも1つの抵抗器を前述の半導体基板の表面上に又はこれに近接して形成するステップと、
第1のメタライゼーション・レベルを前述の半導体構造体の上に形成するステップと、
を含む。

0012

本発明の一実施形態においては、処理工程は、
半導体基板の表面上に配置された少なくとも1つのFEOLデバイスを含む構造体を与えるステップと、
前述の少なくとも1つのFEOLデバイスを含む前述の構造体上にエッチング停止層を形成するステップと、
導電性金属を前述のエッチング停止層の上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
前述の導電性金属及び前述の誘電材料を含むスタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
前述の第1のメタライゼーション・レベルを前述の少なくとも1つのFEOLデバイス及び前述のスタックの上に形成するステップと、
を含む。

0013

本発明の別の方法は、
少なくとも1つのFEOLデバイスを含む半導体基板の表面上に配置された平坦化された誘電材料を含む構造体を与えるステップと、
導電性金属を前述の平坦化された誘電体上に形成するステップと、
誘電材料を前述の導電性金属の上に形成するステップと、
スタックを与えるように、前述の導電性金属及び前述の誘電材料をパターン形成するステップと、
少なくとも前述のスタック、前述の平坦化された誘電体、及び前述の少なくとも1つのFEOLデバイスの上に第1のメタライゼーション・レベルを形成するステップと、
を含む。

0014

本発明のさらに他の方法は、
半導体基板の表面上に配置された少なくとも1つのFEOLデバイスを含む構造体を与えるステップと、
シリサイド金属層を前述の構造体の上に形成するステップと、
誘電材料を前述のシリサイド金属層の上に形成するステップと、
パターン形成された誘電材料の少なくとも1つのスタックを前述のシリサイド金属層の一部の上に与えるように、前述の誘電材料をパターン形成するステップであって、前述の少なくとも1つのスタックが前述の半導体基板の前述の表面上に配置される、ステップと、
前述の少なくとも1つのスタックの少なくとも前述のシリサイド金属層を金属シリサイドに変換するようにシリサイド化するステップであって、前述のスタックの前述の金属シリサイドが抵抗器の導体を含む、ステップと、
第1のメタライゼーション・レベルを少なくとも前述のスタック及び前述の少なくとも1つのFEOLデバイス上に形成するステップと、
を含む。

発明を実施するための最良の形態

0015

ここで、少なくとも1つのFEOLデバイスを含む半導体基板表面上に又はこれに近接して金属抵抗器を含む半導体IC構造体、及びこれを製造するための方法を提供する本発明を、本明細書に付随する図面を参照することによって、より詳細に説明する。図面は、例示目的のために提供されており、したがって、縮尺通りに描かれたものではない。本明細書に付随する図面においては、同様な要素及び/又は構成部品は、同様の参照番号により示されることがわかる。

0016

上述のように、本発明は、厳しいシート抵抗の許容誤差(約5%又はそれより少ないオーダー)、高い電流密度(約0.5mA/ミクロン又はそれより大きいオーダー)、低い寄生容量、及び低いTCRを有するFEOL/MEOL金属抵抗器を提供する。金属抵抗器はCMOS技術に組み込まれて、半導体基板の表面上に又はこれに近接して配置される。「近接して」とは、第1の金属相互接続レベルより下の距離内にあることを意味する。本発明の図面に示される幾つかの実施形態においては、金属抵抗器は、トレンチ分離領域上に配置される。この構成が示され説明されるが、本発明は、さらに、金属抵抗器が、トレンチ分離領域をもたない半導体の表面上に配置された実施形態も考慮する。

0017

第1の実施形態
最初に、図1ないし図6に示される実施形態について説明する。本実施形態は、図1に示される構造体10を与えることにより始まる。構造体10は、処理済半導体基板12に配置された少なくとも1つのトレンチ分離領域14を含む処理済半導体基板12と、該半導体基板12の表面上に配置された少なくとも1つのFEOLデバイス16とを含む。図面においては、少なくとも1つのFEOLデバイス16は、電界効果トランジスタFET)であり、ソースドレイン領域18と、ソース/ドレイン領域18の上に配置されたシリサイド領域20と、ゲート誘電体24と、ゲート誘電体24上に配置された任意的なシリサイド領域20’と、少なくとも1つのゲート誘電体24の側壁に配置された少なくとも1つのスペーサ26と、を含む。FETをFEOLデバイスとして示しているが、本発明は、さらに、例えば、バイポーラトランジスタBiCMOSデバイス、受動デバイス、及び処理のフロント・エンドで形成されるいずれかの他の同様なデバイスを含む他の種類のFEOLデバイスを考慮する。さらに、こうしたFEOLデバイスの組み合わせもまた考慮する。

0018

処理済半導体基板12は、例えば、Si、SiGe、SiGeC、SiC、GaAsInPInAsシリコンオンインシュレータSOI)、SiGeオン・インシュレータ(SGOI)、及びSi/SiGeといった層状半導体を含むいずれかの半導体材料を含むことができる。処理済半導体基板12は、Si含有半導体材料を含むことが好ましい。

0019

ゲート誘電体22は、酸化物、窒化物酸窒化物、又はこれらのスタックといったいずれかの絶縁材料も含む。ゲート誘電体22は、SiO2、TiO2、Al2O3及び同様なものなどの酸化物であることが好ましい。ゲート導体24は、ドープ処理が施されたポリシリコン、金属、金属シリサイド、金属窒化物、及びこれらの組み合わせを含むいずれかの導体材料を含む。

0020

トレンチ分離領域14がある場合には、これは例えば、テトラエチルオルソシリケート(TEOS)又は高密度プラズマ酸化物(HDPO)といったトレンチ誘電材料を含む。

0021

当業者に周知の従来の技術を使用して、少なくとも1つのFEOLデバイス16を形成する。例えば、少なくとも1つのFEOLデバイス16がFETであるときには、FETを形成できる従来のCMOS処理ステップを用いることができる。バイポーラ・トランジスタが用いられるときには、従来のバイポーラ・トランジスタ処理ステップを用いることができる。さらに、BiCMOSが用いられるときには、従来のバイポーラ処理ステップ及びCMOS処理ステップを用いることができる。

0022

本発明は、FEOLデバイスを製造するのに現在利用可能な技術又は将来開発される技術のいずれの技術も用いることができるため、FEOLデバイス16の形成において用いられる種々の処理ステップの詳細は、本発明には重要ではない。

0023

図1に示される構造体10を与えた後で、トレンチ分離領域14及び少なくとも1つのFEOLデバイス16の上を含む構造体全体にエッチング停止層30が形成される。結果として得られる構造体が図2に示される。

0024

エッチング停止層30は、例えば、化学気相堆積法CVD)、プラズマ補助化学気相堆積法(PECVD)、化学溶液堆積法蒸着法、原子層堆積法(ALD)及び他の同様な堆積プロセスを含むいずれかのコンフォーマル堆積プロセスを使用して形成される。形成されたエッチング停止層30の厚さは、用いられる堆積プロセス、並びに、採用される絶縁材料の種類に応じて異なることができる。通常、及び例示目的のために、エッチング停止層30は、約20nmから約50nmまでの厚さを有することが好ましく、約30nmから約40nmまでの厚さを有することが更に好ましい。

0025

エッチング停止層30は、エッチング・プロセスを停止することができる層として作用することができるいずれかの絶縁材料を含むことができる。例示的には、エッチング停止層30は、酸化物、窒化物、酸窒化物又はこれらのいずれかの組み合わせを含むことができる。好ましい実施形態においては、エッチング停止層30は、SiN又はシリコン酸窒化物で構成される。

0026

次に、図3に示されるように、導電性金属32をエッチング停止層30の表面上に形成する。導電性金属32は、ポリシリコンより厳しい抵抗許容誤差を有するいずれかの金属を含むことができる。導電性金属32として用いることができる材料は、これらに限られるものではないが、Ta、TaN、Ti、TiN、W、WN、NiCr、SiCr及び同様のものを含む。ここでは、これらの材料の組み合わせもまた考慮される。導電性金属32は、TaN、TiN、NiCr又はSiCrを含むことが好ましく、TaN及びTiNが特に好ましい。導電性金属32は、通常、厚さが約20から約50nmまでの薄膜であることが好ましく、約30nmから約40nmまでであることが更に好ましい。

0027

導電性金属32は、例えば、CVC、PECVD、スパッタリング法、めっき、蒸着法、ALD及び他の同様な堆積プロセスを含むいずれかの堆積プロセスを使用して、エッチング停止層30の上に形成することができる。

0028

導電性金属32を形成した後で、誘電材料34が導電性金属32上に形成され、例えば図4に示されるような構造体が形成される。本発明のこの時点で形成される誘電材料34は、酸化物、窒化物、酸窒化物又はこれらのいずれかの組み合わせを含むことができる。誘電材料34は、エッチング停止層30と同じ又は異なる絶縁材料とすることができる。一実施例においては、エッチング停止層30及び誘電材料34は、両方ともSiNで構成される。

0029

本発明のこの時点で形成される誘電材料34は、これを形成するのに用いられる技術、並びに、採用される絶縁材料の種類に応じて、可変の厚さを有することができる。誘電材料34は、通常、約30nmから約60nmまでの厚さを有することが好ましく、約40nmから約50nmまでの厚さが更に好ましい。誘電材料34は、エッチング停止層30を形成するのに用いられた堆積プロセスと同じでもよいし又は異なっていてもよい従来の堆積プロセスを使用して形成される。したがって、誘電材料34を形成するのに、CVD、PECVD、蒸着法、ALD、化学溶液堆積法を用いることができる。

0030

次に、パターン形成された誘電材料34及びパターン形成された導電性金属32を含むスタック36が形成され、例えば図5に示される。スタック36は、本発明のFEOL/MEOL金属抵抗器(すなわち導電性金属32)を含む。図示のように、パターン形成された導電性金属32は、処理済半導体基板12の表面に近接して配置され、エッチング停止層30によってのみ分離されている。図示実施形態においては、パターン形成された導電性金属32を含むスタック36は、トレンチ分離領域14の上に形成される。幾つかの実施形態においては、スタック36を半導体材料の上に配置する。

0031

スタック36は、リソグラフィ及びエッチングによって形成される。リソグラフィ・ステップは、フォトレジスト(図示せず)を誘電材料34の表面上に塗布するステップと、このフォトレジストを放射線パターン露光するステップと、従来のレジスト現像機を使用してこのパターンをフォトレジストに現像するステップとを含む。エッチング・ステップは、従来の乾式エッチング・プロセス、湿式エッチング・プロセス、又は、誘電材料34及び下にある導電性金属32の保護されていない部分を選択的に除去し、エッチング停止層30で停止することができるこれらの組み合わせのいずれかを含む。

0032

採用できる乾式エッチング・プロセスは、反応性イオン・エッチング(RIE)、プラズマ・エッチング、イオンビーム・エッチング又はレーザーアブレーションを含む。湿式エッチング・プロセスが採用されるときには、通常、定時的なエッチングが用いられ、エッチング液は、誘電材料34及び対応する下にある導電性金属32の保護されていない部分を除去できるものでなければならない。

0033

スタック36を形成した後で、少なくとも1つのメタライゼーション・レベル(すなわち、第1のメタライゼーション・レベル)が従来のBEOL処理によって形成される。これは、堆積により中間誘電体材料(ILD)40を形成するステップと、中間誘電体(ILD)40にコンタクト開口部を形成するステップと、コンタクト開口部を導電性金属42で充填するステップとを含む。結果として得られる構造体が図6に示される。ILD40は、従来の有機誘電材料ポリイミドポリアミドシリコン含有ポリマー等)又は、無機誘電材料ホウ素がドープされたケイ酸塩ガラス(BPSG:boron phosphorus doped silicate glass又はSiO2)のいずれかを含み、通常、相互接続構造体に採用される。ILD40は、多孔性であってもよいし、又は無孔性であってもよく、CVD、PECVD、化学溶液堆積法、スピン・オン・コーティング、蒸着法等を含むいずれかの既知の堆積プロセスを使用して形成することができる。ILD40は、約400nmから約600nmまでの厚さであることが好ましい。

0034

導電性金属42は、通常、相互接続構造体で用いられるいずれかの導電性配線材料を含む。したがって、導電性金属42は、例えばCu、Al、Ta、TaN、W、又はこれらの合金及びシリサイドを含むことができる。導電性金属42は、スパッタリング法、めっき、CVC、PECV、蒸着法などの堆積プロセスにより形成される。

0035

バイア及びラインを含むコンタクト開口部は、リソグラフィ及びエッチングにより形成される。当業者に知られるように、バイアはラインより幅が狭い。図面においては、バイアはILD40を貫通し、ラインは前述のバイアの上に配置される。

0036

第2の実施形態
半導体基板12と、トレンチ分離領域14と、FEOLデバイス16及び16’とを含む図7に示される構造体50について説明する。FEOLデバイス16はFETであり、FEOLデバイス16’はバイポーラ・デバイスである。明確さのために、本発明の図面においては、FEOLデバイス16及び16’は、単一のボックスとして示される。図7に示される構造体は、図1に関して第1の実施形態に説明された技術を用いて形成される。

0037

次に、ホウ素がドープされたケイ酸塩ガラス又は別の同様なILD材料(上述の第1の実施形態を参照されたい)といった酸化物とすることができる平坦化された誘電材料52が形成される。平坦化された誘電材料52は、従来の堆積プロセスによって形成され、必要であれば、化学的機械研磨(CMP)又は研削処理といった平坦化法を採用することができる。平坦化された誘電材料52を含む、結果として得られる構造体が図8に示される。平坦化された誘電材料52は、FEOLデバイス16及び16’の高さよりわずかに大きい厚さを有する。具体的には、平坦化された誘電材料52は、約400nmから約760nmまでの厚さを有することが好ましく、約450nmから約550nmまでの厚さを有することが更に好ましい。

0038

次に、導電性金属32を、平坦化した誘電材料52の表面上に形成して、図9に示される構造体を与える。第2の実施形態に用いられる導電性金属32に関する詳細は第1の実施形態で説明されたものと同じである。

0039

導電性金属32を構造体上にが形成した後、誘電材料34を導電性金属32の上に形成して、図10に示される構造体を与える。第2の実施形態に用いられる誘電材料34に関する詳細は第1の実施形態で説明されたものと同じである。

0040

次に、スタック36を形成して、図11に示される構造体を与える。スタック36は、第1の実施形態で上述されたように形成する。

0041

次に、図12に示される構造体は、BEOL処理を受けて、その上に第1のメタライゼーション・レベル38を形成することができる。BEOL処理は、ILD40を形成するステップと、導電性金属42で充填されるコンタクト開口部を与えるステップと、を含む。本発明の第2の実施形態のこのステップに関する詳細は、上述されたものと同じである。

0042

第3の実施形態
本実施形態は、抵抗器が、FEOLデバイスのシリサイド化中に形成される金属シリサイドを含む点で上述の実施形態とは異なる。本発明の第3の実施形態は、図13に示される構造体60を与えることから始まる。この構造体は、少なくとも1つのトレンチ分離領域14を含む半導体基板12の表面上に配置された少なくとも1つのFEOLデバイス16を含む。図に例示されるFEOLデバイス16は、まだいずれのシリサイド領域も含まないFETである。FETデバイスが示されているが、第3の実施形態は、シリサイド領域を含む他のFEOLデバイスを扱うことができる。

0043

次に、シリサイド金属層62が構造体の上に形成され、その構造体が図14に示される。本発明の本実施形態に用いられるシリサイド金属62は、シリコンに反応して金属シリサイドを形成できるいずれの金属をも含む。そのような金属の例は、これらに限られるものではないが、Ti、Ta、W、Co、Ni、Pt、Pd及びこれらの合金を含む。本発明に用いられるシリサイド金属層62は、例えば、スパッタリング法、化学的気相堆積法、蒸着法、化学溶液堆積法、めっきなどを含むいずれかの従来の堆積プロセスを用いて堆積することができる。シリサイド金属層62の厚さは異なることができるが、通常、シリサイド金属層62は、約10nmから約50nmまでの厚さを有する。

0044

次に、本発明の第1の実施形態で上述された技術を使用して、誘電材料34がシリサイド金属層62の上に形成される。誘電材料34を含む構造体は、例えば図15に示される。

0045

次に、リソグラフィ及びエッチングによって、誘電材料34にパターン形成をして、シリサイド化金属層62の一部分にわたりパターン形成された誘電材料34の少なくとも1つのスタック36が形成される。図16に示されるように、少なくとも1つのスタック36は半導体基板12の表面上に配置される。スタック36内のシリサイド金属層62は、本発明の金属抵抗器になり、シリコンの上に配置されるパターン形成された誘電材料の下にない残りのシリサイド金属層62部分は、ソース/ドレイン領域18の上に配置されたシリサイド領域20及びゲート導体24の上に配置されたシリサイド領域20’になる。

0046

次に、構造体は、各スタックのシリサイド金属層62を金属シリサイドに変換するようにアニール処理される。アニール処理は、第1のアニールと、選択的エッチング・プロセスと、任意的な第2のアニールとを含む。第1のアニールは、通常、第2のアニールより低温で行われる。通常、第1アニール・ステップは、高抵抗シリサイド相材料を形成する場合と形成しない場合とがあり、連続加熱方式又は種々のランプソーク加熱サイクルを用いて、約300℃から約600℃までの温度で行われる。より好ましくは、第1アニール・ステップは約350℃から約550℃までの温度で行われる。第2アニール・ステップは、連続加熱方式又は様々なランプ・ソーク加熱サイクルを用いて、約600℃から約800℃までの温度で行われる。より好ましくは、第2アニール・ステップは、約650℃から約750℃までの温度で行われる。第2のアニールは、通常、高抵抗のシリサイドをより抵抗の低いシリサイド相に変換するものである。

0047

シリサイドのアニールは、例えばHe、Ar、N2、又はフォーミングガスなどの気体雰囲気で実施される。ソース/ドレインのシリサイド・コンタクトのアニール・ステップは、異なる雰囲気を用いてもよいし、又は、アニール・ステップは、同じ雰囲気で実施してもよい。例えば、両方のアニール・ステップにHeを用いてもよいし、又は、第1アニール・ステップにHeを用い、第2アニール・ステップにフォーミング・ガスを用いてもよい。

0048

第1のアニール後に行われる選択的エッチングは、構造体からあらゆる露光後の未反応シリサイド金属層を除去できる乾式エッチング・プロセスを含む。図17は、シリサイドのアニール及び選択的エッチング後の構造体を示す。本実施形態においては、パターン形成された誘電材料34は、エッチマスクとして作用する。この図面においては、シリサイド領域64が本発明の金属抵抗器である。パターン形成された誘電材料34は、選択的エッチングの後に除去することができるが、その必要はない。

0049

次に、第1のメタライゼーション・レベル38を図17に示される構造体上に形成して、図18に示される構造体を与える。本発明のこのステップに関する詳細は、本発明の第1の実施形態で上述されたものと同じである。

0050

本発明の種々の実施形態は、第1のメタライゼーション・レベルの下の半導体基板上に金属抵抗器を組み込む方法を提供する。したがって、本発明の組み込み機構は、従来技術の抵抗器の設計と比較すると、基板を通る熱放散が良好である。

0051

本発明は、特定の好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の範囲及び精神から離れることなく、形態及び詳細において前述の及び他の変更を行うことができることが理解される。したがって、本発明は、説明され図示された通りの形態及び詳細に限定されるものではなく、添付の特許請求の範囲内に入ることが意図される。

図面の簡単な説明

0052

本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第1の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第2の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。
本発明の第3の実施形態に採用される基本的な処理ステップを示す(断面図による)描画図である。

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