図面 (/)

技術 マスクROM及びその製造方法

出願人 パナソニック株式会社
発明者 宮島明夫
出願日 2007年5月22日 (13年9ヶ月経過) 出願番号 2007-135702
公開日 2008年12月4日 (12年2ヶ月経過) 公開番号 2008-294070
状態 未査定
技術分野 半導体メモリ
主要キーワード 工程バラツキ 一部構成要素 Nチャネル ROMビット 製造用ウエハ 腐食防止用 マスクROM ターンアラウンドタイム
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2008年12月4日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (10)

課題

マスクROMの製造において、TATを短縮する。

解決手段

マスクROMは、基板101上に形成された複数の第1導電体105と、複数の第1導電体105上に形成された層間絶縁膜106と、層間絶縁膜106を貫通し、第1導電体105に接続する複数のホール107と、ホール107に埋め込まれた複数のプラグと、層間絶縁膜106上に形成され、複数のホール107のそれぞれの開口面を部分的に覆う複数の第2導電体108と、第2導電体108上に形成された保護膜109とを備える。保護膜109は、複数のホール107のうち少なくとも1つのホールの開口面における複数の第2導電体108によって覆われていない領域に通じる開口部11を有する。複数のプラグのうちの少なくとも1つのホールを埋め込むプラグ113は、複数の第2導電体108のうち当該プラグ113の上側に形成された第2導電体と電気的に絶縁されている。

概要

背景

マスクROM(read only memory)のプログラム方法には幾つかの方法があり、そのうちの一つとして、配線を接続するべき接続孔を開口するか否かによって「1」又は「0」を書き分ける方法が広く用いられている。以下、従来のマスクROMとその製造方法の一例について、図面を参照しながら説明する。ここで説明する従来例は、2層配線品種である(例えば、特許文献1参照)。

図7(a)及び(b)は、順に従来のマスクROMの断面図及び平面図であり、図7(b)におけるVIIa−VIIa'線における断面が図7(a)に示されている(互いにスケールは異なる)。但し、図7(b)では一部の構成要素の図示を省略している。

図7(a)及び(b)に示す通り、マスクROMはSi基板300を用いて形成されている。Si基板300上はSiO2 膜からなる素子分離301により区画され、それぞれトランジスタソース又はドレインとなる拡散層302が設けられている。更に、拡散層302上にゲート絶縁膜(図示省略)を介してゲート電極321が設けられ、拡散層302と共にROMのビットであるトランジスタを構成している。ここで、ゲート電極321は、ROMのワード線としても機能する。

Si基板300上に第1の層間絶縁膜303が形成され、第1の層間絶縁膜303には、ROMの全ビットの拡散層302上に位置するように、W(タングステンプラグにより埋め込まれた第1の接続孔304が設けられている。接続孔304上は、AlSiCuにより形成された第1の電極305によって覆われている。

第1の層間絶縁膜303上には、第1の電極305を覆うように更に第2の層間絶縁膜306が形成されている。第2の層間絶縁膜306上にはROMのビットラインである第2の電極308が設けられ、これを覆うように保護膜309が形成されている。

マスクROMに対するプログラムは、第2の層間絶縁膜306に埋め込まれ、第1の電極305と第2の電極308とを接続する第2の接続孔307によって行われている。つまり、データ「0」をプログラムする「0」所望ビット330における拡散層302上方には、Wプラグ312により充填された第2の接続孔307が設けられ、第1の電極305と第2の電極308とが電気的に接続されている。これに対し、データ「1」をプログラムする「1」所望ビット331における拡散層302上方は、第2の接続孔307が形成されない構造707となっており、第1の電極305と第2の電極308とは電気的に絶縁されている。

次に、このような従来のマスクROMの製造方法を説明する。図8(a)〜(c)と、図9(a)〜(c)とは、該マスクROMの製造方法を示す断面図である。これらの図では、図7(a)の範囲に加え、PAD部360を設けることについても示している。

まず、図8(a)に示すように、プログラムする前の工程として、各ビットとなるトランジスタと、その上に設けられるWプラグ、電極等を形成する。

具体的には、初めに、P型シリコン基板300上にSiO2 を選択的に形成して素子分離領域301とする。次に、素子分離領域301により区画された素子領域に、ゲート酸化膜としてのSiO2 膜を形成する(図示省略)。また、多結晶シリコンから成り且つ行方向に延びるゲート電極321を形成する(図7(b)を参照)。

その後、ゲート電極321、素子分離領域301等をマスクとして用いてN型不純物であるAs等をイオン注入し、N型の拡散層302を形成する。これは、トランジスタのソース・ドレイン領域として働く。

次に、基板300上に第1の層間絶縁膜303となるBPSG(Borophosphosilicate glass)膜をCVD(chemical vapor deposition)法により堆積する。続いて拡散層302上方において第1の層間絶縁膜303を開口し、第1の接続孔304を形成する。これには、フォトリソグラフィ技術及びドライエッチング技術を用いる。次に、CVD法によるW膜の堆積とCMP(chemical mechanical polishing)法により、第1の接続孔304内をWによって埋め込む。

本従来例は2層配線品種であり、第1の電極305(第1層目配線)と第2の電極308(第2層目配線)とを接続する第2の接続孔307(及びそれを埋め込むWプラグ312)の有無によってプログラムするマスクROMである。このため、第1の接続孔304については、ROMを構成する全てのトランジスタにおけるドレイン部上に開口し、Wプラグを埋め込む。その後、AlSiCuをスパッタ法により堆積し、これをフォトリソグラフィ技術及びドライエッチング技術によってパターニングすることにより、第1の接続孔304を覆うように第1の電極305を形成する。更に、TEOS(Tetraethyl orthosilicate)膜である第2の層間絶縁膜306をCVD法により形成する。

以上によりプログラム前の工程が終了し、図8(a)の構造が得られる。この後の工程は、ユーザーからROMコードデータを受け取ってから行う工程である。

ユーザーから受け取ったROMコードデータは、図7(a)に示した通り、第2の層間絶縁膜306に選択的に開口される第2の接続孔307の有無によってプログラムされる。

これを実現するために、図8(b)に示す通り、第2の層間絶縁膜306上に形成したレジスト390をパターニングする。この際、「0」をデータとすべき「0」所望ビット330上方に開口を有し且つ「1」をデータとすべき「1」所望ビット331上方には開口を有しないマスクを用いる。

この後、図8(c)に示すように、レジスト390をマスクとするドライエッチング技術により、第2の層間絶縁膜306に第2の接続孔307を形成する。更に、CVD法によるW膜の堆積とCMP法により、第2の接続孔307を埋め込むWプラグを形成する。

次に、第2の層間絶縁膜306上に、スパッタ法によりAlSiCu膜308aを形成する。続いて、AlSiCu膜308a上に、第2の電極308及びPAD部360上方における電極360b(図9(a)等を参照)を形成するためのレジスト391を設ける。

この後、レジスト391をマスクとして用いるエッチングにより、AlSiCu膜308aをパターニングし、縦方向延伸するビット線となる第2の電極308を第2の接続孔307と導通するように形成する。

次に、図9(a)に示すように、表面保護膜309としてp−SIN(プラズマ窒化珪素)膜をCVD法により形成する。更に、PAD開口するために表面保護膜309の所望の箇所を露出するレジスト392を形成する。

次に、図9(b)に示すように、レジスト392の開口部に露出した部分の表面保護膜309をドライエッチング技術により開口し、PAD開口部381とする。この際、PAD開口部381内にはドライエッチングによってポリマー341が付着する。

次に、図9(c)に示すように、ドライエッチングによって付着したポリマー341を除去するため、アルカリ溶液320によりポリマー除去エッチングを行う。

以上により、ROMコードデータがプログラムされた従来のマスクROMが製造される。
特開平9−283461号公報

概要

マスクROMの製造において、TATを短縮する。マスクROMは、基板101上に形成された複数の第1導電体105と、複数の第1導電体105上に形成された層間絶縁膜106と、層間絶縁膜106を貫通し、第1導電体105に接続する複数のホール107と、ホール107に埋め込まれた複数のプラグと、層間絶縁膜106上に形成され、複数のホール107のそれぞれの開口面を部分的に覆う複数の第2導電体108と、第2導電体108上に形成された保護膜109とを備える。保護膜109は、複数のホール107のうち少なくとも1つのホールの開口面における複数の第2導電体108によって覆われていない領域に通じる開口部11を有する。複数のプラグのうちの少なくとも1つのホールを埋め込むプラグ113は、複数の第2導電体108のうち当該プラグ113の上側に形成された第2導電体と電気的に絶縁されている。

目的

このような課題に鑑み、本発明は、TATを短縮することができるマスクROM及びその製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

基板上に形成された複数の第1導電体と、前記複数の第1導電体上を含む前記基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記複数の第1導電体のそれぞれに接続する複数のホールと、前記複数のホールのそれぞれに埋め込まれた複数のプラグと、前記層間絶縁膜上に形成され、前記複数のホールのそれぞれの開口面を部分的に覆う複数の第2導電体と、前記複数の第2導電体上を含む前記層間絶縁膜上に形成された保護膜とを備え、前記保護膜は、前記複数のホールのうち少なくとも1つのホールの開口面における前記複数の第2導電体によって覆われていない領域に通じる開口部を有し、前記複数のプラグのうち前記少なくとも1つのホールを埋め込むプラグは、前記複数の第2導電体のうち当該プラグの上側に形成された第2導電体と電気的に絶縁されていることを特徴とするマスクROM

請求項2

請求項1において、前記複数の第2導電体は、前記複数のホールのそれぞれに達する複数のスリットを備え、前記複数のホールの開口面のうち前記複数のスリットの部分が前記複数の第2導電体に覆われていない前記領域となっていることを特徴とするマスクROM。

請求項3

請求項1において、前記複数の第2導電体は、それぞれの下方の前記複数のホールの開口面に対してずれをもって重なるように形成され、前記複数のホールの開口面のうち前記ずれの部分が前記複数の第2導電体に覆われていない前記領域となっていることを特徴とするマスクROM。

請求項4

請求項1〜3のいずれか一つにおいて、前記保護膜は、表面保護膜であることを特徴とするマスクROM。

請求項5

請求項1〜4のいずれか一つにおいて、前記複数のプラグはWを含み、前記複数の第2導電体はAlSiCu合金を含むことを特徴とするマスクROM。

請求項6

基板上に複数の第1導電体を形成する工程(a)と、前記複数の第1導電体上を含む前記基板上に層間絶縁膜を形成する工程(b)と、前記層間絶縁膜を貫通し、前記複数の第1導電体にそれぞれ接続する複数のプラグを形成する工程(c)と、前記複数のプラグ上をそれぞれ部分的に覆うように複数の第2導電体を形成する工程(d)と、前記複数の第2導電体上及び前記複数のプラグ上を含む前記層間絶縁膜上に保護膜を形成する工程(e)と、前記複数のプラグのうちの少なくとも1つのプラグの前記第2導電体に覆われていない部分を露出させるように、前記保護膜に開口を設ける工程(f)と、前記複数のプラグのうち前記開口に露出したプラグをエッチングする工程(g)とを備えることを特徴とするマスクROMの製造方法。

請求項7

請求項6において、前記工程(g)において、アルカリ溶液を用いたエッチングを行うことを特徴とするマスクROMの製造方法。

請求項8

請求項6又は7において、前記工程(d)において、前記複数のプラグのそれぞれに達する複数のスリットを有する前記複数の第2導電体を形成することを特徴とするマスクROMの製造方法。

請求項9

請求項6又は7において、前記工程(d)において、前記複数のプラグに対してずれをもって重なるように前記複数の第2導電体を形成することを特徴とするマスクROMの製造方法。

請求項10

請求項6〜9のいずれか一つにおいて、前記保護膜は、表面保護膜であることを特徴とするマスクROMの製造方法。

請求項11

請求項6〜10のいずれか一つにおいて、前記工程(c)において、Wを含む前記プラグを形成すると共に、前記工程(d)において、AlSiCu合金を含む前記第2導電体を形成することを特徴とするマスクROMの製造方法。

請求項12

基板上に形成された複数の第1導電体と、前記複数の第1導電体上を含む前記基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記複数の第1導電体のそれぞれに接続する複数のホールと、前記複数のプラグ上をそれぞれ部分的に覆うように形成された複数の第2導電体と、前記複数のホールのそれぞれに埋め込まれた複数のプラグと、前記層間絶縁膜上に形成され、前記複数のホールのそれぞれの開口面を部分的に覆う複数の第2導電体と、前記複数の第2導電体上を含む前記層間絶縁膜上に形成された保護膜とを備えることを特徴とするマスクROM製造用ウエハ

請求項13

請求項12のマスクROM製造用ウエハを用いるマスクROMの製造方法であって、前記複数のプラグのうちの少なくとも1つのプラグの前記第2導電体に覆われていない部分を露出させるように、前記保護膜に開口を設ける工程と、前記複数のプラグのうち前記開口に露出したプラグをエッチングする工程とを備えることを特徴とするマスクROMの製造方法。

技術分野

0001

本発明は、製造工程中にプログラムを行うマスクROM及びその製造方法に関するものである。

背景技術

0002

マスクROM(read only memory)のプログラム方法には幾つかの方法があり、そのうちの一つとして、配線を接続するべき接続孔を開口するか否かによって「1」又は「0」を書き分ける方法が広く用いられている。以下、従来のマスクROMとその製造方法の一例について、図面を参照しながら説明する。ここで説明する従来例は、2層配線品種である(例えば、特許文献1参照)。

0003

図7(a)及び(b)は、順に従来のマスクROMの断面図及び平面図であり、図7(b)におけるVIIa−VIIa'線における断面が図7(a)に示されている(互いにスケールは異なる)。但し、図7(b)では一部の構成要素の図示を省略している。

0004

図7(a)及び(b)に示す通り、マスクROMはSi基板300を用いて形成されている。Si基板300上はSiO2 膜からなる素子分離301により区画され、それぞれトランジスタソース又はドレインとなる拡散層302が設けられている。更に、拡散層302上にゲート絶縁膜(図示省略)を介してゲート電極321が設けられ、拡散層302と共にROMのビットであるトランジスタを構成している。ここで、ゲート電極321は、ROMのワード線としても機能する。

0005

Si基板300上に第1の層間絶縁膜303が形成され、第1の層間絶縁膜303には、ROMの全ビットの拡散層302上に位置するように、W(タングステンプラグにより埋め込まれた第1の接続孔304が設けられている。接続孔304上は、AlSiCuにより形成された第1の電極305によって覆われている。

0006

第1の層間絶縁膜303上には、第1の電極305を覆うように更に第2の層間絶縁膜306が形成されている。第2の層間絶縁膜306上にはROMのビットラインである第2の電極308が設けられ、これを覆うように保護膜309が形成されている。

0007

マスクROMに対するプログラムは、第2の層間絶縁膜306に埋め込まれ、第1の電極305と第2の電極308とを接続する第2の接続孔307によって行われている。つまり、データ「0」をプログラムする「0」所望ビット330における拡散層302上方には、Wプラグ312により充填された第2の接続孔307が設けられ、第1の電極305と第2の電極308とが電気的に接続されている。これに対し、データ「1」をプログラムする「1」所望ビット331における拡散層302上方は、第2の接続孔307が形成されない構造707となっており、第1の電極305と第2の電極308とは電気的に絶縁されている。

0008

次に、このような従来のマスクROMの製造方法を説明する。図8(a)〜(c)と、図9(a)〜(c)とは、該マスクROMの製造方法を示す断面図である。これらの図では、図7(a)の範囲に加え、PAD部360を設けることについても示している。

0009

まず、図8(a)に示すように、プログラムする前の工程として、各ビットとなるトランジスタと、その上に設けられるWプラグ、電極等を形成する。

0010

具体的には、初めに、P型シリコン基板300上にSiO2 を選択的に形成して素子分離領域301とする。次に、素子分離領域301により区画された素子領域に、ゲート酸化膜としてのSiO2 膜を形成する(図示省略)。また、多結晶シリコンから成り且つ行方向に延びるゲート電極321を形成する(図7(b)を参照)。

0011

その後、ゲート電極321、素子分離領域301等をマスクとして用いてN型不純物であるAs等をイオン注入し、N型の拡散層302を形成する。これは、トランジスタのソース・ドレイン領域として働く。

0012

次に、基板300上に第1の層間絶縁膜303となるBPSG(Borophosphosilicate glass)膜をCVD(chemical vapor deposition)法により堆積する。続いて拡散層302上方において第1の層間絶縁膜303を開口し、第1の接続孔304を形成する。これには、フォトリソグラフィ技術及びドライエッチング技術を用いる。次に、CVD法によるW膜の堆積とCMP(chemical mechanical polishing)法により、第1の接続孔304内をWによって埋め込む。

0013

本従来例は2層配線品種であり、第1の電極305(第1層目配線)と第2の電極308(第2層目配線)とを接続する第2の接続孔307(及びそれを埋め込むWプラグ312)の有無によってプログラムするマスクROMである。このため、第1の接続孔304については、ROMを構成する全てのトランジスタにおけるドレイン部上に開口し、Wプラグを埋め込む。その後、AlSiCuをスパッタ法により堆積し、これをフォトリソグラフィ技術及びドライエッチング技術によってパターニングすることにより、第1の接続孔304を覆うように第1の電極305を形成する。更に、TEOS(Tetraethyl orthosilicate)膜である第2の層間絶縁膜306をCVD法により形成する。

0014

以上によりプログラム前の工程が終了し、図8(a)の構造が得られる。この後の工程は、ユーザーからROMコードデータを受け取ってから行う工程である。

0015

ユーザーから受け取ったROMコードデータは、図7(a)に示した通り、第2の層間絶縁膜306に選択的に開口される第2の接続孔307の有無によってプログラムされる。

0016

これを実現するために、図8(b)に示す通り、第2の層間絶縁膜306上に形成したレジスト390をパターニングする。この際、「0」をデータとすべき「0」所望ビット330上方に開口を有し且つ「1」をデータとすべき「1」所望ビット331上方には開口を有しないマスクを用いる。

0017

この後、図8(c)に示すように、レジスト390をマスクとするドライエッチング技術により、第2の層間絶縁膜306に第2の接続孔307を形成する。更に、CVD法によるW膜の堆積とCMP法により、第2の接続孔307を埋め込むWプラグを形成する。

0018

次に、第2の層間絶縁膜306上に、スパッタ法によりAlSiCu膜308aを形成する。続いて、AlSiCu膜308a上に、第2の電極308及びPAD部360上方における電極360b(図9(a)等を参照)を形成するためのレジスト391を設ける。

0019

この後、レジスト391をマスクとして用いるエッチングにより、AlSiCu膜308aをパターニングし、縦方向延伸するビット線となる第2の電極308を第2の接続孔307と導通するように形成する。

0020

次に、図9(a)に示すように、表面保護膜309としてp−SIN(プラズマ窒化珪素)膜をCVD法により形成する。更に、PAD開口するために表面保護膜309の所望の箇所を露出するレジスト392を形成する。

0021

次に、図9(b)に示すように、レジスト392の開口部に露出した部分の表面保護膜309をドライエッチング技術により開口し、PAD開口部381とする。この際、PAD開口部381内にはドライエッチングによってポリマー341が付着する。

0022

次に、図9(c)に示すように、ドライエッチングによって付着したポリマー341を除去するため、アルカリ溶液320によりポリマー除去エッチングを行う。

0023

以上により、ROMコードデータがプログラムされた従来のマスクROMが製造される。
特開平9−283461号公報

発明が解決しようとする課題

0024

しかしながら、以上に説明した従来のマスクROM及びその製造方法によると、ユーザーからROMコードデータを受け取った後にプログラム工程、配線形成工程及びPAD開口等の多数の工程を実施する必要がある。このため、製品納入するまでの期日であるTATターンアラウンドタイム)が長く、この解決が課題となっていた。

0025

このような課題に鑑み、本発明は、TATを短縮することができるマスクROM及びその製造方法を提供することを目的とする。

課題を解決するための手段

0026

前記の目的を達成するため、本発明に係るマスクROMは、基板上に形成された複数の第1導電体と、複数の第1導電体上を含む基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の第1導電体のそれぞれに接続する複数のホールと、複数のホールのそれぞれに埋め込まれた複数のプラグと、層間絶縁膜上に形成され、複数のホールのそれぞれの開口面を部分的に覆う複数の第2導電体と、複数の第2導電体上を含む層間絶縁膜上に形成された保護膜とを備え、保護膜は、複数のホールのうち少なくとも1つのホールの開口面における複数の第2導電体によって覆われていない領域に通じる開口部を有し、複数のプラグのうち少なくとも1つのホールを埋め込むプラグは、複数の第2導電体のうち当該プラグの上側に形成された第2導電体と電気的に絶縁されている。

0027

本発明のマスクROMによると、少なくとも1つのホールにおいてはプラグと第2導電体とが電気的に絶縁されている。このようなホールは、プラグと第2導電体とが電気的に接続されているホールとは区別することができる。この違いにより、各ホールに対応するそれぞれのビットに「0」又は「1」をプログラムすることができ、マスクROMとして機能する。

0028

また、後に製造方法を説明する通り、このようなプログラムの後に行うべき工程は従来構造の場合に比べて少ない。このため、ROMコードデータを受け取ってからマスクROMが製造されるまでの期間、更にはTATを短縮することができる。

0029

尚、プラグとその上に設けられている第2導電体とを絶縁するためには、例えば、プラグの上部一部分が除去されて第2導電体とは接していない構造とすればよい。

0030

また、複数の第2導電体は、複数のホールのそれぞれに達する複数のスリットを備え、複数のホールの開口面のうち複数のスリットの部分が複数の第2導電体に覆われていない領域となっていることが好ましい。

0031

また、複数の第2導電体は、それぞれの下方の複数のホールの開口面に対してずれをもって重なるように形成され、複数のホールの開口面のうちずれの部分が複数の第2導電体に覆われていない領域となっていることが好ましい。

0032

ホールの開口面の一部を第2導電体に覆われない領域として残す具体的な方法として、このようにすることができる。

0033

また、保護膜は、表面保護膜であることが好ましい。

0034

このようにするとプログラムに用いるプラグを形成する層よりも上には、第2導電体と表面保護膜のみが形成されていることになる。この場合、更に他の層も形成されている場合に比べ、プログラムを行う工程よりも後に行う工程がすくなくなり、よりTATを短縮することができる。

0035

また、プラグはWを含み、第2導電体はAlSiCu合金を含むことが好ましい。

0036

プラグと第2導電体とは十分異なるエッチングレートをもってエッチング可能であることが望まれる。これは、例えばそれぞれ前記の材料を用いて形成されていれば実現する。

0037

前記の目的を達成するため、本発明に係るマスクROMの製造方法は、基板上に複数の第1導電体を形成する工程(a)と、複数の第1導電体上を含む基板上に層間絶縁膜を形成する工程(b)と、層間絶縁膜を貫通し、複数の第1導電体にそれぞれ接続する複数のプラグを形成する工程(c)と、複数のプラグ上をそれぞれ部分的に覆うように複数の第2導電体を形成する工程(d)と、複数の第2導電体上及び複数のプラグ上を含む層間絶縁膜上に保護膜を形成する工程(e)と、複数のプラグのうちの少なくとも1つのプラグの第2導電体に覆われていない部分を露出させるように、保護膜に開口を設ける工程(f)と、複数のプラグのうち開口に露出したプラグをエッチングする工程(g)とを備える。

0038

本発明のマスクROMの製造方法によると、少なくとも1つのプラグをエッチングすることにより、当該プラグと、その上に設けられている第2導電体とを絶縁することができる。他のプラグについては、それぞれの上に設けられた第2導電体と電気的に接続されている。この違いにより、各プラグに対応するそれぞれのビットに「0」又は「1」をプログラムすることができ、マスクROMとして機能する。

0039

また、本発明のマスクROMの製造方法によると、従来よりもTATを短縮することができる。

0040

一般にマスクROMを製造するには、プログラムを行う前の工程まで製造工程を進めたものを多数準備しておく。そして、ROMコードデータをユーザーから受け取った後にプログラム工程を含む残りの製造工程を行う。そのため、プログラムを行った後の工程が少ないほど、ユーザーからROMコードデータを受け取った後に製品を納入するまでに期日(TAT)を短くすることができる。

0041

従来のマスクROMの製造方法の場合には、プラグを形成するか否かによりプログラムを行っており、その後に第2導電体の形成等を行う必要があった。これに対し、本発明のマスクROMの製造方法によると、プログラムを行う工程(工程(g))の前に第2導電体の形成工程(工程(d))が終了している等、従来のマスクROMの製造方法に比べてプログラム工程の後に行う工程が少ない。更には、プログラム工程の後にはフォトリソグラフィ工程を不要とすることもできる。このようなことから、本発明のマスクROMの製造方法を用いるとTATを短縮することができる。

0042

尚、工程(g)において、アルカリ溶液を用いたエッチングを行うことが好ましい。

0043

少なくとも1つのプラグとその上の第2導電体とを絶縁する方法として、このようにしても良い。

0044

また、工程(d)において、前記複数のプラグのそれぞれに達する複数のスリットを有する前記複数の第2導電体を形成することが好ましい。

0045

複数のプラグ上面を部分的に覆うように第2導電体を形成する方法として、このようにすることができる。

0046

また、このときスリットをプラグ上面の中心に配置するのが良い。これにより、マスク合わせズレ等の工程バラツキに対し、スリットがプラグ上を外れるのを避けるためのマージンを得ることができる。

0047

また、本発明のマスクROMの製造方法の工程(d)において、複数のプラグに対してずれをもって重なるように複数の第2導電体を形成することも好ましい。

0048

このようにすることによっても、複数のプラグ上面を部分的に覆うように第2導電体を形成することができる。更に、単に第2導電体の形成位置を設定するだけであるから、何ら特別な工程を必要とせず容易に実現することができる。

0049

また、保護膜は、表面保護膜であることが好ましい。

0050

このようにすると、装置について説明した通り、プログラムを行う工程に後に行う工程がより少なくなり、TATの短縮に貢献する。

0051

また、工程(c)において、Wを含むプラグを形成すると共に、工程(d)において、AlSiCu合金を含む第2導電体を形成することができる。

0052

このような材料を用いると、プラグと第2導電体とは十分に異なるエッチングレートを有するようになり、プラグに対する選択的なエッチングが可能となる。

0053

前記の目的を達成するため、本発明に係るマスクROM製造用ウエハは、基板上に形成された複数の第1導電体と、複数の第1導電体上を含む基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の第1導電体のそれぞれに接続する複数のホールと、複数のプラグ上をそれぞれ部分的に覆うように形成された複数の第2導電体と、複数のホールのそれぞれに埋め込まれた複数のプラグと、層間絶縁膜上に形成され、複数のホールのそれぞれの開口面を部分的に覆う複数の第2導電体と、複数の第2導電体上を含む層間絶縁膜上に形成された保護膜とを備える。

0054

このようなマスクROM製造用ウエハを製造して用意しておくことにより、ユーザからROMコードデータを受け取った後には短いTATによりマスクROMを納品することができる。

0055

また、このようなマスクROM製造用ウエハを用いた本発明のマスクROMの製造方法は、複数のプラグのうちの少なくとも1つのプラグの第2導電体に覆われていない部分を露出させるように、保護膜に開口を設ける工程と、複数のプラグのうち前記開口に露出したプラグをエッチングする工程とを備える。

0056

このようにして、マスクROM製造用ウエハに対してプログラムを行い、マスクROMを得ることができる。

発明の効果

0057

本発明に係るマスクROM及びその製造方法によると、ROMコードデータを受注してから製品納入までの期間(TAT)を短縮することができる。また、その製造方法は多数の工程を必要としない量産性に優れたものである。

発明を実施するための最良の形態

0058

(第1の実施形態)
以下、本発明の第1の実施形態について図面を参照しながら説明する。図1(a)及び(b)は本実施形態におけるマスクROMの構成を示し、順に断面図及び平面図である(互いにスケールは異なる)。図1(a)は図1(b)のIa-Ia'線における断面を示す。図1(b)において、一部の構成要素は図示を省略している。

0059

図1(a)に示す通り、本実施形態のマスクROMは、Si基板100を用いて形成されている。Si基板100上にはSiO2 膜からなる素子分離101が形成されて区画されている。素子分離101の間において、Si基板100上に拡散層102が形成されている。拡散層102は、ROMのビットを形成するソース領域とドレイン領域として機能する。また、拡散層102上のソース領域とドレイン領域とに挟まれる位置に、ゲート絶縁膜(図示省略)を介してゲート電極121が形成され、拡散層102と共にROMのビットであるトランジスタを構成している。

0060

Si基板100上には、前記トランジスタ、素子分離101等を覆うように第1の絶縁膜103が形成されている。第1の絶縁膜103は、全てのROMビットの拡散層102上に第1の接続孔104を備える。第1の接続孔104には、W(タングステン)により埋め込まれている。第1の絶縁膜103上に、第1の接続孔104上を覆うように、AlSiCuからなる第1の電極105が形成されている。このため、拡散層102と第1の電極105とはWにより埋め込まれた第1の接続孔104を介して電気的に接続されている。

0061

第1の絶縁膜103上に、第1の電極105を覆って第2の絶縁膜106が形成されている。第2の絶縁膜106においては、第1の接続孔104と同様に、全てのROMビットに対して(つまり、ROMビットを構成する全ての第1の電極105の上に)第2の接続孔107が形成されている。第2の絶縁膜106上に、第2の接続孔107上を覆うように、ROMのビット線である第2の電極108が形成されている。

0062

そして、データ「0」をプログラムする「0」所望ビット130に対応する第2の接続孔107については、その上端までコンタクトプラグとしてWプラグ112が埋め込まれている。このため、「0」所望ビット130においては第2の電極108とWプラグ112とが電気的に接続されており、結果として、拡散層102から第2の電極108まで電気的に接続されている。

0063

これに対し、データ「1」をプログラムする「1」所望ビット131に対応する第2の接続孔107については、その上端まで完全にはWが埋め込まれていない非接続Wプラグ113となっている。このため、「1」所望ビット131において、第2の電極108と非接続Wプラグ113とは電気的に絶縁されており、結果として、拡散層102と第2の接続孔107とは電気的に絶縁されている。

0064

ここで、ビット線である第2の電極108は、第2の接続孔107上に配線層スリット110を有している。このため、第2の接続孔107は、その上面の一部(配線層スリット110内の部分)が第2の電極108に覆われることなく残されている。

0065

また、第2の絶縁膜106上に、第2の絶縁膜106上を覆うように表面保護膜109が形成されている。但し、表面保護膜109は、「1」所望ビット131に対応する第2の接続孔107上と、PAD部(図1(a)では図示省略、図3(c)等を参照)上とにおいて選択的に開口されている。

0066

以上のように構成された本実施形態のマスクROMは、それぞれのビットにおいて、第2の接続孔107がWによって上部まで充填されているか否かによって「0」又は「1」がプログラムされる。以下には、このようなマスクROMの製造方法について説明する。

0067

図2(a)〜(d)と、図3(a)〜(c)とは、本実施形態のマスクROMの製造方法を説明するための図である。但し、図1(a)及び(b)に示す範囲に加え、PAD部160を形成する範囲についても示している。

0068

初めに、図2(a)に示す工程を行う。このためには、まずP型のSi基板100上に、SiO2 膜からなる素子分離101を形成する。次に、素子分離101によって区画された素子領域に、SiO2 膜から成るゲート酸化膜(図示省略)を形成した後、多結晶シリコンから成り且つ行方向に延伸するゲート電極121(図2(a)の断面には現れない、図1(b)を参照)を形成する。

0069

次に、ゲート電極121及び素子分離101をマスクとして、N型の不純物であるAs等をイオン注入法により注入してN型の拡散層102を形成する。該拡散層102は、トランジスタのソース領域、ドレイン領域として機能する。

0070

次に、Si基板100上に、素子分離101、拡散層102等を覆うように、第1の絶縁膜103を形成する。これは、例えば、CVD法によりBPSG膜を堆積することにより形成する。更に、フォトリソグラフィ技術及びエッチング技術を用い、第1の絶縁膜103における拡散層102上の部分に第1の接続孔104を開口する。

0071

次に、CVD法によるW膜の堆積とCMP法とを利用して、第1の接続孔104を埋め込むWプラグを形成する。本実施形態のマスクROMは2層配線品種であり、第1層目配線(第1の電極105)と第2層目配線(第2の電極108)との間に位置する第2の接続孔107においてプログラムを行う。このため、第1の接続孔104については、ROMビットを構成する全てのドレイン領域に対応して開口し、更にWプラグによって埋め込む。

0072

次に、第1の絶縁膜103上にAlSiCuをスパッタ法により堆積して膜を形成し、フォトリソグラフィ技術及びエッチング技術を用いてパターニングする。これにより、第1の接続孔104上を覆うように第1の電極105を形成する。

0073

この後、第1の絶縁膜103上に、第1の電極105を覆うように、第2の絶縁膜106を形成する。これには、例えば、CVD法を用いてTEOS膜を形成する。

0074

次に、図2(b)に示す工程を行う。つまり、プログラムに用いる第2の接続孔107を開口するため、第2の絶縁膜106上にレジスト190を形成する。このとき、各ROMビットに応じて設けられている第1の電極105上方に開口を有し、当該部分の第2の絶縁膜106の上面が露出するようにレジスト190を形成する。

0075

次に、図2(c)に示す工程を行う。まず、ドライエッチング技術を用いて、レジスト190の開口部に露出した部分において第2の絶縁膜106を除去し、第2の接続孔107を開口する。次に、CVD法によるタングステン膜の堆積とCMP法とを利用して、全ての第2の接続孔107を埋め込むようにWプラグ112を形成する。

0076

次に、第2の接続孔107を埋め込むWとは異なる材料であるAlSiCuを用いるスパッタ法により、第2の絶縁膜106上に導電体膜108aを堆積する。

0077

この後、該導電体膜108aをパターニングするためのレジスト191を、リソグラフィ技術により形成する。このとき、PAD部160にも電極160bを形成するためにレジスト191を残す。

0078

次に、図2(d)の工程を行う。まず、レジスト191をマスクとして導電体膜108aをエッチングし、第2の接続孔107上を覆う所定の形状を有する第2の電極108を形成する。第2の電極108は、ROMのビットラインとしても機能する。同時に、PAD部160においても電極160bを形成する。

0079

この際、レジスト191にスリット191aを設けている(図2(c)を参照)ことにより、第2の接続孔107上において、第2の電極108に配線層スリット110を設ける。これは、例えば幅が0.10μm程度のスリットである。この結果、配線層スリット110の部分において、第2の接続孔107(及び、そこに埋め込まれているWプラグ)の上面は第2の電極108によって覆われずに残され、その領域が露出した構造となる。

0080

次に、第2の絶縁膜106上に、第2の電極108を覆うように腐食防止用の表面保護膜109を形成する。例えば、p−SiN膜をCVD法により形成する。

0081

以上の工程がプログラム前に行う工程であり、これ以降の工程はユーザーからROMコードデータを受け取った後に行う工程である。よって、この工程まで進行して図2(d)に示す構造となったウエハを準備しておく。そして、ROMコードデータを受け取った後に、以下に説明する図3(a)〜(c)の工程を行う。

0082

次の工程として、図3(a)に示されている通り、表面保護膜109に対してPAD部160上に開口部181を形成すると共に、「1」所望ビット131における拡散層102に接続されている第2の接続孔107上に開口部111を形成する。このためには、開口部181及び開口部111を形成する部分に開口を有するレジスト192をフォトリソグラフィ技術により形成した後、ドライエッチングを行って開口部181及び開口部111に相当する部分の表面保護膜109を選択的に除去する。

0083

このとき、ドライエッチングに伴って、PAD部160上の開口部181内にはポリマー141が付着する。

0084

次に、レジスト192を除去した後、図3(b)に示す工程を行う。つまり、アルカリ溶液120を用いるポリマー洗浄を行うことにより、PAD部160に付着したポリマー141を除去する。この際、アルカリ溶液120が配線層スリット110から入り込み、「1」所望ビット131における第2の接続孔107を充填しているWプラグ112をエッチングする。この結果、該Wプラグの少なくとも上部が除去されて非接続Wプラグ113となり、「1」所望ビット131に対応する第2の電極108と第2の接続孔107に残った部分の非接続Wプラグ113とは電気的に絶縁される。このようにして、プログラム「1」が書き込まれる。ポリマー141の除去とプログラムの完了した構造が、図3(c)に示されている。

0085

以上に説明した本実施形態におけるマスクROMの製造方法によると、短TAT化が実現する。

0086

まず、比較例としての従来のマスクROMの製造方法の場合、図8(b)に示すように第2の接続孔307の有無によりプログラムを行っていた。これには、レジスト390の形成、第2の絶縁膜306のエッチング、レジスト390の除去、タングステンによる埋め込みとCMP等の工程が必要である。

0087

更に、プログラムをした後に、第2の電極308の形成(AlSiCu膜308aの形成、レジスト391の形成、AlSiCu膜308aに対するエッチング及びレジスト391の除去)、表面保護膜309の形成及びPAD部160上の開口部181の形成等(レジスト392の形成、表面保護膜309に対するエッチング、レジスト392の除去及びポリマー341の除去)が行われることになり、二回のフォトリソグラフィ工程が必要であった。

0088

これに対し、本実施形態のマスクROMの製造方法によると、プログラムは、表面保護膜109にPAD部160上方の開口部181を形成する工程と共に行われることになる。このため、プログラムを行った後にはフォトリソグラフィ工程は不要である。

0089

また、ROMコードデータを受け取った後に行う工程は、レジスト192の形成、表面保護膜109のエッチング、レジスト192の除去及びポリマー洗浄等であって、従来に比べて遙かに少ない工程数である。このため、短TATにて製造を終了することができる。

0090

また、プログラム後の工程は、マスクROMの有無にかかわらずLSI等の半導体装置を製造する際には必要な工程である。このため、本実施形態のマスクROMを製造するための特別な追加工程は不要である。この点も、短TAT化とコストの削減に有効である。

0091

また、配線層スリット110を第2の接続孔107の中心に配置することにより、マスク合わせズレ等の工程バラツキが発生した場合にも配線層スリット110が第2の接続孔107上を外れるのを避けることができる。この際、ビット線である第2の電極108と接続孔107(の開口面)との接触面積は工程バラツキに影響されることなく一定であり、良好な特性が得られる。

0092

尚、本実施形態における第2の電極108に設けられる配線層スリット110は、アルカリ溶液120が入り込める程度には開口する。この一方、第2の電極108とWプラグ112との接触抵抗回路設計上問題にならない範囲に収まるように配線層スリット110の開口の大きさ(幅など)を決定する必要もある。

0093

(第2の実施形態)
以下、本発明の第2の実施形態に関して図面を参照しながら説明する。図4(a)及び(b)は本実施形態におけるマスクROMの構成を示し、順に断面図及び平面図である(互いにスケールは異なる)。図4(a)は図4(b)のIVa-IVa'線における断面を示す。図4(b)において、一部構成要素は図示を省略している。

0094

図4(a)及び(b)に示すマスクROMは、図1(a)及び(b)に示した第1の実施形態におけるマスクROMと同様の構成要素を含むため、そのような構成要素については同じ符号を用いることにより詳しい説明を省略する。以下には、主に第1の実施形態にかかるマスクROMとの違いを説明する。

0095

違いの一つは、第2の絶縁膜106上に形成される第2の電極の構成である。第1の実施形態のマスクROMの場合、配線層スリット110を備え、その内側の部分を残して第2の接続孔107上を覆うように第2の電極108が形成されていた。これに対し、本実施形態のマスクROMの場合、第2の接続孔107に対してずれた位置に形成されることにより、該接続孔ずれ210の部分を残して第2の接続孔107上を覆うように第2の電極208が形成されている。このため、第2の電極208の配線層スリット110に相当するものを備えていない。

0096

第2の絶縁膜106上には、第1の実施形態のマスクROMと同様、第2の電極208を覆うように形成された表面保護膜109に対して開口211が設けられ、少なくとも、「1」所望ビット131に対応する第2の接続孔107の上面のうち第2の電極208によって覆われていない部分と、PAD部(図示省略)上とが露出するようになっている。

0097

各ビットに対する「0」又は「1」のプログラムについても第1の実施形態の場合と同様であり、第2の接続孔107の内部を上端までWプラグ112により埋め込まれた構造となっているか、又は、上端までは埋め込まれていない非接続Wプラグ113が設けられているかの違いによって行われている。つまり、Wプラグ112と第2の電極208とが電気的に接続されていれば「0」がプログラムされており、非接続Wプラグ113と第2の電極208とが電気的に絶縁されていれば「1」がプログラムされていることになる。

0098

次に、以上に説明した本実施形態のマスクROMについて、その製造方法を説明する。図5(a)〜(d)と、図6(a)〜(c)とは、本実施形態のマスクROMの製造方法を説明するための図である。但し、図4(a)及び(b)に示す範囲に加え、PAD部160を形成する範囲についても示している。

0099

まず、図5(a)及び(b)に示す工程については、第1の実施形態において図2(a)及び(b)を用いて説明したのと同様である。よって、ここでは説明を省略する。

0100

次に、図5(c)の工程についても、第2の絶縁膜106に対して第2の接続孔107を形成し、Wプラグによって埋め込むこと、第2の絶縁膜106上に第2の接続孔107上を覆うように導電体膜208a(図2(c)の導電体膜108aに相当)を形成することについて、第1の実施形態と同様である。

0101

次に、導電体膜208a上に、レジスト291を形成する。レジスト291、図2(c)に示すレジスト191と比較すると、スリット191aに相当するものを有していないこと、第2の接続孔107に対してずれた位置に形成されることにおいて異なっている。但し、PAD部160におけるレジスト291についてはレジスト191と同様である。

0102

次に、図5(d)に示すように、導電体膜208aに対してレジスト291をマスクとするエッチングを行い、上部電極でありROMのビットラインとなる第2の電極208を形成する。同時に、PAD部160にも電極160bを形成する。

0103

このとき、第2の電極208は、第2の接続孔107に対して例えば0.10μm程度一方にずれて配置し、このような接続孔ずれ210(図4(a)を参照)の部分を残して第2の接続孔107の上面を覆うように形成する。つまり、プログラム用の接続孔である第2の接続孔107(及び、そこに埋め込まれているWプラグ)は、接続孔ずれ210の部分において、第2の電極208によって覆われずに残され、一部が露出した構造となる。

0104

次に、第2の絶縁膜106上に、第2の電極208を覆うように腐食防止用の表面保護膜109を形成する。例えば、p−SiN膜をCVD法により形成する。

0105

以上の工程がプログラム前に行う工程であり、これ以降の工程はユーザーからROMコードデータを受け取った後に行う工程である。よって、この工程まで進行して図5(d)に示す構造となったものを準備しておく。そして、ROMコードデータを受け取った後に、以下に説明する図6(a)〜(c)の工程を行う。これらの工程において行うことは、第1の実施形態に説明した図3(a)〜(c)の工程と同様である。

0106

つまり、図6(a)に示す工程では、レジスト292を設けて「1」所望ビット131上及びPAD部160上の部分の表面保護膜109をエッチングし、開口部181及び開口部211を形成する。

0107

次に、図6(b)に示す工程では、アルカリ溶液120を用いるエッチングにより、PAD部160上の開口部181内に生じているポリマー141を除去する。これと共に、「1」所望ビット131に対応する第2の接続孔107内におけるWプラグ112の少なくとも上部を除去し、非接続Wプラグ113とする。この際、第1の実施形態の場合には配線層スリット110を通してエッチングが行われたのに対し、本実施形態の場合には接続孔ずれ210の部分からWプラグのエッチングが行われる。

0108

この工程により、「1」所望ビット131については第2の電極208とその下方の非接続Wプラグ113とが電気的に絶縁され、「0」所望ビット130ではWプラグ112と第2の電極108とが電気的に接続されたままとなる。これにより、「1」又は「0」のプログラムが行われる。

0109

以上のようにしてポリマー141の除去とプログラムの完了した構造が図6(c)に示されている。

0110

本実施形態のマスクROMの製造方法においても、第1の実施形態の場合と同様に、TATの短縮が実現する。特別な工程を追加することなく製造できる点についても同様である。

0111

更に、第1の実施形態の場合には配線層スリット110を有するように第2の電極108を形成することが必要であったが、本実施形態の場合には、従来同様の形状である第2の電極208を第2の接続孔107に対してずれた位置に形成するだけである。このため、第2の電極208は形状、寸法等についても従来と同様に形成することができ、容易に微細なROMにも対応することができる。

0112

尚、接続孔ずれ210は、アルカリ溶液120が入り込める程度の幅は必要であり、この一方、第2の電極208とWプラグ112との接触抵抗が回路設計上問題にならない範囲に収まるような幅に設定する必要がある。

0113

また、以下に説明することは、第1の実施形態及び第2の実施形態のいずれにも該当する。

0114

「1」所望ビット131において、第2の接続孔107のWプラグ112が完全にエッチング除去されている必要は無く、Wプラグ112の上部がエッチングされた非接続Wプラグ113と第1の電極105との間の抵抗値が十分に大きくなって実質的に絶縁されていると判断されるようになっていればよい。非接続Wプラグ113の図示は、このような実質的な絶縁を模式的に示すものである。

0115

言い換えると、「0」所望ビット130において第2の電極108(又は208)がWプラグ112と電気的に接続されていることにより「0」がプログラムされているのに対し、「1」所望ビット131において、「1」がプログラムされていることが明瞭に判断できるようになっていればよい。このような「0」と「1」との区別には、例えば、抵抗に2倍程度の違いがあれば可能である。より明瞭な区別のためには、10倍以上の違いのあることが望ましい。

0116

但し、「1」所望ビット131においてWプラグが完全に除去され、第1の電極105と第2の電極108との間の第2の接続孔107が空洞になっている構造とすることも可能である。この場合、当然ながら、第1の電極105と第2の電極108とは電気的に絶縁されている。

0117

また、実施形態において2層配線の例を示しているが、これには限らず、何層配線の半導体装置であっても良い。

0118

また、プログラム用の接続孔である第2の接続孔107をWによって埋め込む例を説明したが、他の金属を用いても良い。更に、プログラム用の接続孔を埋め込む金属を除去するため、アルカリ溶液によるエッチングを行う例を説明したが、他の種類の薬液を用いることもできる。該金属のエッチングレートが、第2の電極108(又は208)及び第2の絶縁膜106のエッチングレートよりも十分に大きいような薬液であれば使用可能である。

0119

また、p型のSi基板100にn型の拡散層102を形成してNチャネルトランジスタを構成する例を説明したが、これには限らず、n型のSi基板にp型の拡散層を形成してPチャネルトランジスタを構成するようにしても良い。

0120

以上説明したように、本発明のマスクROM及びその製造方法は、ROMコードデータ受注から製品納入までの期間を短縮することができると共に量産性に優れるため、製造工程中にプログラムを行うマスクROM及びその製造方法として有用である。

図面の簡単な説明

0121

図1(a)及び(b)は、本発明の第1の実施形態に係るマスクROMの断面図及び平面図である。
図2(a)〜(d)は、本発明の第1の実施形態に係るマスクROMの製造工程を示す図である。
図3(a)〜(c)は、図2(a)〜(d)に続いて本発明の第1の実施形態に係るマスクROMの製造工程を示す図である。
図4(a)及び(b)は、本発明の第2の実施形態に係るマスクROMの断面図及び平面図である。
図5(a)〜(d)は、本発明の第2の実施形態に係るマスクROMの製造工程を示す図である。
図6(a)〜(c)は、図5(a)〜(d)に続いて本発明の第2の実施形態に係るマスクROMの製造工程を示す図である。
図7(a)及び(b)は、従来のマスクROMの断面図及び平面図である。
図8(a)〜(c)は、従来のマスクROMの製造工程を示す図である。
図9(a)〜(c)は、図8(a)〜(c)に続いて従来のマスクROMの製造工程を示す図である。

符号の説明

0122

100Si基板
101素子分離
102拡散層
103 第1の絶縁膜
104 第1の接続孔
105 第1の電極
106 第2の絶縁膜
107 第2の接続孔
108 第2の電極
108a導電体膜
109表面保護膜
110配線層スリット
111 開口部
112 Wプラグ
113 非接続Wプラグ
120アルカリ溶液
121ゲート電極
130 「0」所望ビット
131 「1」所望ビット
141ポリマー
160PAD部
160b 電極
181 開口部
190レジスト
191 レジスト
191a スリット
192 レジスト
208 第2の電極
208a 導電体膜
210 接続孔ずれ
211 開口
291 レジスト
292 レジスト

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ