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技術 半導体集積回路、半導体集積回路のテストパターン生成装置

出願人 日本電気株式会社
発明者 今野良展
出願日 2007年3月19日 (13年9ヶ月経過) 出願番号 2007-069910
公開日 2008年10月2日 (12年2ヶ月経過) 公開番号 2008-232690
状態 特許登録済
技術分野 電子回路の試験 半導体集積回路
主要キーワード 信号値変化 同時動作数 予測消費電力 テスト回数 電源ノイズ量 分割単位毎 構成ツール 動作数
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この項目の情報は公開日時点(2008年10月2日)のものです。
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図面 (9)

課題

LSIテスタ電力制限テスト環境での電源ノイズ制限に応じて、スキャンパス圧縮回路を用いたテストを可能にする技術を提供する。

解決手段

複数のスキャンパスを含むスキャンパス回路(2)と、複数のスキャンパス(2−1〜2−n)の少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器(3)と、複数のスキャンパス(2−1〜2−n)の出力データに対して、データ圧縮を行う出力圧縮器(4)と、複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)とを具備する半導体集積回路を構成する。ここにおいて、スキャンパス制御回路(5)は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。

概要

背景

LSIのテスト容易化設計の一手法として、スキャンパステストが広く普及している。スキャンパステストは、フリップフロップシフトレジスタとして動作させられるように回路を追加し直列接続したスキャンパスを使用したテストである。スキャンパスを用いたテストとして、BIST組み込み型自己テスト)に関する技術が知られている(例えば、特許文献1参照。)。BISTでは、テスト・パターン発生器被テスト回路出力の圧縮を行う圧縮機とを含むスキャンパス圧縮回路が構成されている。特許文献1(特開2001−249164号公報)には、スキャンパス圧縮回路において、期待値不定値となると、出力圧縮器のテスト結果は全て不定となってしまい、その役目を果たさないため、不定値が出たスキャンパスに対しては、その不定値が出力圧縮器に伝播しないようにガードする技術が記載されている。

また、特許文献1に記載の技術以外にも、スキャンパスを用いたLSIテストに関する技術が知られている(例えば、特許文献2〜5参照)。特許文献2(特開2003−255024号公報)には、スキャンテスト時において、消費電力の低減化及び誤動作の防止を図るための技術が記載されている。

特許文献3(特開2005−024359号公報)には、自己診断型論理回路における動的故障テストにおいて、クロックの間隔が短くひいてはリリースクロックキャプチャクロック時間的間隔が短いために発生する電源ノイズの影響を低減し、リリースからキャプチャに至る間の電源ノイズを低減するための技術が記載されている。特許文献4(特許第2676169号公報)には、設計が容易であり、かつレイアウト効率が良くかつ少ないピン数でしかも短時間でテストの実行が可能なスキャンパスを提供するための技術が記載されている。特許文献5(特公平07−089143号公報)には、複数のレジスタ直列に接続したスキャンパスを有する半導体集積回路装置において、前記複数のレジスタのうち少なくとも一部のレジスタには、当該レジスタへの入力信号を当該レジスタを通すことなく直接出力するパスと、レジスタを通して出力される信号と前記パスを介して直接出力される信号とを選択する手段とを設け、前記選択手段が前記パスを介して直接出力される信号を選択する選択信号印加された場合には前記レジスタへのシフトクロックの供給を止めるようにしたことを特徴とする半導体集積回路が開示されている。

また、特許文献6(特開2003−085233号公報)には、集積度の高い大規模集積回路装置であっても、また抽象度の高い上流設計工程にあっても、より簡便にかつ精度よくその電力解析を行うことのできる集積回路装置の電力解析システムに関する技術が記載されている。また、特許文献7(特開平11−304889号公報)には、安定した半導体集積回路の試験、特に、半導体集積回路の出力バッファ特性試験入力バッファ特性試験に効果的なテストパターンを生成するための技術が記載されている。

特開2001−249164号公報
特開2003−255024号公報
特開2005−024359号公報
特許第2676169号公報
特公平07−089143号公報
特開2003−085233号公報(電力解析システム)
特開平11−304889号公報(テストパターン生成技術)

概要

LSIテスタ電力制限テスト環境での電源ノイズ制限に応じて、スキャンパス圧縮回路を用いたテストを可能にする技術を提供する。複数のスキャンパスを含むスキャンパス回路(2)と、複数のスキャンパス(2−1〜2−n)の少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器(3)と、複数のスキャンパス(2−1〜2−n)の出力データに対して、データ圧縮を行う出力圧縮器(4)と、複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)とを具備する半導体集積回路を構成する。ここにおいて、スキャンパス制御回路(5)は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。

目的

特許文献4(特許第2676169号公報)には、設計が容易であり、かつレイアウト効率が良くかつ少ないピン数でしかも短時間でテストの実行が可能なスキャンパスを提供する

効果

実績

技術文献被引用数
2件
牽制数
1件

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請求項1

複数のスキャンパスと、前記複数のスキャンパスの少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器と、前記複数のスキャンパスの出力データに対して、データ圧縮を行う出力圧縮器と、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路とを具備し、前記スキャンパス制御回路は、前記スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、前記スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、前記非選択スキャンパスに対するクロックの供給を禁止する半導体集積回路

請求項2

請求項1に記載の半導体集積回路において、前記複数のスキャンパスのそれぞれに対応して構成される複数のスキャンパス迂回用論理回路を含み、前記スキャンパス制御回路は、LSIテスト時に供給されるスキャンパス制御信号応答して、前記複数のスキャンパス迂回用論理回路にスキャンパス選択信号を供給し前記複数のスキャンパス迂回用論理回路は、前記スキャンパス選択信号に応答して、前記非選択スキャンパスを迂回させて前記スキャンパス経路を特定する半導体集積回路。

請求項3

請求項2に記載の半導体集積回路において、前記スキャンパス制御回路は、LSIテスト時に供給されるクロック制御信号に応答して、前記選択スキャンパスにクロックを供給し、前記非選択スキャンパスに対するクロックの供給を禁止する半導体集積回路。

請求項4

請求項3に記載の半導体集積回路において、前記スキャンパス制御信号と前記クロック制御信号は、LSIテスト時に、LSIテスト装置を介して供給されるテストパターン生成用データに基づいて生成される半導体集積回路。

請求項5

通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターンを生成するテストパターン生成装置であって、前記LSIのネットリストと前記LSIに含まれる複数のスキャンパスを示すスキャンパス情報と前記LSIに関連するパラメータを記憶する記憶部と、前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を、前記LSIに構成するスキャンパス制御回路挿入処理部と、前記記憶部から読み出した前記パラメータに示される前記LSIが前記通常動作モードのときの動作率に基づいて、前記LSIの消費電力電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力/電源ノイズ見積もり処理部と、前記記憶部から読み出した前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部と、前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するテストパターン作成処理部とを具備し、前記スキャンパス制御回路挿入処理部は、前記複数のスキャンパスのスキャンインスキャンアウトとに基づいて、前記スキャンパス制御回路と、前記スキャンパス経路を特定するための論理回路を構成し、前記テスト組み合わせ作成処理部は、前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成するテストパターン生成装置。

請求項6

請求項5に記載のテストパターン生成装置において、さらに、テストモード時に前記LSIを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出する電力/電源ノイズ量計算処理部を備え、前記電力/電源ノイズ量計算処理部は、算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部に新たなテストパターンの生成を指示するテストパターン生成装置。

請求項7

請求項6に記載のテストパターン生成装置において、さらに、テスト組み合わせ再作成処理部を備え、前記テスト組み合わせ再作成処理部は、前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成するテストパターン生成装置。

請求項8

LSIのネットリストと前記LSIに含まれる複数のスキャンパスを示すスキャンパス情報と前記LSIに関連するパラメータを記憶する記憶部とを備えるコンピュータを、通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターンを生成するテストパターン生成装置として機能させるためのテストパターン生成プログラムであって、(a)前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記LSIに、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を構成するステップと、(b)前記パラメータに示される前記通常動作モードの動作率に基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、(c)前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、(d)前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するステップとを具備し、前記(a)ステップは、前記複数のスキャンパスのスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路を構成するステップと、前記スキャンパス経路を特定するための論理回路を構成するステップとを含み、前記(c)ステップは、前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成するステップを含む方法をコンピュータに実行させるための手順を示すテストパターン生成プログラム。

請求項9

請求項8に記載のテストパターン生成プログラムにおいて、さらに、(e)テストモード時に前記LSIを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップを具備し、前記(e)ステップは、算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部に新たなテストパターンの生成を指示するステップを含む方法をコンピュータに実行させるための手順を示すテストパターン生成プログラム。

請求項10

請求項9に記載のテストパターン生成プログラムにおいて、さらに、(f)前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成するステップを具備する方法をコンピュータに実行させるための手順を示すテストパターン生成プログラム。

技術分野

0001

本発明は、半導体集積回路、半導体集積回路のテストパターン生成装置に関し、特にスキャンパス圧縮回路1を備える半導体集積回路、その半導体集積回路のLSIテストに使用されるテストパターンを生成するテストパターン生成装置に関する。

背景技術

0002

LSIのテスト容易化設計の一手法として、スキャンパステストが広く普及している。スキャンパステストは、フリップフロップシフトレジスタとして動作させられるように回路を追加し直列接続したスキャンパスを使用したテストである。スキャンパスを用いたテストとして、BIST組み込み型自己テスト)に関する技術が知られている(例えば、特許文献1参照。)。BISTでは、テスト・パターン発生器被テスト回路出力の圧縮を行う圧縮機とを含むスキャンパス圧縮回路が構成されている。特許文献1(特開2001−249164号公報)には、スキャンパス圧縮回路において、期待値不定値となると、出力圧縮器のテスト結果は全て不定となってしまい、その役目を果たさないため、不定値が出たスキャンパスに対しては、その不定値が出力圧縮器に伝播しないようにガードする技術が記載されている。

0003

また、特許文献1に記載の技術以外にも、スキャンパスを用いたLSIテストに関する技術が知られている(例えば、特許文献2〜5参照)。特許文献2(特開2003−255024号公報)には、スキャンテスト時において、消費電力の低減化及び誤動作の防止を図るための技術が記載されている。

0004

特許文献3(特開2005−024359号公報)には、自己診断型論理回路における動的故障テストにおいて、クロックの間隔が短くひいてはリリースクロックキャプチャクロック時間的間隔が短いために発生する電源ノイズの影響を低減し、リリースからキャプチャに至る間の電源ノイズを低減するための技術が記載されている。特許文献4(特許第2676169号公報)には、設計が容易であり、かつレイアウト効率が良くかつ少ないピン数でしかも短時間でテストの実行が可能なスキャンパスを提供するための技術が記載されている。特許文献5(特公平07−089143号公報)には、複数のレジスタ直列に接続したスキャンパスを有する半導体集積回路装置において、前記複数のレジスタのうち少なくとも一部のレジスタには、当該レジスタへの入力信号を当該レジスタを通すことなく直接出力するパスと、レジスタを通して出力される信号と前記パスを介して直接出力される信号とを選択する手段とを設け、前記選択手段が前記パスを介して直接出力される信号を選択する選択信号印加された場合には前記レジスタへのシフトクロックの供給を止めるようにしたことを特徴とする半導体集積回路が開示されている。

0005

また、特許文献6(特開2003−085233号公報)には、集積度の高い大規模集積回路装置であっても、また抽象度の高い上流設計工程にあっても、より簡便にかつ精度よくその電力解析を行うことのできる集積回路装置の電力解析システムに関する技術が記載されている。また、特許文献7(特開平11−304889号公報)には、安定した半導体集積回路の試験、特に、半導体集積回路の出力バッファ特性試験入力バッファ特性試験に効果的なテストパターンを生成するための技術が記載されている。

0006

特開2001−249164号公報
特開2003−255024号公報
特開2005−024359号公報
特許第2676169号公報
特公平07−089143号公報
特開2003−085233号公報(電力解析システム)
特開平11−304889号公報(テストパターン生成技術)

発明が解決しようとする課題

0007

従来の技術では、回路全体のスキャンパスを一斉に動作させている。したがって、LSIテスタ電力制限テスト環境の電源ノイズ制限に応じてテストを行うことが困難な場合がある。また、従来のスキャンパス圧縮回路を使う際のテストでは、スキャンF/Fの信号値変化数を制限し、パターン毎の活性化率を低くさせたパターンを生成している。このテストでは、期待する電力削減が実現できるかどうかが回路構成に依存し不確定になってしまう場合がある。また、従来のスキャンパス圧縮回路を使う際のテストでは、回路を分割し、その分割単位毎にスキャンパス圧縮回路を設ける手法を用いることがある。こテストでは、分割回路間の故障検出がテストできない箇所として残る場合がある。また、スキャンパス圧縮回路を使ったテストパターンのテスト時の電力事前に精度良く見積もることは非常に困難であった。

課題を解決するための手段

0008

以下に、[発明を実施するための最良の形態]で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。

0009

上記課題を解決するために、複数のスキャンパスを含むスキャンパス回路(2)と、前記複数のスキャンパス(2−1〜2−n)の少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器(3)と、前記複数のスキャンパス(2−1〜2−n)の出力データに対して、データ圧縮を行う出力圧縮器(4)と、前記複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)とを具備する半導体集積回路を構成する。ここにおいて、前記スキャンパス制御回路(5)は、前記スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、前記スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、前記非選択スキャンパスに対するクロックの供給を禁止する。

0010

その半導体集積回は、前記複数のスキャンパス(2−1〜2−n)のそれぞれに対応して構成される複数のスキャンパス迂回用論理回路(6−1〜6−n)を含んで構成されることが好ましい。この場合に、前記スキャンパス制御回路(5)は、LSIテスト時に供給されるスキャンパス制御信号応答して、前記複数のスキャンパス迂回用論理回路(6−1〜6−n)にスキャンパス選択信号(8−1〜8−n)を供給する。そして、前記複数のスキャンパス迂回用論理回路(6−1〜6−n)は、前記スキャンパス選択信号(8−1〜8−n)に応答して、前記非選択スキャンパスを迂回させて前記スキャンパス経路を特定する構成であることが好ましい。

0011

また、その半導体集積回路において、前記スキャンパス制御回路(5)は、LSIテスト時に供給されるクロック制御信号に応答して、前記選択スキャンパスにクロック(7−1〜7−n)を供給し、前記非選択スキャンパスに対するクロックの供給を禁止する半導体集積回路であることが好ましい。

0012

また、その半導体集積回路において、前記スキャンパス制御信号と前記クロック制御信号は、LSIテスト時に、LSIテスト装置を介して供給されるテストパターン生成用データ(34)に基づいて生成されるものであることが好ましい。

0013

上記課題を解決するために、通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターン(34)を生成するテストパターン生成装置(11)を以下のように構成する。ここにおいて、その、テストパターン生成装置(11)は、前記LSIのネットリスト(31)と前記LSIに含まれる複数のスキャンパス(2、2−1〜2−n)を示すスキャンパス情報(32)と前記LSIに関連するパラメータ(33)を記憶する記憶部(23)を備えているものとする。
そして、前記記憶部(23)から読み出した前記ネットリスト(31)と前記スキャンパス情報(32)とに基づいて、前記複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)を前記LSIに構成するスキャンパス制御回路挿入処理部(41)と、前記記憶部(23)から読み出した前記パラメータ(33)に示される前記LSIが前記通常動作モードのときの動作率に基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力/電源ノイズ見積もり処理部(42)と、前記記憶部(23)から読み出した前記パラメータ(33)に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部(43)と、前記スキャンパス経路の組み合わせに基づいて前記テストパターン(34)を生成するテストパターン作成処理部(44)とを具備するように、そのテストパターン生成装置(11)を構成する。
ここで、前記スキャンパス制御回路挿入処理部(41)は、前記複数のスキャンパス(2−1〜2−n)のスキャンインスキャンアウトとに基づいて、前記スキャンパス制御回路(5)と、前記スキャンパス経路を特定するための論理回路(6)を構成する機能を備えていることが好ましい。また、前記テスト組み合わせ作成処理部(43)は、前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス(2−1〜2−n)を組み合わせて前記スキャンパス組み合わせデータを作成することが好ましい。

0014

そのテストパターン生成装置(11)において、さらに、テストモード時に前記LSIを前記テストパターン(34)に基づいて動作させたときの消費電力と電源ノイズ量とを算出する電力/電源ノイズ量計算処理部(45)を備える構成であっても良い。この場合おいて、前記電力/電源ノイズ量計算処理部(45)は、算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部(43)に新たなテストパターン(34)の生成を指示する。

0015

そのテストパターン生成装置(11)において、さらに、テスト組み合わせ再作成処理部(46)を備える構成であっても良い。この場合には、前記テスト組み合わせ再作成処理部(46)は、前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成する。そして、前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターン(34)を生成する。

0016

また、上記課題を解決するために、LSIのネットリスト(31)と前記LSIに含まれる複数のスキャンパス(2−1〜2−n)を示すスキャンパス情報(32)と前記LSIに関連するパラメータ(33)を記憶する記憶部(23)とを備えるコンピュータを、通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターン(34)を生成するテストパターン生成装置(11)として機能させるためのテストパターン(34)生成プログラムを構成することが好ましい。このテストパターン(34)生成プログラムはテストパターン(34)を生成する手順を示すものであって、
[a]前記記憶部(23)から読み出した前記ネットリスト(31)と前記スキャンパス情報(32)とに基づいて、前記LSIに、前記複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)を構成するステップと、
[b]前記パラメータ(33)に示される前記通常動作モードの動作率に基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、
[c]前記パラメータ(33)に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、
[d]前記スキャンパス経路の組み合わせに基づいて前記テストパターン(34)を生成するステップと
を具備し、
前記[a]ステップは、
前記複数のスキャンパス(2−1〜2−n)のスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路(5)を構成するステップと、
前記スキャンパス経路を特定するための論理回路を構成するステップと
を含み、
前記[c]ステップは、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス(2−1〜2−n)を組み合わせて前記スキャンパス組み合わせデータを作成するステップを含む方法をコンピュータに実行させるための手順を示すものであることが好ましい。

0017

そのテストパターン(34)生成プログラムにおいて、さらに、
[e]テストモード時に前記LSIを前記テストパターン(34)に基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップ
を具備し、
前記[e]ステップは、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部(43)に新たなテストパターン(34)の生成を指示するステップを含む方法をコンピュータに実行させるための手順を示すものであっても良い。

0018

そのテストパターン(34)生成プログラムにおいて、さらに、
[f]前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターン(34)を生成するステップを具備する方法をコンピュータに実行させるための手順を示すものであっても良い。

発明の効果

0019

本発明によると、LSIテスタの電力制限やテスト環境での電源ノイズ制限に応じて、スキャンパス、クロックを同時に制御し、スキャンパス圧縮回路を用いたテストを可能にする。更には電力やノイズが制限内の場合、少ないテスト回数となるようにスキャンパスを制御し、テストコストを削減することができる。

0020

また、本発明によると、スキャンパス経路毎にクロックの印加とスキャンパス選択を同時に制御できることによって、作成したテストパターンでの電力に基づき、テスト回数が少なくなるような、さらには、様々なテスト環境に応じたテストパターンの再作成をすることができる。

発明を実施するための最良の形態

0021

[第1実施形態]
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図1は、本実施形態のスキャンパス圧縮回路1の構成を例示する回路図である。本実施形態のスキャンパス圧縮回路1は、LSIテストが実行される集積回路に備えられていることが好ましい。図1を参照すると、本実施形態のスキャンパス圧縮回路1は、スキャンパス回路2と、パタン生成器3と、出力圧縮器4とを含んで構成されている。また、スキャンパス回路2には、スキャンパス制御回路5と複数の迂回用論理回路(第1スキャンパス迂回用論理回路6−1〜第nスキャンパス迂回用論理回路6−n)とが備えられている。

0022

スキャンパス回路2は、複数のスキャンパス群(第1スキャンパス群2−1〜第nスキャンパス群2−n)を含んで構成されている。

0023

パタン生成器3は、擬似ランダムパターン等のスキャン入力パターンデータを作成する。パタン生成器3は、そのスキャン入力パターンデータを、スキャンパス回路2の複数のスキャンパス群に供給している。

0024

出力圧縮器4は、複数のスキャンパス群の出力に対して、データ圧縮(例えばシグネチャ圧縮)を行っている。

0025

スキャンパス制御回路5は、複数のスキャンパス群(第1スキャンパス群2−1〜第nスキャンパス群2−n)から、任意のスキャンパス群を選択するための制御信号(第1スキャンパス制御命令8−1〜第nスキャンパス制御命令8−n)をスキャンパス迂回用論理回路6に出力している。また、スキャンパス制御回路5は、複数のスキャンパス群から選択されたスキャンパスに対して、クロックを供給している。スキャンパス制御回路5は、選択されていないスキャンパスに対するクロックの供給を停止している。

0026

スキャンパス制御回路5によるスキャンパス選択の制御と、スキャンパスへのクロック印加の制御は同時に行われることが好ましい。これによって、スキャンパス圧縮回路1は、LSIの大規模、高速化の中で、LSIテスタの電力やテスト環境の電源ノイズの制限下でも適切なLSIテストを実行することができる。

0027

図2は、本実施形態のスキャンパス圧縮回路1に、スキャンパス制御回路5とスキャンパス迂回用論理回路6とを備える前段階の構成を例示する回路図である。設計する回路が大規模化するにつれ、分割単位での設計が行われる。スキャンパス圧縮回路1は、その分割毎にスキャンパスグループ(第1スキャンパス群2−1〜第nスキャンパス群2−n)を構成したスキャンパス回路2を備えている。スキャンパス圧縮回路1は、そのスキャンパス回路2に対して、擬似ランダムパタン等のスキャン入力パタンデータを作成するパタン生成器3と、複数のスキャンパス群の出力に対して、シグネチャ圧縮を行う出力圧縮器4とを有する構成である。LSIの大規模化、微細化に伴い、パタンデータが増大する中、LSIテスタのメモリ量に収めてテストするのに必要な回路構成である。また、出力圧縮器4に入る不定値に対しては、上述したようなガードする構成が一般的なスキャンパス圧縮回路1構成ツール実装されている。

0028

ここで、本実施形態のスキャンパス圧縮回路1を備える集積回路のテストを行うためのテストパターンを構成するテストパターン生成装置11について説明を行う。図3は、本実施形態のテストパターン生成装置11の構成を例示するブロック図である。本実施形態のテストパターン生成装置11は、入力装置12と表示装置13とに接続されている。テストパターン生成装置11は、CADなどのアプリケーションを実行可能な情報処理装置で構成されている。入力装置12は、テストパターン生成装置11に、データを入力する機能を備えるマンマシンインターフェースである。表示装置13は、テストパターン生成装置11から出力されるデータを、視覚的に表示するマンマシンインターフェースである。

0029

テストパターン生成装置11は、CPU21と、メモリ22と、大容量記憶装置23とを含んで構成され、それらはバス24を介して接続されている。CPU21は、テストパターン生成装置11に備えられている中央演算処理装置を示している。CPU21は、テストパターン生成装置11に備えられた各種装置の制御や、テストパターン生成装置11で扱われるデータの処理を行っている。CPU21は、入力装置などから受け取ったデータを解釈して演算し、その演算結果を出力装置などに出力している。メモリ22は、テストパターン生成装置11に備えられた記憶装置を示している。メモリ22は、メモリ22が処理するデータの保持や、大容量記憶装置23から読み出したデータを保持する機能を備えている。大容量記憶装置23は、HDDに代表される記憶装置である。大容量記憶装置23は、不揮発性の記憶装置であり、格納しているデータに対する消去動作が実行されるまで、そのデータを保持し続ける機能を備えている。

0030

大容量記憶装置23には、データ格納領域25と、プログラム格納領域26とが構成されている。そのデータ格納領域25には、LSIの論理接続、配置、配線情報であるネットリスト31と、スキャンパス情報32と、パラメータ33と、テストパターン34とが格納されている。スキャンパス情報32は、上述のスキャンパス回路2を構成する複数のスキャンパス群(第1スキャンパス群2−1〜第nスキャンパス群2−n)と、各スキャンパスの経路数と、スキャンイン信号名と、スキャンアウト信号名とを示している。パラメータ33は、LSIの電力/電源ノイズを計算する上での動作率、LSIテスタの電力制限、テスト環境の電力ノイズ耐性を含む各種パラメータを示している。テストパターン34は、本実施形態のスキャンパス圧縮回路1を有するLSIに対して、LSIテストを実行するときに用いられるデータである。

0031

大容量記憶装置23のプログラム格納領域26には、ネットリスト31、スキャンパス情報32に基づいて計算機に構成されるLSIに、スキャンパス制御回路5を配置するスキャンパス制御回路挿入処理部41と、そのLSIの複数のスキャンパス群(第1スキャンパス群2−1〜第nスキャンパス群2−n)毎に電力/電源ノイズ量を見積もる電力/電源ノイズ見積もり処理部42と、見積もった電力/電源ノイズ量からテスト可能なスキャンパスの組み合わせを求めるテスト組み合わせ作成処理部43と、作成されたテスト可能なスキャンパスの組み合わせに基づいて、テストパターン34を作成するテストパターン作成処理部44と、作成したテストパターン34に基づいて、LSIテストを実行した時の電力と電源ノイズ量を計算する電力/電源ノイズ計算処理部45から構成される。

0032

ここで、本実施形態において、上述のテストパターン34を生成する動作に関して説明を行う。図4は、本実施形態のスキャンパス圧縮回路1を有するLSI用のテストパタンを生成する動作を例示するフローチャートである。本実施形態の動作は、テストパターン生成装置11に備えられたコンピュータプログラム(例えば、CADアプリケーション)などにより、設計の1段階として実行される。また、以下の動作は、テストパターン生成プログラム(図示されず)に示される手順に対応していることが好ましい。

0033

図4を参照すると、ステップS101において、テストパターン生成装置11は、データ格納領域25からネットリスト31とスキャンパス情報32とを読み出す。テストパターン生成装置11は、読み出されたネットリスト31とスキャンパス情報32とに基づいて、テスト対象となる回路(図2に示される回路)を構成する。ステップS102において、テストパターン生成装置11は、データ格納領域25からパラメータ33を読み出す。

0034

ステップS103において、スキャンパス制御回路挿入処理部41は、ステップS101で構成されたスキャンパス圧縮回路1と、データ格納領域25から読みされたスキャンパス情報32に基づいて、スキャンパス群の数と各スキャンパス群のスキャンイン、スキャンアウトの信号名などの各種情報を特定する。スキャンパス制御回路挿入処理部41は、特定した情報に基づいて、スキャンパス制御回路5を有するスキャンパス圧縮回路1を構成する。ステップS104において、スキャンパス制御回路挿入処理部41は、スキャンパスを迂回するための論理回路(第1スキャンパス迂回用論理回路6−1〜第nスキャンパス迂回用論理回路6−nを構成する。

0035

ステップS105において、スキャンパス制御回路挿入処理部41は、によって構成されたスキャンパス制御回路5は、読み出されたパラメータ33に基づいて、複数のキャンパス群に制御されたクロック(第1スキャンパス用クロック7−1〜第nスキャンパス用クロック7−n)を分配する。ステップS106において、このとき、電力/電源ノイズ見積もり処理部42は、パラメータ33に指定した通常動作時に見込む動作率を元に、静的に消費電力/電源ノイズ量を見積もる。

0036

ステップS107において、テスト組み合わせ作成処理部43は、電力/電源ノイズ見積もり処理部42によって見積もられた消費電力/電源ノイズ量と、パラメータ33に指定されているLSIテスタの電力制限、テスト環境の電力ノイズ耐性以下となるようにスキャンパス動作数を求め、且つ、テスト出来ない箇所がないように、テストするスキャンパスの組み合わせを作成する。ステップS108において、テストパターン作成処理部44は、作成されたスキャンパスの組み合わせに基づいてテストパターン34を作成する。

0037

ステップS109において、電力/電源ノイズ計算処理部45は、作成したテストパターン34に対し、パラメータ33に指定した動作率ではなく、実際に作成したテストパターン34を動作させた電力/電源ノイズ量を算出する。ステップS110において、電力/電源ノイズ計算処理部45は、算出した電力/電源ノイズ量が、LSIテスタの電力制限とテスト環境の電源ノイズの制限内であるか否かを判断する。その判断の結果、算出された電力/電源ノイズ量が制限の範囲内であれば、作成したテストパターン34をLSIテスタに適用し、処理は狩猟する。算出された電力/電源ノイズ量が制限の範囲内でない場合は、処理はステップS107に戻り、パラメータ33で動作率を変更して、テスト組み合わせ作成処理部43により再度テストするスキャンパスの組み合わせを決定する。これによって、通常動作をもとにした電力/電源ノイズ量見積りの結果と、スキャンパスを使ったテストパターン34での実際の電力/電源ノイズ量が異なる場合であっても。適切なテストパターン34を構成することが可能となる。

0038

図5は、テストパターン34に含まれるスキャンパスの組み合わせ情報の構成を例示するテーブル(以下、迂回制御テーブル51と呼ぶ)である。図5は、スキャンパス回路2が第1スキャンパス群2−1から第4スキャンパス群2−4で構成されている場合のテストパターン34に含まれるスキャンパスの組み合わせを例示している。図5では、上述のステップS104〜S105で、テスト時のスキャンパス同時動作数50%以下と見積もったとき、その条件を満たしつつ、テスト出来ない箇所がないような組み合わせを算出した結果のスキャンパスの組み合わせを例示している。

0039

図5を参照すると、迂回制御テーブル51には、印加するクロックを制御する様子が示されている。第1スキャンパス用クロック7−1〜第4スキャンパス用クロック7−4において、“0”はクロックストップを示している。また、“1”はクロック印加を示している。また、迂回制御テーブル51には、迂回するスキャンパスを制御する様子が示されている。第1スキャンパス迂回用論理回路6−1〜第4スキャンパス迂回用論理回路6−4において、“0”はスキャンパスを迂回することを示している。また、“1”は、スキャンパスを選択する(迂回しない)ことを示している。

0040

LSIテスタの電力、テスト環境の電源ノイズの制限がない場合、又は、見積り段階で制限の範囲内である場合には、全体を一度にテストするのが、テスト回数が1回で済み、テストコストという面では有効である。しかし、現実には上記の制限を超えるために全体を一度にテストすることが困難な場合がある。そのときは、複数回に分けてテストする必要がある。

0041

図5の迂回制御テーブル51の点線で囲まれた部分は、第1スキャンパス群2−1と第2スキャンパス群2−2、第2スキャンパス群2−2と第3スキャンパス群2−3、第3スキャンパス群2−3と第4スキャンパス群2−4の3回に分けて、スキャンパス制御回路5を制御する例を示したものである。

0042

このように、本実施形態のスキャンパス圧縮回路1を構成し、そのスキャンパス圧縮回路1で適切にテストを行うためのテストパターン34作成してLSIテストを行うことで、LSIテスタの電力やテスト環境の電源ノイズの制限下でもテストできる構成となり、且つ分割単位間もテストすることが可能となっている。

0043

[第2実施形態]
以下に、図面を参照して本発明を実施するための第2形態について説明を行う。図6は、第2実施形態におけるテストパターン生成装置11の構成を例示するブロック図である。第2実施形態のテストパターン生成装置11は、第1実施形態のテストパターン生成装置11に、さらに、テスト組み合わせ再作成処理部46を含んで構成されている。なお、テスト組み合わせ再作成処理部46以外の各要素の構成・動作は、第1実施形態と同様である。したがって、以下の実施形態では、上述した各要素の詳細な説明を省略する。

0044

第2実施形態のテスト組み合わせ再作成処理部46は、テストパターン34がLSIテスタの電力、テスト環境の電源ノイズ制限以内である場合、更に、テストするスキャンパスの組み合わせをテスト回数が少なくなるように再作成する機能を備えている。

0045

以下に、第2実施形態の動作について説明を行う。図7は、第2実施形態の動作を例示するフローチャートである。図7のステップS101からステップS110までの動作は、第1実施形態と同様の動作である。したがって、以下では、ステップS110以降の処理に対応して、第2実施形態の動作を説明する。第2実施形態の動作では、作成したテストパターン34に対して、電力と電源ノイズ量を計算する電力/電源ノイズ計算処理部45の処理の後に、テスト組み合わせ再作成処理部46の処理が加わっている。

0046

ステップS201において、テスト組み合わせ再作成処理部46は、LSIテスタの電力、テスト環境の電源ノイズの制限内の場合、テスト回数を少なくすることができるスキャンパスの組み合わせが存在するか否かの判断を行う。その判断の結果、テスト回数を少なくすることができるスキャンパスの組み合わせが存在する場合、テスト回数を少なくすることが出来る場合、処理はステップS108に戻り、テスト回数を少なくする条件で、再度テストパターン34作成する。その後、ステップS109に進み、実際の動作による電力/電源ノイズ量を算出する。そしてステップS110において、LSIテスタの電力、テスト環境の電源ノイズの制限内であれば、再度ステップS201に処理を実行する。このようにして作成したテストパターン34をLSIテスタに適用する。

0047

図8は、第2実施形態の動作に対応して生成されたスキャンパスの組み合わせ情報を例示するテーブルである。図8の(a)は、ステップS106での電力、電源ノイズ見積りでスキャンパス動作数は50%以下とした場合に、テストパターン34に含まれるスキャンパスの組み合わせ情報を例示している。図8の(b)は、設定を変更した後に生成されるテストパターン34に含まれるスキャンパスの組み合わせ情報を例示している。

0048

図8の(a)を参照すると、ステップS106で、スキャンパス動作数は50%以下としたときの、スキャンパスの組み合わせとして、第1スキャンパス群2−1と第2スキャンパス群2−2の組、第2スキャンパス群2−2と第3スキャンパス群2−3の組、第3スキャンパス群2−3と第4スキャンパス群2−4の組が作成され、3回のテスト回数となっている。

0049

ここで、この組み合わせ情報を含むテストパターン34は、ステップS201の処理を行う前に、電力/電源ノイズ計算処理部45から出力されたものとする。第2実施形態では、ステップS110において、この組み合わせ情報を含むテストパターン34を実際に動作させたときの電力、電源ノイズ計算を行っている。そして、実際の電力や電源ノイズ量がLSIテスタの電力、テスト環境の電源ノイズ制限に対して下回る場合、ステップS201において、テスト組み合わせ再作成処理部46は、スキャンパス動作数を上げ、テスト回数を少なくするように設定を変更して、そのスキャンパス動作数で、スキャンパス動作数を求め、且つ、テスト出来ない箇所がないように、テストするスキャンパスの組み合わせを作成するようにテスト組み合わせ作成処理部43に指示する。例えば、スキャンパス動作数が80%以下である場合には、図8の(b)に例示されるスキャンパスの組み合わせ情報となる。この場合、第1スキャンパス群2−1〜第3スキャンパス群2−3の組と、第3スキャンパス群2−3と第4スキャンパス群2−4の組が構成され、2回のテストで済むこととなる。

0050

このとき、そのスキャンパスの組み合わせ情報を含むテストパターン34を作成し、再度そのテストパターン34を実際に動作させたときの電力、電源ノイズ計算を行っている。そして、実際の電力や電源ノイズ量がLSIテスタの電力、テスト環境の電源ノイズ制限に対して下回り、かつ、テスト回数の削減がこれ以上できないときに、そのテストパターン34をデータ格納領域25に格納する。これによって、図8に示されているように、3回のテスト回数から2回のテストにテスト回数の削減を行いつつ、LSIテスタの電力、テスト環境の電源ノイズ制限の範囲内のテストパターン34を作成することが可能となる。

0051

第2実施形態のテストパターン生成装置11は、先に説明したLSIテスタの電力やテスト環境の電源ノイズの制限下でもテストできる構成となり、且つ分割単位間もテストすることを可能にする。さらに、テスト回数が少なくなるように、スキャンパスの選択を変えたテストパターン34を作成することで、テスト時間(テストコスト)を削減することが出来る。

図面の簡単な説明

0052

図1は、本実施形態のスキャンパス圧縮回路1の構成を例示する回路図である。
図2は、スキャンパス制御回路5とスキャンパス迂回用論理回路6とを備える前段階を例示する回路図である。
図3は、本実施形態のテストパターン生成装置11の構成を例示するブロック図である。
図4は、本実施形態のテストパタンを生成する動作を例示するフローチャートである。
図5は、迂回制御テーブル51の構成を例示する図である。
図6は、第2実施形態におけるテストパターン生成装置11の構成を例示するブロック図である。
図7は、第2実施形態の動作を例示するフローチャートである。
図8は、第2実施形態の動作に対応して生成されたスキャンパスの組み合わせ情報を例示するテーブルである。

符号の説明

0053

1…スキャンパス圧縮回路
2…スキャンパス回路
2−1…第1スキャンパス群
2−2…第2スキャンパス群
2−3…第3スキャンパス群
2−4…第4スキャンパス群
2−n…第nスキャンパス群
3…パタン生成器
4…出力圧縮器
5…スキャンパス制御回路
6…スキャンパス迂回用論理回路
6−1…第1スキャンパス迂回用論理回路
6−2…第2スキャンパス迂回用論理回路
6−3…第3スキャンパス迂回用論理回路
6−4…第4スキャンパス迂回用論理回路
6−n…第nスキャンパス迂回用論理回路
7−1…第1スキャンパス用クロック
7−2…第2スキャンパス用クロック
7−3…第3スキャンパス用クロック
7−4…第4スキャンパス用クロック
7−n…第nスキャンパス用クロック
8−1…第1スキャンパス制御命令
8−2…第2スキャンパス制御命令
8−3…第3スキャンパス制御命令
8−n…第nスキャンパス制御命令
11…テストパターン生成装置
12…入力装置
13…表示装置
21…CPU
22…メモリ
23…大容量記憶装置
24…バス
25…データ格納領域
26…プログラム格納領域
31…ネットリスト
32…スキャンパス情報
33…パラメータ
34…テストパターン
41…スキャンパス制御回路挿入処理部
42…電力/電源ノイズ見積もり処理部
43…テスト組み合わせ作成処理部
44…テストパターン作成処理部
45…電力/電源ノイズ計算処理部
46…テスト組み合わせ再作成処理部
51…迂回制御テーブル

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