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技術 減少した構造を有するマルチチップパッケージおよびそれを形成するための方法

出願人 アドバンスドチップエンジニアリングテクノロジーインコーポレイティッド
発明者 ウェン−クンヤンシエン−ウェンスーヤ−ズウーチン−シュンフアン
出願日 2008年2月19日 (11年10ヶ月経過) 出願番号 2008-036797
公開日 2008年9月11日 (11年3ヶ月経過) 公開番号 2008-211213
状態 未査定
技術分野 半導体または固体装置の組立体
主要キーワード レベル温度 モールドツール ガラスキャリア 電気めっきステップ 整合性能 接点バンプ 積み重ね高さ 熱機械応力
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2008年9月11日)のものです。
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図面 (5)

課題

より高い信頼性および低い製造費用を有するSIP用の構造を提供する。

解決手段

基板の上側表面内に形成される予め形成されたダイ収容キャビティを有する基板を備えるマルチチップパッケージの構造およびそれの方法を提供する。ダイが、接着によってダイ収容キャビティ内に配設され、および、弾性誘電層が、熱機械応力を吸収するためにダイと基板との間の間隔に充填され、したがって、パッケージの厚さが減少され、および、この構造のCTE不整合が減少される。このプロセスはより単純であり、および、従来のものよりマルチチップパッケージを形成することが容易である。したがって、本発明は減少した厚さおよび良いCTE整合性能を有するファンアウトLPを開示する。

概要

背景

半導体デバイスの分野において、デバイス密度は増加するが、しかし、デバイスサイズ縮小する。従来のパッケージ技法、例えばリードフレームパッケージフレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えたより小さいチップを作成する要求を満たすことができず、したがって、この種の高密度デバイスに対する新しいパッケージングまたは相互接続技法は、要求が多くなっている。

前述した理由のために、パッケージ技法開発の傾向はボールグリッドアレイ(BGA)、フリップチップ(FC−BGA)、チップスケールパッケージ(CSP)、ウエハレベルパッケージ(WLP)に向かっており、WLP技法は、分断を実行する前にダイがパッケージされて、ウエハ上で試験される高度なパッケージング技術である。さらに、WLPは、ワイヤーボンディング、ダイ取り付けおよびアンダーフィルのプロセスが省略されることができるような先進技法である。WLP技法を利用することによって、コストおよび製造時間が減少されることができ、および、WLPの結果として生じる構造はダイにほぼ等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たす。

WLP技法を利用することがまた、ICと相互接続基板との間のCTE不整合(例えばビルドアップ層とRDLとの間のCTE不整合)を減らすことができるとはいえ、シリコンチップのCTE(2.3)とコアペーストのCTE(20−180)との間のCTE差異はなお大きく、結果として生じる機械応力はTCTプロセス中に信頼性の問題を引き起こす。さらに、異なる組成材料、例えば、スクライブライン上の、コアペースト、ガラスおよび、エポキシ鋸引きプロセスを複雑にするであろう。

洗練されなければならない従来のWLPプロセスの別の側面は、積み重ねられた再分配層の全てがダイの上のビルドアップ層をおおって形成されることであり、したがって、パッケージの厚さは、パッケージ構造の寸法を減少させる要求を満たすために更に減少される必要がある。

したがって、本発明は、減少した積み重ね高さおよびより低いCTE不整合を備えたファンアウトWLP(パネルウエハ)用のマルチチップパッケージを提供する。

概要

より高い信頼性および低い製造費用を有するSIP用の構造を提供する。基板の上側表面内に形成される予め形成されたダイ収容キャビティを有する基板を備えるマルチチップパッケージの構造およびそれの方法を提供する。ダイが、接着によってダイ収容キャビティ内に配設され、および、弾性誘電層が、熱機械応力を吸収するためにダイと基板との間の間隔に充填され、したがって、パッケージの厚さが減少され、および、この構造のCTE不整合が減少される。このプロセスはより単純であり、および、従来のものよりマルチチップパッケージを形成することが容易である。したがって、本発明は減少した厚さおよび良いCTE整合性能を有するファンアウトWLPを開示する。なし

目的

本発明は、減少した積み重ね高さおよびより低いCTE不整合を備えたファンアウトWLP(パネルウエハ)用のマルチチップパッケージを提供する

効果

実績

技術文献被引用数
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牽制数
1件

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請求項1

マルチチップパッケージの構造であって、基板内に予め形成されるダイ収容キャビティを備えた基板と、前記ダイ収容キャビティ内に接着によって配設される第1のダイと、前記第1のダイおよび前記基板の上に形成され、かつ前記第1のダイと前記基板との間の間隔に、そこの間の熱機械応力を吸収するために充填される第1の誘電層と、前記第1の誘電層の上に形成されるビルドアップ層であって、前記ビルドアップ層が第1の再分配層(RDL)、誘電層を備え、前記RDLの少なくとも1つを露出させるためにいくつかの開口部が前記ビルドアップ層の上面の上に形成される、ビルドアップ層と、導電性金属が、前記開口部の上に形成され、かつ前記RDLを通して前記第1のダイに電気的に結合され、フリップチップ構造を有する前記導電性金属上に設置される第2のRDLおよび金属パッドを備え、かつ、いくつかの開いたスルーホールが内部に形成されたコアペーストによって取り囲む、第2のダイであって、前記第1のダイおよび前記第2のダイが、前記導電性金属を通して電気的接点を保つ、第2のダイと、前記第1のダイおよび前記第2のダイに電気的に接続するために前記開いたスルーホールを充填するコンタクト金属と、を備えることを特徴とする構造。

請求項2

前記第1の誘電層の材料が、弾性体であることを特徴とする、請求項1に記載の構造。

請求項3

前記第1のRDLが、前記第1のダイから扇形に広がることを特徴とする、請求項1に記載の構造。

請求項4

前記RDLのCTEが、前記基板のCTEと同じであることを特徴とする、請求項1に記載の構造。

請求項5

マルチチップパッケージを形成するための方法であって、予め形成されたダイ収容キャビティを備えた基板および前記基板の上側表面上に金属パッドを準備するステップと、ピックアンドプレース微細位置合わせシステムによって所望のピッチダイ再分配ツール上に第1のダイを再分配し、かつ、接着材が、前記基板を接着するためにキャリアツール周辺領域に施着されるステップと、前記ダイの裏面上に接着材を取り付けるステップと、前記基板の前記キャビティに前記ダイを接着し、そして次に、前記ダイが、前記基板上に取り付けられること確実にするために硬化を実行するステップと、前記ダイ再分配ツールを前記基板から切り離すステップと、前記ダイおよび前記基板上に第1の誘電層をコーティングし、かつ前記ダイと前記キャビティとの間の間隔に前記誘電層を充填するステップと、気泡を除去するために真空手順を実行するステップと、ビルドアップ層であって、第1のRDLおよび第2の誘電体層を備えるビルドアップ層を形成するステップと、前記第1のRDLの少なくとも一つを露出させるためにいくつかの開口部を前記ビルドアップ層の上面の上に形成するステップと、導電性金属を前記開口部の上に形成するステップと、前記導電性金属上に第2のRDLおよび金属パッドを備えた第2のダイを設置するステップと、前記第2のダイを取り囲むコアペーストの層を形成するステップであって、特定の開いたスルーホールが、前記RDLを露出させるために前記コアペースト内に形成される、ステップと、導電性金属によって前記開いたスルーホールを充填するステップと、前記コアペーストの上に第3のRDLおよび導電性パッドを形成するステップと、前記導電性パッドおよび導電性金属を露出させるための開口部を備えた保護層を前記コアペーストの上に形成するステップと、を含むことを特徴とする方法。

技術分野

0001

本発明は、システムインパッケージSIP)のための構造に、および、特にSIPを伴うパネルスケールパッケージPSP)に関する。

背景技術

0002

半導体デバイスの分野において、デバイス密度は増加するが、しかし、デバイスサイズ縮小する。従来のパッケージ技法、例えばリードフレームパッケージフレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えたより小さいチップを作成する要求を満たすことができず、したがって、この種の高密度デバイスに対する新しいパッケージングまたは相互接続技法は、要求が多くなっている。

0003

前述した理由のために、パッケージ技法開発の傾向はボールグリッドアレイ(BGA)、フリップチップ(FC−BGA)、チップスケールパッケージ(CSP)、ウエハレベルパッケージ(WLP)に向かっており、WLP技法は、分断を実行する前にダイがパッケージされて、ウエハ上で試験される高度なパッケージング技術である。さらに、WLPは、ワイヤーボンディング、ダイ取り付けおよびアンダーフィルのプロセスが省略されることができるような先進技法である。WLP技法を利用することによって、コストおよび製造時間が減少されることができ、および、WLPの結果として生じる構造はダイにほぼ等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たす。

0004

WLP技法を利用することがまた、ICと相互接続基板との間のCTE不整合(例えばビルドアップ層とRDLとの間のCTE不整合)を減らすことができるとはいえ、シリコンチップのCTE(2.3)とコアペーストのCTE(20−180)との間のCTE差異はなお大きく、結果として生じる機械応力はTCTプロセス中に信頼性の問題を引き起こす。さらに、異なる組成材料、例えば、スクライブライン上の、コアペースト、ガラスおよび、エポキシ鋸引きプロセスを複雑にするであろう。

0005

洗練されなければならない従来のWLPプロセスの別の側面は、積み重ねられた再分配層の全てがダイの上のビルドアップ層をおおって形成されることであり、したがって、パッケージの厚さは、パッケージ構造の寸法を減少させる要求を満たすために更に減少される必要がある。

0006

したがって、本発明は、減少した積み重ね高さおよびより低いCTE不整合を備えたファンアウトWLP(パネルウエハ)用のマルチチップパッケージを提供する。

0007

本発明の1つの利点は、より高い信頼性および低い製造費用を備えたSIPの構造を提供している。

0008

本発明の1つの利点は、マルチチップパッケージを形成するのに従来の方法より、より単純でより容易な製造プロセスを提供している。

0009

本発明の別の利点は、製造プロセス中のダイシフト問題を回避するためのマルチチップパッケージの構造およびそれの方法を提供することである。

0010

本発明のさらに他の利点は、製造プロセス中に注入モールドツールを伴わないマルチチップパッケージの構造およびそれの方法を提供することである。

0011

本発明のさらに別の利点は、製造プロセス中の反りを回避するためのマルチチップパッケージの構造およびそれの方法を提供することである。

0012

本発明の1つの利点は、基板が予め形成されたキャビティによって特徴づけられ、および、ダイが基板のこの予め形成されたキャビティ内に収容されてパッケージの厚さを減らすことである。更に、基板およびダイ収容キャビティが、パッケージングの前に事前に準備され、したがって、スループットはこれまでより向上される。

0013

本発明の構造は、コアペーストを充填せずに形成され、予め形成されたキャビティは、シリコンダイと基板(有機タイプ、好ましくはFR5/BT)との間のCTE差異による熱機械応力を吸収するための弾性誘電材料で充填される。

0014

この製造プロセスの別の特性は、ダイの活性表面および基板(好ましくはFR5またはBT)表面上にコーティングする誘電層(好ましくはシロキサン重合体)だけを備える。誘電層(SINR)は、感光層であり、したがって、その上に形成される開口部が、フォトマスクプロセスによって形成されることができる。真空プロセスが、SINRコーティングの気泡を除去するために実行される。基板がダイ(チップ)と接着される前に、ダイ付着材料がダイの裏面に印刷される。

0015

基板およびPCBマザーボードのCTEが同一であるので、本発明の構造はより良い信頼性に到達することができ、それは、熱機械応力がソルダーバンプボール上に印加されない原因となり、したがって、この構造は、ボードレベル温度サイクル試験(TCT)を実行する場合、最高の信頼性に到達することができる。

0016

本発明は、基板内に予め形成されるダイ収容キャビティおよび基板の上側表面上の金属パッドを有する基板、を備え、第1のダイが、接着によってダイ収容キャビティ内に配設される、ことを特徴とするマルチチップパッケージの構造を提供する。誘電層が、第1のダイおよび基板の上に形成され、かつダイと基板との間の間隔にその間の熱機械応力を吸収するために充填される。ビルドアップ層が誘電層の上に形成され、このビルドアップ層が再分配層(RDL)、弾性誘電層を備える。いくつかの開口部が、RDLのうちの少なくとも1つを露出させるためにビルドアップ層の上側表面の上に形成される。導電性金属が、この開口部の上に形成されて、RDLを通して第1のダイおよび導電性金属上に設置される金属パッドによって第2のダイに電気的に接続され、第1のダイおよび第2のダイは、導電性金属を通して電気的接点を保つ。

0017

本発明は、基板の上側表面内の予め形成されたダイ収容キャビティおよび基板の上側表面上の金属パッドを備えた基板を準備すること、を含む半導体デバイスパッケージを形成する方法を提供する。ピックアンドプレース微細位置合わせシステムによって所望のピッチダイ再分配ツール上に第1のダイを再分配し、次いで接着材が基板を接着するためにキャリアツール周辺領域に施着される。ダイの裏面上に接着材を取り付けて、次いで基板のキャビティにダイを接着し、次に、ダイが基板上に取り付けられることを確実にするために真空硬化プロセスを実行する。処置ステップを完了した後に、ダイ再分配ツールを基板から切り離す。次にダイおよび基板上に弾性誘電層をコーティングし、およびダイとキャビティとの間の間隔に弾性誘電層を充填し、および、気泡を除去するために真空手順を実行する。ダイおよび基板の表面の上にビルドアップ層を形成するためのステップが、弾性誘電層の上に少なくとも一つのRDLを形成することを含む。RDLのうちの少なくとも1つを露出させるためにいくつかの開口部をビルドアップ層の上側表面の上に形成する。次に開口部上に導電性金属(UBM)を形成し、それから、導電性金属上に金属パッドを有する第2のダイを設置する。

発明を実施するための最良の形態

0018

本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。

0019

本発明は、少なくとも所定のキャビティおよび基盤内部に形成される金属パッドを有する基板を有するファンアウトWLPの構造を開示する。図1は、本発明の一実施態様に従うシステムインパッケージ(SIP)用のパネルスケールパッケージ(PSP)の断面図を例示する。図1に示すように、SIPの構造は、第1のダイ5の上に形成されるAlパッド3(金属ボンディングパッド)を備えた少なくとも第1のダイ5を収容するために基盤1の内部に形成されるダイ収容キャビティ9を有する基板1を含む。好ましくは、キャビティ9の長さおよび幅は、第1のダイ5のそれより約100μm長くあるべきであり、および、キャビティ9の深さは第1のダイ5の高さより少し、例えば約25−50μm高くあるべきである。前述した基板1は、直径200、300mm以上を有する、ウエハ形のような丸いタイプ、またはパネルまたはフレーム形状のような矩形のタイプであることができる。図1に示すように、キャビティ9の内側に配設される第1のダイ5は接着7(弾性を備えたダイ付着材料)によって固定される。第1の誘電層A(DLA)13が、第1のダイ5および基板1の上面をカバーするために施着され、かつ第1のダイ1とキャビティ9の側壁との間のスペースを充填する。

0020

いくつかの開口部が、基板1上に金属パッド35を収容するためにDLA13の上に形成され、そこにおいて開口部が、リソグラフィプロセスまたは露光および現像手順によって形成される。金属パッド35が、第1の再分配層(RDL)29に接続して、Alパッド3との電気接続を保つ。

0021

次いで、誘電層B(DLB)33が第1のRDL11およびDLA13をカバーするために頂上に形成され、複数の開口部が、導電性金属31を配置するための第1のRDL11の一部を露出させるためにDLB33の上に形成される。

0022

要約すれば、第1のチップ5がキャビティ9内に形成されるので、SIP全体の高さはそれに応じて減少される。さらに、第1のRDL構成はファンアウトタイプであり、したがって、ボールピッチが増大され、および、それによって、信頼性および熱冷静状態もまた、向上される。

0023

誘電層29が、第2のダイ25の上に形成される第2のパッド3aを備えた第2のダイ25の表面の下に形成される(コーティングされる)。第2のRDL23が、誘電層29の下に形成されて、ダイパッド3aに接続される。特定の開いたスルーホールを備えた誘電材料27が、第2のRDL23の上に形成され(コーティングされ)、そこにおいてこれらの開いたスルーホールが、導電性金属31を収容するために使われ、したがって、導電性金属31が第2のRDL23との電気的接点を保つことができる。

0024

図1に示すように、第2のダイ25がフリップチップによって第1のダイ5上に積み重なり、かつ導電金属31、第1のRDL11、第2のRDL23、Alパッド3、および、第2のパッド3aを通して電気的接点を保ち、2つのダイのパッドが、反対の位置に配置される。

0025

コアペースト15が第2のダイ25のまわりに施着され、かつ第2のダイ25と他の構成要素、例えば導電金属31との間のスペースを充填し、このコアペースト15の材料は、エポキシ、ゴム、および、樹脂プラスチックセラミック、およびその他であることができる。図1に示すように、いくつかの開いたスルーホール32およびキャビティが第3のRDLを形成するためにコアペースト15の上に形成され、開いたスルーホール32が、外部との電気的接点を保つために第1のダイ5および第2のダイ25に対して使われる。例えば、開いたスルーホール32内に形成されるパッド21および導電性金属19が、外部との電気的接点を保つために第1のダイ5および第2のダイ25に対して使われる。誘電層17(フォトタイプ)が、コアペースト15の上に形成され、そこにおいていくつかの開口部が、パッド21の上に形成され、別の実施態様では、接点金属30がパッド21の上に(UBM構造として)形成される。

0026

本発明の一実施態様の構造上の特性を記載したあと、下記のパラグラフは本発明の実施態様に使用される材料に関する。好ましくは、予め形成された基板1の材料は、ダイ収容キャビティを形成し、かつ金属パッドを表面に配置するのが容易な一種有機基板であり、基板1は、少なくとも2枚の積層された層、例えば銅張積層板(CCL)を備え、1つはその中に形成されるダイ収容穴を有し、および、別のものは基板1の底部に配置される。好ましくは、基板1を形成するための材料は、ガラス転移温度(Tg)>170°Cを有し、かつX方向またはY方向に約16およびZ方向に約60のCTE値を有する一種の材料、例えば、FR5またはBT(ビスマレイミドトリアジン)である。本発明の一実施態様において、誘電層13は好ましくはシロキサン重合体(SINR)、ダウコーニングWL5000シリーズおよびその複合物を備えたシリコーン誘導体ベースの材料によって作られる弾性誘電材料である。熱機械応力を解放するために。別の実施態様において、誘電層がポリイミド(PI)またはシリコーン樹脂を備えた材料によって作られ、好ましくは、この誘電層は簡単なプロセスのための感光層である。本発明の別の実施態様において、弾性誘電層13は100(ppm/℃)より大きいCTE、展伸度約40パーセント(好ましくは30パーセント−50パーセント)を有する一種の材料であり、および、この材料の硬度はプラスチックとゴムとの間である。弾性誘電層13の厚さは、温度サイクル試験中にRDL/誘電層界面内に蓄積される応力に依存する。

0027

本発明の一実施態様において、RDLの材料はTi/Cu/Au合金またはTi/Cu/Ni/Au合金を備え、および、RDLの厚さは2μmと15μmとの間である。Ti/Cu合金スパッタリング技法によって形成され、および、Cu/AuまたはCu/Ni/Au合金が電気めっきによって形成され、RDLを形成するために電気メッキプロセスを利用することは、温度サイクリング中にダイと基板との間のCTE不整合に耐えるのに十分に厚いRDLを作ることができる。別の実施態様において、Ti/Cu合金はまたシード金属層として機能することができる。金属パッド3、3aは、AlもしくはCu、またはその組合せであることができる。別の実施態様において、FO−WLPの構造は弾性誘電層としてシロキサン重合体(SINR)およびRDL/誘電層界面に蓄積される応力を減らすためのRDL金属としてCuを利用する。

0028

図2は、並行形式およびスタッキング形式で設置されるパッケージ構造を例示する。第1のダイ221および第2のダイ223(図2に例示される下部のダイ)が、基板229上の所望の寸法を有するダイ収容キャビティ225、227内に配設され、それぞれ、接着(ダイ付着)材料231および233によって固定される。別の実施態様において、ダイ収容キャビティ225および227は異なる寸法で形成されることができる。第2のダイ223は第1のダイ221に隣接して位置し、および、両方のダイは水平通信線235を通して互いに通信される。第2のRDLおよび金属パッドを備えるフリップチップバンプ構造を有する第3のダイ241および第4のダイ243(図2に例示される上部のダイ)が、第1のダイ221および第2のダイ223の表面上に取り付けられる。前述したマルチチップは、金属バンプ、RDLおよびスルーホールを介して最後の導電性バンプ(金属)237に対する電気的接続を保つ。導電性バンプ237を備えたBGAが、図に示され、導電性バンプが省略される場合、それはLGAタイプSIP(システムインパッケージ)またはSIP−LGAを参照する。

0029

図3は、ボードレベル温度サイクル試験中に本発明の構造の信頼性改善を説明するための、半田付け接点によってPCBまたはマザーボード340上に取り付けられたパッケージ300の組合せの断面図を例示する。シリコンダイ304(CTEは、2.3である)が、パッケージ内にパッケージされ、PCBまたはマザーボード340のCTEと同じCTE値を有するFR5またはBT有機エポキシタイプ材料(CTEは、ほぼ16である)が、基板302として使用される。ダイ304と基板302との間の間隔が、ダイと基板(FR5/BT)との間のCTE不整合による熱および機械応力を吸収するために弾性体306で充填される。誘電層308もまた、弾性体であり、したがって、ダイパッド338とPCB340との間の応力もまた吸収されることができる。

0030

RDL金属314はCu/Au材(CTEは、約16である)によって作られ、および、RDL金属314のCTE値はPCB340および有機基板302のそれと同じである。接点バンプ338のUBM332は、基板302の端子コンタクト金属パッド上に置かれる。PCB342の金属ランドはCu(CTEは、約16である)によって作られ、および、PCB342の金属ランドのCTE値はPCB340のそれと同じである。したがって、上の記述から、本発明はより良い信頼性(X/Y方向−オンボード熱応力がない)を提供し、および、Z方向応力はまた、弾性DLによって吸収され、さらに、1つの材料(エポキシタイプ)だけが分断を伴う。

0031

本発明の態様によれば、本発明は更に半導体デバイスパッケージを形成する方法を提供する。そのステップが、下に例示される。

0032

図4に示すように、ダイ収容キャビティ402を備えた基板401がある。留意する必要があるのは、基板401の端がWLPプロセス中に基板401をガラスキャリア403上に貼り付けるためにあるので、基板401の端に形成されるダイキャビティはないことである。したがって、図4に示すように、接着材404(好ましくはUV硬化タイプ)が基板401をガラスキャリアツール403上に貼り付けるためにガラスキャリアツール403(サイズは、基板401と同じである)の端上に施着され、キャリアツールの材料は、ガラス、シリコン、セラミック、合金42またはPCBであり、好ましくは、接着材404は、プロセス中にダイシフトを減らすためのダイ再分配ツール、基板およびキャリアツールのために使用されるそれと同じである。最後に、ガラスキャリアツール403および基板401がボンディングおよびUV硬化を完了した後に図4に示すように結合される。

0033

図5は、基板501の平面図を例示し、図に示すように、基板501の端に形成されるダイキャビティ502はなく、および、周辺領域503が、WLPプロセス中にガラスキャリア上に基板501を貼り付けて、保持するためにある。WLPプロセスが完了されたあと、ガラスキャリアの点線によって示される領域を切断し、および、パッケージ分断のために点線によって画成される内側領域上に鋸引きプロセスを実行する。

0034

下記のパラグラフは、本発明の構造の製造プロセスを記載し、本発明は、位置合わせパターンおよびその上に形成されるパターン化された接着剤を備えたダイ再分配ツールを提供することを含む。

0035

まず、ダイ収容キャビティを備えた基板およびその中に形成される表面上の金属パッドが予め形成され、好ましくは、この基板はより高いガラス転移温度(Tg)を備えた材料、例えばFR5/BTでできており、および、キャビティの深さはダイ付着材料を収容するためにダイの厚さより20umないし50um深い。別の実施態様において、基板は異なるチップを収容するために異なる寸法を備えたキャビティを有することができる。

0036

その上に形成される位置合わせパターンを有するダイ再分配ツール(プレート)が提供され、および、パターン接着剤がダイの表面を貼り付けるためのツール上に印刷され、次いでフリップチップのために設計されたピックアンドプレース位置合わせシステムを使用して、所望のピッチでツール上に第1のダイを再分配する。その後、ダイ付着材料がダイの裏面に印刷される。別の実施態様において、真空パネルボンダが基板上にダイの裏面を接着するのに用いられる。ダイが基板上に取り付けられるのを確実にするために、ダイ付着材料に硬化し、そして次に、パネルウエハ(パネルウエハは、基板のキャビティ上にダイを取り付けることを意味する)によってツールを切り離す。

0037

代わりとして、微細位置合わせを備えたダイボンダ機械が、使用されることができ、および、ダイを固定するためにダイ付着材料がキャビティ表面上に分配され、または、裏面上に付着テープを有するダイが、利用される。ダイが基板のキャビティ上に配置され、そして次に、ダイ付着材料が、ダイが基板上に取り付けられることを確実にするために熱的に硬化される。

0038

一旦ダイが基板上に再分配されると、第1のビルドアップ層に対するプロセスが開始される。クリーンアップ手順が、ウェットおよび/または乾燥洗浄によってダイ表面洗浄するために実行され、そして次に、パネル表面上に誘電材料をコーティングする。次のステップにおいて、気泡がパネル内にないことを確実にするために真空手順を実行する。その後、リソグラフィプロセスが金属バイア、金属(Al)ボンディングパッドおよび/またはスクライブラインに対する開口部を形成するために実行される。次いで、プラズマ洗浄ステップが(コンタクト金属パッド用の)開口部の表面および金属(Al)ボンディングパッドを洗浄するために実行される。次に、Ti/Cuがシード金属層としてスパッタされ、パターン化された再分配された金属層(RDL)を形成するために誘電層およびシード金属層の上にフォトレジスタ(PR)をコーティングすることが続く。

0039

電気めっきが、RDL金属としてCu/AuまたはCu/Ni/Auの層を形成するために処理され、次いでPRを剥離し、およびウェットエッチングを実行してRDL金属トレースを形成する。その後、次のステップが最上部誘電層をコーティングするかまたは印刷することであり、それから、フォトマスクプロセスによってソルダーバンプのコンタクト金属パッドおよび/またはスクライブラインのための開口を形成し、それによって第1層パネルプロセスを完了する。

0040

次に続くプロセスが、第2のビルドアップ層を上ダイの上に形成するためにあり、第2のビルドアップ層をソルダーバンプ構造により形成するためのウエハレベルパッケージングプロセスを導入すること、および、個々のフリップチップダイに(処理された)ウエハをダイシングすることを含む。上ダイがフリップチップ接着によって第1のビルドアップ層上に配置され、そして次に、ダイをパネルに取り付けるためにはんだ接続するIRリフローを実行する。誘電層および上ダイの上にコアペーストを真空印刷するステップが、気泡問題を除去するために使用される。次のステップは、ダイのコンタクトスルーホールおよびAlパッド用の開口を形成するためにフォトマスクプロセスまたはレーザードリルを実行することであり、そして次に、プラズマによってスルーホールを洗浄することである。

0041

次のステップにおいて、シード金属層としてTi/Cuをスパッタすることが導入され、それから、パターン化された再分配された金属層(RDL)を形成するために誘電層およびシード金属層の上にフォトレジスタ(PR)をコーティングする。その後、次のステップは最上部誘電層をコーティングするかまたは印刷することであり、それから、スクライブラインのための開口を形成し、および、フォトマスクプロセスまたはレーザードリルプロセスによってボール金属パッドを開ける。次の手順は、上述したステップが繰り返されることができ、例えばシード金属層を形成するためにスパッタリングTi/Cuステップを実行し、パターン化されたRDLを形成するためにPRをコーティングし、Cu/Auをパターン化されたRDLに形成するための電気めっきステップ、PRを剥離し、および、シード金属をウェットエッチングして、第2のRDL金属トレースを形成し、必要な場合、UBM構造を形成する。

0042

ボール配置またははんだペースト印刷の後、熱リフロー手順が基板側面(BGAタイプに対して)にリフローするために実行される。テストが、実行される。パネルウエハレベル最終テストが、垂直プローブカードを用いて実行される。テストの後、基板は個々のユニットにパッケージを分断するためにで切られる。次いで、パッケージはそれぞれ、パッケージをトレーまたはテープアンドリール上にピックアンドプレースされる。

0043

本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、あとに続く特許請求の範囲によって規定されるように、さまざまな改変変更態様が本発明の趣旨および範囲内でなされることができる。

図面の簡単な説明

0044

本発明に従うファンアウトSIPの構造の断面図を例示する。
本発明に従うファンアウトSIPの構造の断面図を例示する。
本発明に従うPCBまたはマザーボード上に取り付けられたパッケージの組合せの断面図を例示する。
本発明に従う基板およびキャリアツールの組合せの断面図を例示する。
本発明に従う基板およびキャリアツールの組合せの平面図を例示する。

符号の説明

0045

1基板
3Alパッド
3a第2のパッド
5第1のダイ
7接着
9キャビティ
11第1のRDL
13DLA
15コアペースト
17誘電層
19導電性金属
21パッド
23第2のRDL
25第2のダイ
27誘電材料
29RDL 誘電層
30接点金属
31導電性金属
32スルーホール
33DLB
35金属パッド
221第1のダイ
223第2のダイ
225ダイ収容キャビティ
227ダイ収容キャビティ
229基板
231接着材料
233接着材料
235水平通信線
237導電性バンプ
241第3のダイ
243第4のダイ
300パッケージ
302基板
304シリコンダイ
306弾性体
308誘電層
314RDL金属
332UBM
338ダイパッド接点バンプ
340PCBまたはマザーボード
342PCB
401基板
402ダイ収容キャビティ
403ガラスキャリア
404接着材
501基板
502ダイキャビティ
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