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課題

窒化シリコン膜成膜工程において、ポリメタルゲートの一部を構成する高融点金属酸化物による基板汚染を低減する半導体集積回路装置の製造技術を提供する。

解決手段

タングステン膜を含むゲート電極7A、7B、7C上に窒化シリコン膜11を形成する際、CVD装置チャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ1を600℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜11を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ1を400℃まで降温した後、チャンバ内を窒素置換し、ウエハをアンロードする。

概要

背景

ポリメタル構造のMISFETを形成するための改良技術として、特開平11−31666号公報(特許文献1)がある。この公報は、タングステン表面に形成された自然酸化物をいったん還元しておき、その後に所望熱処理を行うことで、この還元処理により熱処理中に生じる配線細りや針状結晶成長を抑制する技術を開示している。

また、特開平11−26395号公報(特許文献2)は、ゲート電極端部での電界集中を緩和する対策として、ゲート電極をW/WSixNy/W0x構造とし、還元性雰囲気で熱処理することによりWOxを還元し、ゲート電極底部端を丸い形状とする技術を開示している。

また、特開2000−331978号公報(特許文献3)は、Wを含むポリメタル構造のゲート電極を加工した後、過酸化水素を実質的に含まない酸性またはアルカリ性溶液洗浄を行うことにより、Wの溶解を防止する技術を開示している。

その他、ポリメタルゲートまたはメタルゲート一般に関しては、特開昭60−89943号公報(特許文献4)、特開昭61−150236号公報(特許文献5)、特開昭60−72229号公報(特許文献6)、特開昭59−10271号公報(特許文献7)、特開昭56−107552号公報(特許文献8)、特開昭61−127123号公報(特許文献9)、特開昭61−127124号公報(特許文献10)、特開昭60−123060号公報(特許文献11)、特開昭61−152076号公報(特許文献12)、特開昭61−267365号公報(特許文献13)、特開平1−94657号公報(特許文献14)、特開平8−264531号公報(特許文献15)、特開平3−119763号公報(特許文献16)、特開平7−94716号公報(特許文献17)、米国特許公報すなわちUSP4505028(特許文献18)、USP5719410(特許文献19)、USP5387540(特許文献20)、IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)(非特許文献1)などがある。

また、酸窒化処理に関してはUSP4282270(特許文献21)などがある。さらに、水素排ガス処理に関しては、USP5202096(特許文献22)、USP5088314(特許文献23)、特開平8−83772号公報(特許文献24)、特開平9−75651号公報(特許文献25)などがある。

さらに、水分と酸化の問題に関しては特開平7−321102号公報(特許文献26)、特開昭60−107840号公報(特許文献27)、USP5693578(特許文献28)等がある。

さらに、触媒を用いた水分合成に関しては、特開平6−333918号公報(特許文献29)、特開平6−115903号公報(特許文献30)、特開平5−152282号公報(特許文献31)、特開平6−163871号公報(特許文献32)、特開平5−141871号公報(特許文献33)、特開平5−144804号公報(特許文献34)、特開平6−120206号公報(特許文献35)、Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133(非特許文献2)などがある。
特開平11−31666号公報
特開平11−26395号公報
特開2000−331978号公報
特開昭60−89943号公報
特開昭61−150236号公報
特開昭60−72229号公報
特開昭59−10271号公報
特開昭56−107552号公報
特開昭61−127123号公報
特開昭61−127124号公報
特開昭60−123060号公報
特開昭61−152076号公報
特開昭61−267365号公報
特開平1−94657号公報
特開平8−264531号公報
特開平3−119763号公報
特開平7−94716号公報
USP4505028
USP5719410
USP5387540
USP4282270
USP5202096
USP5088314
特開平8−83772号公報
特開平9−75651号公報
特開平7−321102号公報
特開昭60−107840号公報
USP5693578
特開平6−333918号公報
特開平6−115903号公報
特開平5−152282号公報
特開平6−163871号公報
特開平5−141871号公報
特開平5−144804号公報
特開平6−120206号公報
IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)
Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133

概要

窒化シリコン膜成膜工程において、ポリメタルゲートの一部を構成する高融点金属酸化物による基板汚染を低減する半導体集積回路装置の製造技術を提供する。タングステン膜を含むゲート電極7A、7B、7C上に窒化シリコン膜11を形成する際、CVD装置チャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ1を600℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜11を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ1を400℃まで降温した後、チャンバ内を窒素置換し、ウエハをアンロードする。

目的

本発明の目的は、窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する技術を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

フラッシュメモリを有する半導体集積回路装置の製造方法であって、(a)半導体基板上に、前記フラッシュメモリの第1ゲート絶縁膜を形成する工程;(b)前記第1ゲート絶縁膜上に第1多結晶シリコン膜を形成する工程;(c)前記(b)工程後に、前記第1多結晶シリコン膜を、第1方向に延在するようにパターニングする工程;(d)前記(b)工程後に、前記第1多結晶シリコン膜上に、前記フラッシュメモリの第2ゲート絶縁膜を形成する工程;(e)前記第2ゲート絶縁膜上に、第2多結晶シリコン膜、窒化タングステン膜およびタングステン膜を順次形成する工程;(f)前記(e)工程後に、前記タングステン膜、前記窒化タングステン膜および前記第2多結晶シリコン膜が前記第1方向と直交する第2方向に延在するように、前記タングステン膜、前記窒化タングステン膜、前記第2多結晶シリコン膜、前記第2ゲート絶縁膜および前記第1多結晶シリコン膜を順次パターニングすることで、前記第1多結晶シリコン膜からなる前記フラッシュメモリのフローティングゲートを形成し、且つ、前記タングステン膜、前記窒化タングステン膜および前記第2多結晶シリコン膜からなる前記フラッシュメモリのコントロールゲートを形成する工程;(g)前記(f)工程後に、前記タングステン膜の酸化物に対して還元性雰囲気の条件下で、前記半導体基板を摂氏600度以上の第1温度まで昇温する工程;(h)前記(g)工程後に、前記第1温度において、化学気相堆積によって窒化シリコン膜を形成する工程;(i)前記(h)工程後に、前記タングステン膜の酸化物に対して還元性雰囲気の条件下で、摂氏500度未満の第2温度まで降温する工程;(j)前記(i)工程後に、前記還元性雰囲気から窒素ガス雰囲気切り替える工程。

請求項2

請求項1記載の半導体集積回路装置の製造方法において、前記(f)工程後であって、且つ、前記(g)工程前に、(k)前記タングステン膜の酸化物に対して還元性雰囲気の条件下で、前記半導体基板を摂氏600度以上の第3温度まで昇温する工程;(l)前記(k)工程後に、水素と、触媒によって酸素および水素から合成された水分とを含む混合ガス雰囲気中において、前記タングステン膜を酸化することなく、前記半導体基板を前記第3温度で酸化処理する工程;(m)前記(l)工程の後、濃度30重量%の過酸化水素水を100%とした場合に、過酸化水素体積比で0.3%以上含まない水または薬液であって、pH6.5以上であり、且つ、pH12未満の水または薬液により、前記半導体基板を洗浄する工程;を有することを特徴とする半導体集積回路装置の製造方法。

請求項3

請求項2記載の半導体集積回路装置の製造方法において、前記第3温度は、摂氏800℃以上であることを特徴とする半導体集積回路装置の製造方法。

請求項4

請求項2または3記載の半導体集積回路装置の製造方法において、前記(l)工程は、大気圧以下であり、且つ、1300Pa以上の圧力の条件下で行われることを特徴とする半導体集積回路装置の製造方法。

請求項5

請求項2〜4のいずれか1項に記載の半導体集積回路装置の製造方法において、前記(l)工程における混合ガスは、窒素ガスアルゴンガスまたはヘリウムガスを含むことを特徴とする半導体集積回路装置の製造方法。

請求項6

請求項1〜5のいずれか1項に記載の半導体集積回路装置の製造方法において、前記(m)工程の後、イオン注入法によって、前記半導体基板に前記フラッシュメモリのソース領域およびドレイン領域を形成する工程をさらに有することを特徴とする半導体集積回路装置の製造方法。

請求項7

請求項1〜6のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第1ゲート絶縁膜は、酸化シリコン膜で形成されていることを特徴とする半導体集積回路装置の製造方法。

請求項8

請求項1〜7のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第2ゲート絶縁膜は、酸化シリコン膜および窒化シリコン膜の積層膜で形成されていることを特徴とする半導体集積回路装置の製造方法。

技術分野

0001

本発明は、半導体集積回路装置の製造技術に関し、特に、高融点金属膜を含んだゲート電極を有するMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体集積回路装置の製造に適用して有効な技術に関する。

背景技術

0002

ポリメタル構造のMISFETを形成するための改良技術として、特開平11−31666号公報(特許文献1)がある。この公報は、タングステン表面に形成された自然酸化物をいったん還元しておき、その後に所望熱処理を行うことで、この還元処理により熱処理中に生じる配線細りや針状結晶成長を抑制する技術を開示している。

0003

また、特開平11−26395号公報(特許文献2)は、ゲート電極端部での電界集中を緩和する対策として、ゲート電極をW/WSixNy/W0x構造とし、還元性雰囲気で熱処理することによりWOxを還元し、ゲート電極底部端を丸い形状とする技術を開示している。

0004

また、特開2000−331978号公報(特許文献3)は、Wを含むポリメタル構造のゲート電極を加工した後、過酸化水素を実質的に含まない酸性またはアルカリ性溶液洗浄を行うことにより、Wの溶解を防止する技術を開示している。

0005

その他、ポリメタルゲートまたはメタルゲート一般に関しては、特開昭60−89943号公報(特許文献4)、特開昭61−150236号公報(特許文献5)、特開昭60−72229号公報(特許文献6)、特開昭59−10271号公報(特許文献7)、特開昭56−107552号公報(特許文献8)、特開昭61−127123号公報(特許文献9)、特開昭61−127124号公報(特許文献10)、特開昭60−123060号公報(特許文献11)、特開昭61−152076号公報(特許文献12)、特開昭61−267365号公報(特許文献13)、特開平1−94657号公報(特許文献14)、特開平8−264531号公報(特許文献15)、特開平3−119763号公報(特許文献16)、特開平7−94716号公報(特許文献17)、米国特許公報すなわちUSP4505028(特許文献18)、USP5719410(特許文献19)、USP5387540(特許文献20)、IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)(非特許文献1)などがある。

0006

また、酸窒化処理に関してはUSP4282270(特許文献21)などがある。さらに、水素排ガス処理に関しては、USP5202096(特許文献22)、USP5088314(特許文献23)、特開平8−83772号公報(特許文献24)、特開平9−75651号公報(特許文献25)などがある。

0007

さらに、水分と酸化の問題に関しては特開平7−321102号公報(特許文献26)、特開昭60−107840号公報(特許文献27)、USP5693578(特許文献28)等がある。

0008

さらに、触媒を用いた水分合成に関しては、特開平6−333918号公報(特許文献29)、特開平6−115903号公報(特許文献30)、特開平5−152282号公報(特許文献31)、特開平6−163871号公報(特許文献32)、特開平5−141871号公報(特許文献33)、特開平5−144804号公報(特許文献34)、特開平6−120206号公報(特許文献35)、Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133(非特許文献2)などがある。
特開平11−31666号公報
特開平11−26395号公報
特開2000−331978号公報
特開昭60−89943号公報
特開昭61−150236号公報
特開昭60−72229号公報
特開昭59−10271号公報
特開昭56−107552号公報
特開昭61−127123号公報
特開昭61−127124号公報
特開昭60−123060号公報
特開昭61−152076号公報
特開昭61−267365号公報
特開平1−94657号公報
特開平8−264531号公報
特開平3−119763号公報
特開平7−94716号公報
USP4505028
USP5719410
USP5387540
USP4282270
USP5202096
USP5088314
特開平8−83772号公報
特開平9−75651号公報
特開平7−321102号公報
特開昭60−107840号公報
USP5693578
特開平6−333918号公報
特開平6−115903号公報
特開平5−152282号公報
特開平6−163871号公報
特開平5−141871号公報
特開平5−144804号公報
特開平6−120206号公報
IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)
Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133

発明が解決しようとする課題

0009

ゲート長が0.18μm以下の微細MOSFET回路を構成するCMOSLSI、および0.18μm以下の幅のゲート電極およびゲート電極層を配線に用いるDRAMでは、低電圧動作時においてもゲート遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。

0010

この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が2Ω/□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、800℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いW(タングステン)、Mo(モリブデン)などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗シリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にWNX(タングステンナイトライド)などの金属窒化膜からなるバリア層を介在させた3層構造で構成される。

0011

ところが、高融点金属膜を含んだ導電膜エッチングしてゲート電極を形成した場合、ゲート電極の側壁露出した高融点金属膜の表面には、所望しない酸化物が形成される。ゲート電極の側壁に形成されたこの酸化物は、その後の熱処理工程で昇華して電極周辺シリコン絶縁膜表面に付着し、昇華した金属酸化物処理室内壁などに付着した後、再び昇華し、あるいは保持台と接触した部分から基板の表面に再付着して汚染物となり、素子特性劣化を引き起こす。

0012

本発明の目的は、窒化シリコン膜成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する技術を提供することにある。

0013

本発明の他の目的は、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積する技術を提供することにある。

0014

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0015

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

0016

本願の一発明である半導体集積回路装置の製造方法は、フラッシュメモリを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
(a)半導体基板上に、前記フラッシュメモリの第1ゲート絶縁膜を形成する工程;
(b)前記第1ゲート絶縁膜上に第1多結晶シリコン膜を形成する工程;
(c)前記(b)工程後に、前記第1多結晶シリコン膜を、第1方向に延在するようにパターニングする工程;
(d)前記(b)工程後に、前記第1多結晶シリコン膜上に、前記フラッシュメモリの第2ゲート絶縁膜を形成する工程;
(e)前記第2ゲート絶縁膜上に、第2多結晶シリコン膜、窒化タングステン膜およびタングステン膜を順次形成する工程;
(f)前記(e)工程後に、前記タングステン膜、前記窒化タングステン膜および前記第2多結晶シリコン膜が前記第1方向と直交する第2方向に延在するように、前記タングステン膜、前記窒化タングステン膜、前記第2多結晶シリコン膜、前記第2ゲート絶縁膜および前記第1多結晶シリコン膜を順次パターニングすることで、前記第1多結晶シリコン膜からなる前記フラッシュメモリのフローティングゲートを形成し、且つ、前記タングステン膜、前記窒化タングステン膜および前記第2多結晶シリコン膜からなる前記フラッシュメモリのコントロールゲートを形成する工程;
(g)前記(f)工程後に、前記タングステン膜の酸化物に対して還元性雰囲気の条件下で、前記半導体基板を摂氏600度以上の第1温度まで昇温する工程;
(h)前記(g)工程後に、前記第1温度において、化学気相堆積によって窒化シリコン膜を形成する工程;
(i)前記(h)工程後に、前記タングステン膜の酸化物に対して還元性雰囲気の条件下で、摂氏500度未満の第2温度まで降温する工程;
(j)前記(i)工程後に、前記還元性雰囲気から窒素ガス雰囲気切り替える工程。

発明の効果

0017

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

0018

窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減することができる。

0019

また、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積することができる。

発明を実施するための最良の形態

0020

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

0021

さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数等(個数数値、量、範囲などを含む)に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等を含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。

0022

同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

0023

また、半導体集積回路ウエハまたは半導体ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板(一般にほぼ円形)、サファイア基板ガラス基板その他の絶縁、反絶縁または半導体基板など、ならびにそれらの複合的基板をいう。また、「半導体集積回路装置」(あるいは「電子装置」、「電子回路装置」など)というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにSOI(Silicon On Insulator)基板、TFT(Thin Film Transistor)液晶製造用基板、STN(Super Twisted Nematic)液晶製造用基板などといった他の基板上に作られるものを含むものとする。

0024

材料、ガス組成等に言及する時、特に明示した場合を除き、純粋なものの外、その材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものとする。

0025

例えばガス組成については、主要な反応ガス処理ガスの外、副次的な作用をする添加ガス希釈ガス補助ガス等の追加を許容する。

0026

さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤補助成分を含む各種のシリコン酸化物系膜、すなわち、PSG(Phospho Silicate Glass)膜、BPSG(Boro-Phospho Silicate Glass)膜、TEOS(Tetra-Ethoxy Silane)酸化膜シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。

0027

さらに、シリコンナイトライド窒化ケイ素または窒化シリコンというときは、Si3N4のみではなく、シリコンの窒化物類似組成の絶縁膜を含むものとする。

0028

ゲート酸化膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜堆積膜塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。

0029

また、基板表面の導電領域や堆積膜の導電領域の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材(例えば、シリコンベース合金で50%以上のGeを含むSiGe合金等も含まれるものとする。例えば、ゲートポリシリコン部やチャネル領域をSiGeにする等)等を含むものとする。また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。

0030

また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコンポリシリコン)は、堆積当初はアモルファス状態であり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。

0031

また、本発明の実施に関連するその他の技術については、本願の発明者が関与する以下の出願に詳細に開示されている。すなわち、特許出願2000−118491号、特開平09−172011号公報、特開平10−335652号公報、特開平10−340909号公報、特開平11−330468号公報、特開平10−349285号公報、米国特許第6066508号、国際公開公報WO98/39802号、国際公開公報WO97/28085号などである。

0032

(実施の形態1)
図1は、本実施形態のDRAM(Dynamic Random Access Memory)が形成された半導体チップ1Aの全体平面図である。長方形の半導体チップ1Aの主面には、例えば256Mbit(メガビット)の記憶容量を有するDRAMが形成されている。このDRAMは、主として複数のメモリアレイ(MARY)からなる記憶部とそれらの周囲に配置された周辺回路部PCとによって構成されている。半導体チップ1Aの中央部には、ボンディングワイヤなどの接続端子が接続される複数のボンディングパッドBPが1列に配置されている。

0033

図2は、上記DRAMのメモリアレイ(MARY)の一部を示す半導体基板の平面図、図3は、上記DRAMを示す半導体基板の要部断面図である。なお、図3の左側の領域は図2のA−A線に沿った断面図、中央の領域は図2のB−B線に沿った断面図、右側の領域は周辺回路部(PC)の一部を示す断面図である。

0034

例えばp型の単結晶シリコンからなる半導体基板(以下、基板という。また、半導体ウエハあるいは単にウエハということもある。)1の主面には、素子分離溝2、p型ウエル3およびn型ウエル4が形成されている。メモリアレイのp型ウエルには、nチャネル型メモリセル選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qtと、その上部に形成された情報蓄積用容量素子Cとによって構成される複数のメモリセルが形成されている。

0035

メモリセル選択用MISFETQtは、主としてゲート絶縁膜6、アクティブ領域L以外の領域においてワード線WLを構成するゲート電極7Aおよび一対のn型半導体領域(ソースドレイン)9、9によって構成されている。ゲート電極7A(ワード線WL)は、例えばP(リン)がドープされたn型多結晶シリコン膜の上部にWNX(窒化タングステン)膜とW膜とが積層された、いわゆるポリメタル(Polymetal)構造の導電膜によって構成されている。

0036

DRAMの周辺回路部PCは、複数のnチャネル型MISFETQnと複数のpチャネル型MISFETQpとを組み合わせた、いわゆる相補型MIS回路によって構成されている。nチャネル型MISFETQnはp型ウエル3に形成され、主としてゲート絶縁膜6、ゲート電極7Bおよび一対のn+型半導体領域(ソース、ドレイン)12、12によって構成されている。また、pチャネル型MISFETQpはn型ウエル4に形成され、主としてゲート絶縁膜6、ゲート電極7Cおよび一対のp+型半導体領域(ソース、ドレイン)13、13によって構成されている。ゲート電極7B、7Cは、前記メモリセル選択用MISFETQtのゲート電極7A(ワード線WL)と同じポリメタル構造の導電膜によって構成されている。ゲート電極7B、7Cの側壁には、窒化シリコン膜からなるサイドウォールスペーサ11sが形成されている。

0037

メモリセル選択用MISFETQt、nチャネル型MISFETQnおよびpチャネル型MISFETQpの上部には、ゲート電極7A(ワード線WL)の上部および側壁を覆う窒化シリコン膜11と層間絶縁膜15とが形成されている。層間絶縁膜15は、例えばスピンオングラス(Spin On Glass)膜(塗布法によって形成される酸化シリコン系絶縁膜)とその上部に形成された2層の酸化シリコン膜とによって構成されている。

0038

メモリセル選択用MISFETQtのソース、ドレインを構成する一対のn型半導体領域9、9の上部には、層間絶縁膜15とその下層の窒化シリコン膜11とを開孔して形成したコンタクトホール16、17が形成されている。これらのコンタクトホール16、17の内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ18が埋め込まれている。

0039

層間絶縁膜15の上部には酸化シリコン膜19が形成されており、前記一対のコンタクトホール16、17の一方(コンタクトホール16)の上部の酸化シリコン膜19には、スルーホール20が形成されている。スルーホール20は、アクティブ領域Lから外れた素子分離溝2の上方に配置されており、その内部には例えばTiN(窒化チタン)膜の上部にW膜を積層した2層の導電膜によって構成されるプラグ23が埋め込まれている。スルーホール20に埋め込まれたプラグ23は、その下部のコンタクトホール16に埋め込まれたプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(2個のメモリセル選択用MISFETQtによって共有されたn型半導体領域9)に電気的に接続されている。

0040

周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15には、コンタクトホール21、22が形成されている。コンタクトホール21は、nチャネル型MISFETQnのソース、ドレインを構成する一対のn+型半導体領域(ソース、ドレイン)12、12の上部に形成され、コンタクトホール22は、pチャネル型MISFETQpのソース、ドレインを構成する一対のp+型半導体領域(ソース、ドレイン)13、13の上部に形成されている。これらのコンタクトホール21、22の内部には、前記メモリアレイのスルーホール20に埋め込まれたプラグ23と同じ導電材料によって構成されるプラグ23が埋め込まれている。

0041

メモリアレイの酸化シリコン膜19の上部には、メモリセルのデータを読み出す複数のビット線BLが形成されている。これらのビット線BLは素子分離溝2の上方に配置され、同一の幅、同一の間隔でゲート電極7A(ワード線WL)と直交する方向に延在している。ビット線BLのそれぞれは、その下部の酸化シリコン膜19に形成されスルーホール20内のプラグ23およびその下部のコンタクトホール16内のプラグ18を介してメモリセル選択用MISFETQtのソース、ドレインの一方(n型半導体領域9)に電気的に接続されている。ビット線BLは、例えばWNX膜の上部にW膜を積層した導電膜によって構成されている。

0042

周辺回路部PCの酸化シリコン膜19の上部には第1層目の配線30〜33が形成されている。これらの配線30〜33は、ビット線BLと同じ導電膜によって構成されており、後述するようにビット線BLと同時に形成される。配線30、31は、酸化シリコン膜19、15に形成されたコンタクトホール21内のプラグ23を介してnチャネル型MISFETQnのソース、ドレイン(n+型半導体領域12)に電気的に接続され、配線32、33は、酸化シリコン膜19、15に形成されたコンタクトホール22内のプラグ23を介してpチャネル型MISFETQpのソース、ドレイン(p+型半導体領域13)に電気的に接続されている。

0043

ビット線BLおよび第1層目の配線30〜33の上部には、層間絶縁膜40が形成されている。層間絶縁膜40は、下層の層間絶縁膜15と同じく、スピンオングラス膜とその上部に形成された2層の酸化シリコン膜とによって構成されており、その表面は、基板1の全域でほぼ同じ高さになるように平坦化されている。

0044

メモリアレイの層間絶縁膜40およびその下層の酸化シリコン膜19にはスルーホール43が形成されている。スルーホール43は、その下部のコンタクトホール17の真上に配置されており、その内部には、例えばP(リン)がドープされたn型多結晶シリコン膜によって構成されるプラグ44が埋め込まれている。

0045

層間絶縁膜40の上部には、窒化シリコン膜45および厚い膜厚の酸化シリコン膜46が形成されており、メモリアレイの酸化シリコン膜46に形成された深い溝47の内部には、下部電極48、容量絶縁膜49および上部電極50によって構成される情報蓄積用容量素子Cが形成されている。情報蓄積用容量素子Cの下部電極48は、例えばP(リン)がドープされた低抵抗のn型多結晶シリコン膜によって構成され、その下部に形成された前記スルーホール43およびコンタクトホール17を通じてメモリセル選択用MISFETQtのn型半導体領域(ソース、ドレイン)9の他方に電気的に接続されている。また、情報蓄積用容量素子Cの容量絶縁膜49は、例えばTa2O5(酸化タンタル)膜によって構成され、上部電極50は、例えばTiN膜によって構成されている。

0046

情報蓄積用容量素子Cの上部には酸化シリコン膜51が形成され、さらにその上部には2層程度のAl配線が形成されているが、それらの図示は省略する。

0047

次に、上記のように構成された本実施形態のDRAMの製造方法の一例を、図4図37を用いて工程順に説明する。

0048

まず、図4に示すように、例えばp型の単結晶シリコンからなる基板(ウエハ)1を用意し、その主面に素子分離溝2を形成した後、基板1の一部にB(ホウ素)を、他の一部にP(リン)をそれぞれイオン注入した後、基板1を約950℃、10分程度熱処理してこれらの不純物を拡散させることにより、p型ウエル3およびn型ウエル4を形成する。素子分離溝2を形成するには、例えば基板1の素子分離領域をエッチングして深さ350nm程度の溝を形成し、続いてこの溝の内部および基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜5を堆積した後、溝の外部の不要な酸化シリコン膜5を化学機械研磨(Chemical Mechanical Polishing;CMP)法で除去する。図5に示すように、この素子分離溝4を形成することにより、メモリアレイの基板1には、周囲が素子分離溝2に囲まれた細長い島状のパターンを有する複数のアクティブ領域Lが形成される。

0049

次に、基板1の表面をフッ酸で洗浄した後、図6に示すように、基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。ゲート絶縁膜6の膜厚は、例えば6nmである。ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。

0050

次に、図7に示すように、ゲート絶縁膜6の上部にP(リン)をドープしたn型の多結晶シリコン膜14nを堆積する。多結晶シリコン膜14nは、例えばモノシラン(SiH4)とホスフィン(PH3)とをソースガスに用いたCVD法で堆積(成膜温度=約630℃)し、その膜厚は70nm程度とする。多結晶シリコン膜14nは、電気抵抗を低減するために、P濃度を1.0×1019cm3以上とする。

0051

また、上記多結晶シリコン膜14nに代えて、Ge(ゲルマニウム)を5%から最大で50%前後含んだシリコン膜で構成することもできる。シリコンにGeを含ませた場合は、シリコンのバンドギャップが狭くなることや、不純物の固溶限界が高くなることに起因して、上層のWNX膜との接触抵抗が低減される利点がある。シリコンにGeを含ませるには、シリコン膜にイオン注入でGeを導入する方法の外、モノシラン(SiH4)とGeH4とを使ったCVD法によってGeを含んだシリコン膜を堆積する方法がある。

0052

次に、多結晶シリコン膜14nの表面をフッ酸で洗浄した後、図8に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚7nm程度のWNX膜24と膜厚70nm程度のW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。WNX膜24は、多結晶シリコン膜14nとW膜25との反応を防ぐバリア層として機能する。なお、窒化シリコン膜8を堆積するときは、W膜25の表面の酸化を抑制するために、比較的低温(480℃前後)で成膜できるプラズマCVD法を用いてW膜25上に10nm程度の薄い窒化シリコン膜を堆積し、次に、約950℃、10秒程度のランプアニールを行って窒化シリコン膜中のガス成分を除去した後、緻密な膜を得るために、低圧CVD法(成膜温度=780℃前後)を用いて150nm程度の窒化シリコン膜を堆積するとよい。あるいは、W膜25の上部にプラズマCVD法を用いて酸化シリコン膜を堆積した後、その上部に低圧CVD法を用いて窒化シリコン膜8を堆積してもよい。

0053

次に、図9に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜26をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、周辺回路部のゲート絶縁膜6上にゲート電極7B、7Cを形成する。図10に示すように、ゲート電極7A(ワード線WL)は、アクティブ領域Lの長辺と直交する方向に延在するように形成される。ゲート電極7A(ワード線WL)の線幅(ゲート長)および隣接するゲート電極7A(ワード線WL)との間隔は、例えば0.13〜0.14μmである。

0054

このように、ゲート電極7A(ワード線WL)、ゲート電極7B、7Cを構成する導電材料の一部を低抵抗の金属(W)で構成したポリメタル構造とすることにより、シート抵抗が2Ω/□程度あるいはそれ以下まで低減され、ゲート遅延が抑制されるため、高速で動作するDRAMを実現することができる。

0055

なお、ゲート電極7A(ワード線WL)、7B、7Cを形成するための上記ドライエッチング工程では、図11に示すように、ゲート電極7A(ワード線WL)、7B、7Cの周辺の基板1の表面にゲート絶縁膜6を薄く(例えば3nm程度)残しておくことが望ましい。このドライエッチングでゲート絶縁膜6の下層の基板1が露出すると、ゲート電極材料の一部であるWを含んだコンタミネーション(汚染物)が後の熱処理工程で基板1の表面に直接付着し、通常の洗浄処理では除去され難いWシリサイドのような反応生成物が生じる虞れがある。

0056

次に、基板1をドライエッチング装置からアッシング装置に搬送し、図12に示すように、O2プラズマを用いたアッシングによってフォトレジスト膜26を除去する。

0057

基板1をドライエッチング装置からアッシング装置に搬送すると、その過程で基板1の表面が大気に曝される。また、O2プラズマを用いたアッシングによってフォトレジスト膜26を除去すると、基板1の表面がO2プラズマ雰囲気に曝される。そのため、上記のアッシングが完了すると、図13に示すように、ゲート電極7A、7B、7Cの側壁に露出したW膜25の表面には、所望しない酸化物(WOX)27が形成される。この酸化物27は、その後の熱処理工程において昇華し、熱処理室の内壁などに付着した後、基板1の表面に再付着して汚染物となり、素子の特性劣化(DRAMの場合には、リフレッシュ不良など)を引き起こす。

0058

前述したように、ゲート電極7A、7B、7Cを形成するためのドライエッチング工程では、ゲート電極7A、7B、7Cの側壁下部や周辺領域のゲート絶縁膜6もある程度削られ、形成当初よりも膜厚が薄くなる(図13参照)ため、そのままではゲート耐圧が低下するなどの不具合が生じる。そこで、薄くなったゲート絶縁膜6を補填再生するために、以下のような方法で再酸化処理を行う。

0059

図14は、ゲート絶縁膜6の再酸化処理に用いるバッチ式縦型酸化炉の一例を示す概略図である。この縦型酸化炉150は、石英管で構成されたチャンバ151を備えており、その周囲にはウエハ(基板)1を加熱するヒータ152が設置されている。チャンバ151の内部には、複数枚のウエハ1を水平に保持する石英ボート153が設置されている。また、チャンバ151の底部には、水蒸気水素混合ガスパージガスとを導入するガス導入管154と、これらのガスを排出する排気管155とが接続されている。ガス導入管154の他端には、図15図16に示すようなガス生成装置140が接続されている。

0060

図15は、上記バッチ式縦型酸化炉150に接続された触媒方式の水蒸気/水素混合ガス生成装置を示す概略図、図16は、このガス生成装置の配管系統図である。ガス生成装置140は、耐熱耐食性合金で構成された反応器141を備えており、その内部にはPt(プラチナ)、Ni(ニッケル)あるいはPd(パラジウム)などの触媒金属からなるコイル142とこのコイル142を加熱するヒータ143とが設置されている。反応器141には、水素および酸素からなるプロセスガスと、窒素などの不活性ガスからなるパージガスとがガス貯留槽144a、144b、144cから配管145を通じて導入される。また、ガス貯留槽144a、144b、144cと配管145の間には、ガスの量を調節するマスフローコントローラ146a、146b、146cと、ガスの流路開閉する開閉バルブ147a、147b、147cとが設置され、反応器141内に導入されるガスの量および成分比がこれらによって精密に制御される。

0061

上記反応器141内に導入されたプロセスガス(水素および酸素)は、350〜450℃程度に加熱されたコイル142に接触して励起され、水素分子からは水素ラジカルが生成し(H2→2H*)、酸素分子からは酸素ラジカルが生成する(O2→2O*)。これら2種のラジカル化学的に極めて活性であるために、速やかに反応して水を生成する(2H*+O*→H2O)。そこで、水(水蒸気)が生成するモル比(水素:酸素=2:1)よりも過剰の水素を含んだプロセスガスを反応器141内に導入することにより、水蒸気/水素混合ガスを得ることができる。この混合ガスは、図16に示す希釈ライン148から供給される水素と混合されて所望の水分濃度を有する水蒸気/水素混合ガスに調整された後、前記ガス導入管154を通って縦型酸化炉150のチャンバ151に導入される。

0062

上記のような触媒方式のガス生成装置140は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ151に導入される水蒸気/水素混合ガス中の水蒸気濃度をppmオーダの極低濃度から数10%程度の高濃度まで広範囲に、かつ高精度に制御することができる。また、反応器141にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気/水素混合ガスがリアルタイムで得られる。またこれにより、異物混入も最小限に抑えられるので、チャンバ151内にクリーンな水蒸気/水素混合ガスを導入することができる。なお、反応器141内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。

0063

図17は、水蒸気/水素混合ガスを使った酸化還元反応平衡蒸気圧比(PH2O/PH2)の温度依存性を示すグラフであり、図中の曲線(a)〜(e)は、それぞれW、Mo、Ta(タンタル)、Si、Ti(チタン)の平衡蒸気圧比を示している。図示のように、縦型酸化炉150のチャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、シリコンからなる基板1を選択的に酸化することができる。また図示のように、金属(W、Mo、Ta、Ti)もシリコンも、水蒸気/水素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度が大きくなる。従って、チャンバ151に導入する水蒸気/水素混合ガス中の水蒸気濃度を高くすることにより、より短時間の熱処理でシリコンを選択的に酸化することができる。なお、ゲート電極7A、7B、7Cの金属部分をMo(モリブデン)で構成した場合は、水蒸気/水素分圧比を曲線(b)と曲線(d)とに挟まれた領域の範囲内に設定することにより、Mo膜を酸化することなしにシリコンのみを選択的に酸化することができる。

0064

次に、図18を参照しながら、前記バッチ式縦型酸化炉150を使った再酸化プロセスシーケンスの一例を説明する。

0065

まず、パージガス(窒素)が充填されたチャンバ151内に、複数枚のウエハ1を保持した石英ボート153をロードする。石英ボート153のロードに要する時間は、10分程度である。このとき、チャンバ151内のパージガス(窒素)は、ウエハ1の昇温時間を短縮するためにあらかじめ予熱しておく。但し、高温ではゲート電極7A、7B、7Cの側壁に形成された酸化物27が昇華し易いため、予熱温度の上限は500℃未満とすべきである。

0066

次に、ガス導入管154を通じてチャンバ151内に10分間程度水素ガスを導入し、チャンバ151内のガス置換を行うことにより、チャンバ151内をWの酸化物27が還元される雰囲気にする。そして、チャンバ151内に水素ガスを供給し続けながら、約30分〜40分かけてウエハ1を600℃以上の温度、例えば800℃まで昇温する。チャンバ151内に水素ガスのみを導入するには、反応器141の手前で酸素の供給を遮断し、水素のみを供給すればよい。

0067

このように、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温することにより、酸化物27の大部分が還元されてWとなるため、チャンバ151内で昇華する酸化物27の量を極めて低いレベルに保つことができる。これにより、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができるので、DRAMの信頼性、製造歩留まりが向上する。

0068

次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水が分圧比で10%程度含まれる水蒸気/水素混合ガスをチャンバ151に導入する。そして、チャンバ151内の水蒸気/水素混合ガスの温度を800℃、気圧を常圧、または大気圧の10%程度から50%程度の減圧領域である準常圧減圧領域(Subatmospheric region)に保ち、25分〜30分かけてウエハ1の表面を酸化処理する。なお、酸化炉の種類によっては、さらに低い減圧領域で酸化処理を行うものもあるが、酸化処理時の圧力が低いと、ゲート電極7A、7B、7Cの側壁に残った酸化物27が昇華し易くなる。従って、酸化処理時の圧力は、最低でも1300Pa程度以上とすることが望ましい。

0069

上記のような酸化処理を行うことにより、図19に示すように、ゲート電極7A、7B、7Cの周辺部の基板1が再酸化されるため、前述したドライエッチング工程で薄くなったゲート絶縁膜6の膜厚が初期の膜厚(6nm)と同程度になる。また、この酸化処理は、チャンバ151に導入する水蒸気/水素混合ガスの水蒸気/水素分圧比を、前記図17に示した曲線(a)と曲線(d)とに挟まれた領域の範囲内に設定して行うため、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24が酸化されることはない。

0070

次に、反応器141の手前で酸素の供給を遮断することによって、チャンバ151内に水素のみを供給しながら、約30分〜40分かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。続いて、水素ガスの供給を止め、チャンバ151内に10分間程度窒素ガスを導入してガス置換を行った後、石英ボート153をチャンバ151からアンロードする。なお、チャンバ151内を水素ガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合には、ゲート電極7A、7B、7Cの側壁のW膜25や還元されずに残った酸化物27が昇華する虞れがある。従って、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。

0071

上記したゲート絶縁膜6の再酸化処理は、RTA(Rapid Thermal Annealing)方式を採用した枚葉式酸化炉を使って行うこともできる。図20(a)は、再酸化処理に用いる枚葉式酸化炉の一例を示す概略図、図20(b)は、図20(a)のB−B’線に沿った断面図である。

0072

この枚葉式酸化炉100は、多重壁石英管で構成されたチャンバ101を備えており、その下部にはウエハ1を加熱するハロゲンランプ107が設置されている。チャンバ101の内部には、ハロゲンランプ107から供給される熱をウエハ1の全面に均等に分散させる円盤状の均熱リング103が収容され、その上部にウエハ1を水平に保持するサセプタ104が載置されている。均熱リング103は、石英あるいはSiC(シリコンカーバイド)などの耐熱材料で構成され、チャンバ101の壁面から延びる支持アーム105によって支持されている。均熱リング103の近傍には、サセプタ104に保持されたウエハ1の温度を測定する熱電対106が設置されている。

0073

チャンバ101の壁面の一部には、チャンバ101内に水蒸気/水素混合ガスとパージガスとを導入するためのガス導入管108の一端が接続されている。このガス導入管108の他端には、前記図15図16に示した触媒方式のガス生成装置140が接続されている。ガス導入管108の近傍には、多数の貫通孔109を備えた隔壁110が設けられており、チャンバ101内に導入されたガスは、この隔壁110の貫通孔109を通過してチャンバ101内に均等に行き渡る。チャンバ101の壁面の他の一部には、チャンバ101内に導入された上記ガスを排出するための排気管111の一端が接続されている。

0074

上記枚葉式酸化炉100をを使った再酸化プロセスは、ウエハ1を一枚ずつ酸化処理する点を除けば、前記バッチ式縦型酸化炉150を使った再酸化プロセスとほぼ同様である。但し、ランプ加熱(Lamp heating)によるウエハ1の昇降温は極めて短時間(通常、数秒程度)で行われるため、ウエハ1のロード/アンロードは、室温で行われる。

0075

上記のような枚葉式酸化炉100を使った再酸化プロセスの一例を説明すると、まず、あらかじめ室温のパージガス(窒素)が充填されたチャンバ101を開放し、ゲート電極7A、7B、7Cの加工が終わったウエハ1をサセプタ104の上にロードする。次に、チャンバ101を閉鎖して水素ガスを導入し、チャンバ101内を水素ガス雰囲気とした後、この雰囲気を保ちながら約5秒かけてウエハ1を600℃以上の温度、例えば950℃まで昇温する。

0076

次に、ガス生成装置140の反応器141に酸素と過剰の水素とを導入し、触媒作用によって生成した水が分圧比で10%程度含まれた水蒸気/水素混合ガスをチャンバ101に導入する。そして、ハロゲンランプ107を点灯し、チャンバ101内の水蒸気/水素混合ガスの温度を950℃に保ちながら、約3分かけてウエハ1の表面を酸化処理する。

0077

次に、ハロゲンランプ107を消灯すると共に、水蒸気/水素混合ガスの供給を止め、チャンバ101内を再び水素雰囲気にした後、この雰囲気を保ちながら約10秒かけてウエハ1を500℃未満の温度、例えば400℃まで降温する。次に、水素ガスの供給を止め、チャンバ101内に窒素ガスを導入してガス置換を行った後、チャンバ101内の温度が室温程度まで下がったらウエハ1をアンロードする。この場合も、水素ガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。

0078

上記のような再酸化処理を行うことにより、バッチ式縦型酸化炉150を使った再酸化処理と同様、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、ゲート絶縁膜6を厚膜化することができる。また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇降温することにより、チャンバ151内で昇華する酸化物27の量を極めて低レベルに保つことができるので、ゲート絶縁膜6の再酸化処理工程における基板1の汚染を極めて低いレベルに保つことができる。本発明者らの実験によれば、バッチ式縦型酸化炉150を使った場合でも、枚葉式酸化炉100を使った場合でも、所望する温度までの昇温とその後の降温とを還元性の水素雰囲気中で行うことにより、窒素雰囲気中で昇降温を行う場合に比べて、基板1の表面に付着する酸化物27の量が2桁から3桁程度少なくなることが確認された。

0079

なお、上述した再酸化プロセスでは、水素雰囲気中でウエハ1の昇降温を行ったが、Wの酸化物を還元することのできる他のガス、例えばアンモニア(NH3)、CO、N2Oなどのガス雰囲気中で行ってもよい。但し、これらのガスを使用する場合は、酸化炉の配管系統などを増設する必要がある。また、パージガスとして、窒素の外、アルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。

0080

上述した再酸化プロセスでは、水蒸気/水素混合ガスを使ってウエハ1の酸化を行ったが、W膜やMo膜を酸化することなくシリコンを酸化することのできる他のガス、例えば酸素(O2)、NO、CO、CO2などの酸化性ガスや、これらの酸化性ガスと水蒸気/水素混合ガスとを混合したガスを使ってもよい。但し、COやCO2は、熱処理中にWやMoと反応してカーバイドなどの異物を生成する可能性があるので、この点に留意して使用する必要がある。

0081

上記の再酸化プロセスによれば、基板1表面の酸化物汚染が極めて低いレベルに保たれるので、所望する温度までの昇温とその後の降温とを窒素雰囲気中で行う場合に比べて、基板1の表面に付着する酸化物27の量を2桁から3桁程度少なくすることができた。

0082

しかしながら、上記の再酸化プロセスでウエハ1の昇降温を還元性雰囲気で行っても、再酸化プロセス中に僅かな酸化物汚染が付着することがある。この場合は、次の工程である不純物のイオン注入時に酸化物汚染がゲート絶縁膜6中にノックオンされ、素子の電気特性劣化させる虞れがある。

0083

そこで、次のイオン注入工程に移る前に基板(ウエハ)1の表面をウェット洗浄し、酸化物汚染のレベルをさらに低減することが有効である。但し、ここでの洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜25が酸化されない条件で行う必要がある。特に、前記再酸化プロセスで還元雰囲気に曝されたW膜25は、その表面が通常のW膜よりも活性になっており、かつ酸化物27の還元によって表面積が大きくなっているので、再酸化プロセス前のW膜25よりも酸化され易い。

0084

従って、この洗浄工程においても、酸化性溶液を用いることは避けなければならない。すなわち、還元性溶液で洗浄し、さらにゲート電極7A、7B、7Cの側壁に露出したW膜25の表面に存在するW酸化物も同時に除去できることが望ましい。この条件を実現するため、本発明者らは、図21に示したタングステン−水系の酸化還元電位とpH状態図(この状態図は、Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc., Vol. 143, No. 12 , pp. 4095-4100, December, 1996に記載されている)において、W存在領域とWO4の負イオン存在領域の境界近傍性質を持つ水を用いることが望ましいことを見出した。

0085

実験の結果、このような水を用いることにより、W膜の表面に存在するW酸化物(WOX)がWO4の負イオンとして水に溶出し、その後、W膜の表面は、ほとんど酸化されなかった。また、このような望ましい効果が得られるのは、pH6.5以上、12未満の範囲、より好ましくはpH7以上、10.5未満の範囲にあるほぼ中性または弱アルカリ性の純水または薬液を使用した場合であった。その他、超純水による洗浄のみでも酸化物汚染を3桁程度除去することができた。また、この超純水に水素ガスを約0.2mg/l〜約2mg/l程度添加した水素含有水で洗浄した場合は、純水を使用した場合に比べて酸化物汚染の除去率を1.5倍程度高めることができた。

0086

酸化物汚染の溶出効率を高めるために、上記した超純水や水素含有水にアンモニアを加えて弱アルカリ性にした水溶液を使用してもよい。実験の結果、水に0.2ミリモルから120ミリモルのアンモニアを添加することにより、pHを11.5、酸化還元ポテンシャルを580mVから870mVの還元ポテンシャルにすることができ、これによって、W膜を酸化することなく表面に形成されていたW酸化物を水の中に溶出させて除去することができた。この結果は、ゲート電極周辺の酸化シリコン膜上に付着したWOXを溶出して除去できることを示している。これにより、次の熱処理工程でのW酸化物昇華量を低減でき、LSIの汚染を抑止することができる。

0087

上記した水または薬液は、W膜を容易に酸化する過酸化水素を実質的に含まないものを使用することが好ましい。また、微量の過酸化水素を含んだものであっても、濃度30重量%の過酸化水素を100%とした場合に、過酸化水素が体積比で0.3%以上は含まれていないものを使用すべきである。

0088

また、上記した水または薬液を使ったウエハ1の洗浄時には、超音波などの機械的振動を加えることで汚染の除去効率をより一層高めることができる。また、除去された汚染が再付着するのを防ぐためには、静水状態でなく流水状態で洗浄を行う方がよい。流水洗浄を行った場合には、水−SiO2界面にできる電気2重層と、流動水界面動電位(ツェータ(ζポテンシャル)とによる付着WOXの除去効果によって、汚染低減効果が増加すると考えられる。

0089

前述したように、再酸化プロセスで還元雰囲気に曝されたW膜は、通常のW膜よりも酸化され易いため、上記の洗浄は、再酸化処理後、速やかに行うべきである。この場合、酸化炉と洗浄装置とを直結するなど、搬送中の大気との接触による酸化を防ぐ対策も有効である。

0090

図22は、W膜表面に形成された自然酸化膜水洗による除去効果を全反射蛍光X線で測定した結果を示すグラフである。W膜は、室温で形成したものと、500℃で形成したものとを使用した。500℃で形成したW膜は、室温で形成したW膜に比べて膜の結晶性が高いため、自然酸化膜が形成されにくいという特徴がある。また、いずれの場合も、水温が室温から上昇するにつれて自然酸化膜が増加するが、約60℃を超えると、自然酸化膜の増加よりも洗浄力の方が上回るため、除去効果が高くなるという結果が得られた。このことから、洗浄時の水または薬液の温度を室温〜摂氏50度未満、または摂氏70度以上、より好ましくは、室温〜摂氏45度未満、または摂氏75度以上とすることで自然酸化膜を効率よく除去することができる。

0091

次に、図23に示すように、p型ウエル3の上部をフォトレジスト膜28で覆い、n型ウエル4にB(ホウ素)をイオン注入する。続いて、フォトレジスト膜28をアッシングで除去した後、図24に示すように、n型ウエル4の上部をフォトレジスト膜29で覆い、p型ウエル3にAs(ヒ素)をイオン注入する。BとAsのドーズ量は、例えば3×1013atoms/cm2である。

0092

次に、フォトレジスト膜29をアッシングで除去した後、基板1の表面に付着したアッシング残渣を除去するために、基板1の表面をウェット洗浄する。このウェット洗浄は、ゲート電極7A、7B、7Cの側壁に露出したW膜(25)が酸化されない条件で行う必要があるため、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用する。

0093

次に、約950℃の窒素ガス雰囲気中、ランプアニールで基板1を10秒程度熱処理し、上記不純物を電気的に活性化することにより、図25に示すように、ゲート電極7A、7Bの両側のp型ウエル3にn-型半導体領域9を形成し、ゲート電極7Cの両側のn型ウエル4にp-型半導体領域10を形成する。この後、不純物を活性化するための上記熱処理によってゲート電極7A、7B、7Cの側壁から昇華し、基板1の表面に再付着した極めて微量の酸化物汚染を除去する目的で基板1の表面を洗浄してもよい。この洗浄には、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用することが望ましい。

0094

次に、図26に示すように、基板1上に膜厚50nm程度の窒化シリコン膜11を堆積する。この窒化シリコン膜11は、例えばモノシラン(SiH4)とアンモニア(NH3)とをソースガスに用いた低圧CVD法で堆積する。この窒化シリコン膜11の成膜フローは、例えば以下の通りである。

0095

まず、あらかじめ窒素が充填された低圧CVD装置のチャンバ内にウエハ1をロードする。チャンバ内の予熱温度は、500℃未満とする。次に、ソースガスの一部であるアンモニアのみをチャンバ内に供給し、チャンバ内をWの酸化物が還元される雰囲気にする。そして、チャンバ内にアンモニアを供給し続けながら、ウエハ1を600℃以上の温度、例えば730℃〜780℃まで昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜11を堆積する。窒化シリコン膜11の成膜時間は、10分程度である。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ1を500℃未満、例えば400℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。なお、チャンバ内をアンモニアガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合は、ゲート電極7A、7B、7Cの側壁のW膜25や、還元されずに残った酸化物27が昇華する虞れがある。従って、アンモニアガスから窒素ガスへの置換は、ウエハ1の温度が300℃〜200℃程度まで降温してから行う方がさらに望ましい。また、上記窒化シリコン膜11の成膜に要する時間に対する要求が比較的厳しくない場合は、ウエハ1の温度が100℃程度、より好ましくは70℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、W膜25の酸化を抑制できることはいうまでもない。

0096

上記のような方法で窒化シリコン膜11を堆積することにより、ゲート電極7A、7B、7Cを構成するW膜25およびWNX膜24を酸化することなしに、高温雰囲気で窒化シリコン膜11を堆積することができる。また、ゲート電極7A、7B、7Cの側壁の酸化物27が還元される条件下でウエハ1を昇温するので、チャンバ内で昇華する酸化物27の量を極めて低レベルに保つことができ、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。

0097

なお、上記した窒化シリコン膜11の堆積プロセスでは、アンモニア雰囲気中でウエハ1を昇降温したが、Wの酸化物を還元することのできる他のガス、例えば水素、CO、N2Oなどのガス雰囲気中でウエハ1を昇降温してもよい。但し、これらのガスを使用する場合は、CVD装置の配管系統などを増設する必要がある。また、パージガスとしてアルゴン(Ar)、ヘリウム(He)、キセノン(Xe)などの希ガスを使用することもできる。さらに、ソースガスとしてジクロルシラン(SiH2Cl2)とアンモニアとの混合ガスなどを使用することもできる。

0098

以上のようなプロセスにより、基板1の表面のW酸化物汚染濃度検出限界レベルである1×1010個/cm2以下にまで低減することができた結果、DRAMのリフレッシュ時間が対策前の50msから200ms以上に改善された。

0099

窒化シリコン膜11は、低圧CVD法に代えてプラズマCVD法で堆積することもできる。プラズマCVD法は、低圧CVD法よりも低い温度(400℃〜500℃)で膜を形成できるという利点があるため、Wの酸化物が生成し難い利点があるが、膜の緻密性は、低圧CVD法よりも劣る。この場合も、Wの酸化物が還元される雰囲気で昇温および降温を行うことにより、窒化シリコン膜11の成膜工程における基板1の汚染を極めて低いレベルに保つことができる。また、プラズマCVD法で窒化シリコン膜を堆積する際は、それに先立つ工程でW膜25の表面に形成された酸化物を除去するため、前記アンモニアや水素などを含んだ還元性雰囲気中プラズマ処理をした後、成膜を行うことが有効である。

0100

以下、窒化シリコン膜11を堆積した後のプロセスを簡単に説明する。まず、図27に示すように、メモリアレイの基板1の上部をフォトレジスト膜(図示せず)で覆い、周辺回路部の窒化シリコン膜11を異方的にエッチングすることによって、周辺回路部のゲート電極7B、7Cの側壁にサイドウォールスペーサ11cを形成する。

0101

次に、周辺回路部のp型ウエル3にAsまたはPをイオン注入することによって高不純物濃度のn+型半導体領域(ソース、ドレイン)12を形成し、n型ウエル4にBをイオン注入することによって高不純物濃度のp+型半導体領域(ソース、ドレイン)を形成する。ここまでの工程により、周辺回路部のnチャネル型MISFETQnおよびpチャネル型MISFETQpが完成する。

0102

次に、図28に示すように、ゲート電極7A〜7Cの上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜15を形成した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングでn-型半導体領域9の上部の窒化シリコン膜11を除去し、n-型半導体領域9の表面を露出させることによってコンタクトホール16、17を形成する。窒化シリコン膜11のエッチングは、素子分離溝2に埋め込まれた酸化シリコン膜5に対する窒化シリコン膜11のエッチングレートが大きくなるような条件で行い、素子分離溝5が深く削れないようにする。また、このエッチングは、窒化シリコン膜11が異方的にエッチングされるような条件で行い、ゲート電極7A(ワード線WL)の側壁に窒化シリコン膜11を残すようにする。これにより、微細な径を有するコンタクトホール16、17がゲート電極7A(ワード線WL)に対して自己整合(Self-align)で形成される。

0103

次に、図29に示すように、コンタクトホール16、17の内部にプラグ18を形成する。プラグ18を形成するには、コンタクトホール16、17の内部および層間絶縁膜15の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜15の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。

0104

次に、窒素ガス雰囲気中で基板1を熱処理し、プラグ18を構成する多結晶シリコン膜中のPをn-型半導体領域9に拡散させることによって、低抵抗のn型半導体領域9(ソース、ドレイン)を形成する。ここまでの工程で、メモリアレイにメモリセル選択用MISFETQtが形成される。

0105

次に、図30および図31に示すように、層間絶縁膜15の上部にCVD法で酸化シリコン膜19を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路部の酸化シリコン膜19およびその下層の層間絶縁膜15をドライエッチングすることによって、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域12)の上部にコンタクトホール21を形成し、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域13)の上部にコンタクトホール22を形成する。また、このとき同時に、メモリアレイの酸化シリコン膜19をエッチングすることによって、コンタクトホール16の上部にスルーホール20を形成する。

0106

次に、図32に示すように、周辺回路部に形成された上記コンタクトホール21、22およびメモリアレイに形成された上記スルーホール20の内部にプラグ23を形成する。プラグ23を形成するには、例えばコンタクトホール21、22およびスルーホール20の内部を含む酸化シリコン膜19の上部にスパッタリング法およびCVD法でTiN膜およびW膜を堆積した後、酸化シリコン膜19の上部の不要なW膜およびTiN膜化学機械研磨法で除去する。

0107

次に、図33に示すように、メモリアレイの酸化シリコン膜19上にビット線BLを形成し、周辺回路部の酸化シリコン膜19上に配線30〜33を形成する。ビット線BLおよび配線30〜33は、例えば酸化シリコン膜19上にスパッタリング法でW膜とWNX膜とを堆積し、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。

0108

次に、図34に示すように、ビット線BLおよび配線30〜33の上部にスピンオングラス膜と2層の酸化シリコン膜とによって構成される層間絶縁膜40を形成し、続いて層間絶縁膜40およびその下層の酸化シリコン膜19をドライエッチングしてコンタクトホール17の上部にスルーホール43を形成した後、スルーホール43の内部に多結晶シリコン膜からなるプラグ44を形成する。プラグ44を形成するには、スルーホール43の内部および層間絶縁膜40の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、続いて層間絶縁膜40の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。

0109

次に、図35に示すように、層間絶縁膜40の上部にCVD法で窒化シリコン膜45を堆積し、続いて窒化シリコン膜45の上部にCVD法で酸化シリコン膜46を堆積した後、フォトレジスト膜をマスクにしてメモリアレイの酸化シリコン膜46をドライエッチングし、続いてその下層の窒化シリコン膜45をドライエッチングすることにより、スルーホール44の上部に溝47を形成する。

0110

次に、図36に示すように、溝47の内壁に多結晶シリコン膜によって構成される情報蓄積用容量素子Cの下部電極48を形成する。下部電極48を形成するには、まず溝47の内部および酸化シリコン膜46の上部に、P(リン)をドープしたアモルファスシリコン膜(図示せず)をCVD法で堆積した後、酸化シリコン膜46の上部の不要なアモルファスシリコン膜をドライエッチングで除去する。次に、溝47の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン(SiH4)を供給し、続いて基板1を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜からなる下部電極48が形成される。表面が粗面化された多結晶シリコン膜は、その表面積が大きいので、微細化された情報蓄積用容量素子Cの蓄積電荷量を増やすことができる。

0111

次に、図37に示すように、溝47の内部に形成された下部電極48上の表面および溝47の外部の酸化シリコン膜46の表面に、情報蓄積用容量素子Cの容量絶縁膜49となるTa2O5(酸化タンタル)膜をCVD法で堆積し、続いて酸素雰囲気中で基板1を熱処理することによって、Ta2O5膜を改質結晶化する。続いて、Ta2O5膜の上部に情報蓄積用容量素子Cの上部電極50となるTiN膜を堆積し、周辺回路部のTa2O5膜とTiN膜とをエッチングで除去する。これにより、TiN膜からなる上部電極50、Ta2O5膜からなる容量絶縁膜49および多結晶シリコン膜からなる下部電極48によって構成される情報蓄積用容量素子Cが形成される。また、ここまでの工程により、メモリセル選択用MISFETQtとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。

0112

その後、情報蓄積用容量素子Cの上部にCVD法で酸化シリコン膜50を堆積し、さらにその上部に図示しない2層程度のAl配線を形成することにより、前記図2図3に示す本実施形態のDRAMが完成する。

0113

(実施の形態2)
本実施形態は、ロジック混載DRAMに適用したものであり、その製造方法の一例を、図38図45を用いて工程順に説明する。なお、製造方法を示す各断面図の左側部分はDRAMのメモリアレイの一部を示し、右側部分はロジック部の一部を示している。

0114

まず、図38に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2を形成した後、基板1の一部にp型ウエル3、他の一部にn型ウエル4を形成し、続いて基板1をスチーム酸化することによって、p型ウエル3の表面およびn型ウエル4の表面に、膜厚6nm程度の酸化シリコン膜からなる清浄なゲート絶縁膜6を形成する。ゲート絶縁膜6は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。

0115

次に、図39に示すように、ゲート絶縁膜6の上部にノンドープのアモルファスシリコン膜14aを堆積する。アモルファスシリコン膜14aは、例えばモノシラン(SiH4)をソースガスに用いたCVD法で堆積し、その膜厚は70nm程度とする。モノシラン(SiH4)をソースガスに用いたCVD法でアモルファスシリコン膜14aを形成する場合は、成膜温度を500℃〜550℃の範囲内、例えば530℃に設定する。なお、成膜温度を600℃以上に設定した場合は、前記実施の形態1のように多結晶シリコン膜14nが得られる。また、ジノシラン(Si2H6)をソースガスに用いたCVD法で堆積する場合も、多結晶シリコン膜が得られる温度よりも低い温度、例えば約520℃程度で成膜することによって、アモルファスシリコン膜14aが得られる。なお、上記ノンドープのアモルファスシリコン膜14aに代えて、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜を使用してもよい。例えばCVD法で多結晶シリコン膜を堆積し、次に、この多結晶シリコン膜にイオン注入法でGeを導入することにより、Geを含んだアモルファスシリコン膜が得られる。

0116

後述するように、本実施形態のロジック混載DRAMは、ロジック部のnチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極の一部である多結晶シリコン膜をp型で構成する。この場合、ゲート絶縁膜6の上部にノンドープの多結晶シリコン膜を堆積し、次に、pチャネル型MISFET形成領域の多結晶シリコン膜をp型にするためにホウ素(B)をイオン注入した場合は、ホウ素の一部がチャネリング現象によって多結晶シリコン膜とゲート絶縁膜6とを突き抜け、基板1のチャネル領域に導入されてしまう虞れがある。

0117

従って、本実施形態のように、pチャネル型MISFETのゲート電極の一部をp型多結晶シリコン膜で構成する場合には、チャネリング現象が生じ難い上記アモルファスシリコン膜14aを使用することが望ましい。他方、前記実施の形態1のDRAMのように、全てのゲート電極(7A、7B、7C)のシリコン膜をn型導電性のシリコン膜で構成するような場合は、上記したホウ素の突き抜けの問題が生じないので、アモルファスシリコン膜14aに代えて多結晶シリコン膜を使用してもよい。

0118

次に、図40に示すように、p型ウエル3の上部をフォトレジスト膜60で覆い、n型ウエル4の上部のアモルファスシリコン膜14aにB(ホウ素)をイオン注入する。Bのドーズ量は、例えば2×1015atoms/cm2、注入エネルギーは、例えば5keVとする。続いて、フォトレジスト膜60をアッシングで除去した後、図41に示すように、n型ウエル4の上部をフォトレジスト膜61で覆い、p型ウエル3の上部のアモルファスシリコン膜14aにP(リン)をイオン注入する。Pのドーズ量は、例えば2×1015atoms/cm2、注入エネルギーは、例えば10keVである。

0119

次に、フォトレジスト膜61をアッシングで除去し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、約950℃の窒素雰囲気中、1分程度のランプアニールを行ってアモルファスシリコン膜14aを結晶化すると共に、上記不純物(BおよびP)を電気的に活性化する。これにより、図42に示すように、nチャネル型MISFET形成領域のアモルファスシリコン膜14aがn型の多結晶シリコン膜14nとなり、pチャネル型MISFET形成領域のアモルファスシリコン膜14aがp型の多結晶シリコン膜14pとなる。

0120

なお、アモルファスシリコン膜14aの上部にWNX膜やW膜を堆積した後に、アモルファスシリコン膜14aを結晶化するための熱処理を行うと、シリコンの結晶化に伴う応力変化によって、WNX膜やW膜が剥離する虞れがある。また、アモルファスシリコン膜14a中の不純物(B、P)がゲート絶縁膜6との界面まで拡散する前に、WNX膜やW膜に取り込まれるため、ゲート絶縁膜6の界面近傍空乏化が生じ、所望の素子特性が得られなくなる虞れもある。従って、上記の熱処理は、アモルファスシリコン膜14aの上部にWNX膜やW膜を堆積する前に行うことが望ましい。

0121

次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図43に示すように、多結晶シリコン膜14n、14pの上部にアモルファスシリコン膜34aを堆積する。アモルファスシリコン膜34aは、例えばモノシラン(SiH4)をソースガスに用いたCVD法で堆積(成膜温度=約530℃)し、その膜厚は10nm程度とする。また、アモルファスシリコン膜34aは、形成当初の不純物濃度が1.0×1017cm3未満の極めて低不純物濃度アモルファスシリコン、あるいは1.0×1014cm3未満の実質的にノンドープのアモルファスシリコンで構成する。アモルファスシリコン膜34aは、多結晶シリコン膜14n、14pの表面に生じる極めて薄い自然酸化膜と、次の工程でその上部に堆積するWNX膜24との接触を遮断するために形成する。アモルファスシリコン膜34aは、完全なアモルファス状態でなくともよく、例えば極微小シリコン結晶粒集合体であってもよい。

0122

次に、フッ酸を使ってアモルファスシリコン膜34aの表面を洗浄した後、図44に示すように、アモルファスシリコン膜34aの上部にスパッタリング法でWNX膜24とW膜25とを連続して堆積し、続いてW膜25の上部にCVD法で窒化シリコン膜8を堆積する。WNX膜24の膜厚は、5nmから10nm程度とする。また、WNX膜24の上部に堆積するW膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。

0123

本実施の形態では、上記WNX膜24をスパッタリング法で形成する際、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件でWNX膜24を形成する。このようなWNX膜24を形成するには、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行えばよい。すなわちチャンバ内の雰囲気を、アルゴンガスに対する窒素ガスの流量比が1.0以上となるようなガス雰囲気に設定してスパッタリングを行えばよい。具体的には、例えば窒素ガス流量=50sccmから80sccm、アルゴンガス流量=20sccmから30sccm、チャンバ内の真空度=0.5Pa、温度=200℃から500℃の条件で成膜を行う。

0124

また、成膜時のWNX膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。成膜時のWNX膜24の膜厚を5nm以上とすることにより、成膜後の熱処理工程でWNX膜24の一部と下層のシリコン層とが反応しても、素子完成時の残存膜厚が少なくとも1nm以上となるため、バリア層としての機能が確保される。他方、成膜時のWNX膜24の膜厚が10nmを超えると、ゲート電極の配線抵抗が大きくなり、回路の高速動作にとって不利益がある。

0125

また、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行った場合でも、成膜後の熱処理工程で過剰の窒素が拡散して離脱するため、素子完成時のWNX膜24は、化学量論的に最も安定したW2Nが主体となる。但し、WNX膜24の一部は熱処理の過程で下層のシリコン層と反応するため、素子完成時のWNX膜24は、W2Nとそれ以外のWNX、場合によってはさらにWSiNを含んだ混晶となる。

0126

次に、図45に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜62をマスクにして窒化シリコン膜8、W膜24、WNX膜25、アモルファスシリコン膜34aおよび多結晶シリコン膜14n、14pを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜6上にゲート電極7A(ワード線WL)を形成し、ロジック部のゲート絶縁膜6上にゲート電極7D、7Eを形成する。

0127

その後、前記実施の形態1で説明した方法でメモリアレイにメモリセル選択用MISFETQtを形成し、ロジック部にnチャネル型MISFETおよびpチャネル型MISFETを形成する。この場合も、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。

0128

図46は、ゲート電極7A、7D、7Eの一部を構成するWNX膜24を形成する際の窒素流量とWNX膜24の結晶構造との関係を、WNX膜24の成膜直後と950℃の窒素ガス中で1分間熱処理を行った後とでX線回折測定により調べた結果を示すグラフである。図示のように、WNX膜24を形成する際の窒素流量を10sccmとした場合は、高温熱処理の過程でWNX膜24中の窒素が放出されてW膜となってしまうため、WNX膜24のバリア層としての機能が失われてしまう。

0129

図47は、アルゴンガスの流量を一定(40sccm)に保ち、窒素ガス流量を変えて成膜したWNX膜を種々の温度で熱処理した時の膜応力を測定したグラフであり、(a)は基板温度400℃で成膜した場合、(b)は基板温度200℃で成膜した場合を示している。図示のように、WNX膜を形成する際の窒素流量が少ない場合は、その後の熱処理によって窒素が放出され、膜が収縮するために、膜応力が増加することが判る。

0130

図48は、窒素ガスとアルゴンガスの流量比を変えて成膜したWNX膜を含むゲート電極の耐圧、およびWNX膜/多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示している。図示のように、窒素ガスの流量比が少ない条件で成膜したWNX膜の場合、ゲート電極の耐圧が低下し、WNX膜/多結晶シリコン膜界面の接触抵抗が増加する。

0131

このように、WNX膜24に高濃度の窒素が含まれるような雰囲気で成膜を行う本実施の形態によれば、熱処理工程後においてもWNX膜中にNが残存しているため、WNX膜24のバリア層としての機能が失われることはない。また、WNX膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることにより、多結晶シリコン膜14n、14pの表面に生じた極めて薄い自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制することができる。なお、熱処理工程を経たアモルファスシリコン膜34aは、下層の多結晶シリコン膜14n、14pよりも平均結晶粒径が小さい多結晶膜となる。

0132

以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWNX膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm2〜10kΩ/μm2から1kΩ/μm2に低減することができた。

0133

また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。

0134

(実施の形態3)
前記実施の形態2では、WNX膜24と多結晶シリコン膜14n、14pとの間にアモルファスシリコン膜34aを介在させることによって、WNX膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減したが、本実施の形態では、WNX膜24と多結晶シリコン膜14n、14pとの間に薄い膜厚のW膜62を介在させることによって、WNX膜24と多結晶シリコン膜14n、14pとの接触抵抗を低減する。

0135

このプロセスを説明すると、まず図49に示すように、nチャネル型MISFET形成領域のゲート絶縁膜6上にn型の多結晶シリコン膜14nを形成し、pチャネル型MISFET形成領域のゲート絶縁膜6上にp型の多結晶シリコン膜14pを形成する。ここまでの工程は、前記実施の形態2の図38から図42に示した工程と同じである。

0136

次に、フッ酸を使って多結晶シリコン膜14n、14pの表面を洗浄した後、図50に示すように、多結晶シリコン膜14n、14pの上部にW膜65を堆積する。W膜65は、例えばスパッタリング法で堆積し、その膜厚は5nm程度とする。

0137

次に、図51に示すように、W膜65の上部に前記実施の形態2と同じ方法でWNX膜24、W膜25および窒化シリコン膜8を順次堆積する。WNX膜24の膜厚は5nmから10nm程度、W膜25の膜厚は70nm〜80nm程度、窒化シリコン膜8の膜厚は160nm程度とする。WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。また、WNX膜24は、前記実施の形態2と同様、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。その後の工程は、前記実施の形態2と同じである。

0138

このように、WNX膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させることにより、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとが反応し、Wシリサイド(WSiX)を主体とする導電層が形成される。これにより、多結晶シリコン膜14n、14pの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成が抑制されるので、前記実施の形態2とほぼ同様の効果を得ることができる。

0139

以上のようなプロセスにより、ゲート電極7A、7D、7Eを構成するWNX膜24と多結晶シリコン膜14n、14pとの界面の接触抵抗を、対策前の5kΩ/μm2〜10kΩ/μm2から1kΩ/μm2に低減することができた。

0140

また、ゲート絶縁膜6の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができた結果、DRAMのリフレッシュ時間を顕著に改善することができた。

0141

なお、本実施形態では、WNX膜24と多結晶シリコン膜14n、14pとの間にW膜62を介在させ、その後の熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイドを主体とする導電層が形成したが、多結晶シリコン膜14n、14pの上部に薄いWシリサイド膜を形成し、その上部にWNX膜24とW膜25とを堆積してもよい。これにより、WNX膜24中の窒素が多結晶シリコン膜14n、14pとの界面に拡散して高抵抗の窒化シリコン層を形成する不具合を防止することができる。また、熱処理の過程でW膜62と多結晶シリコン膜14n、14pとを反応させてWシリサイド層を形成する場合は、反応が局所的に生じ、ゲート耐圧が低下することがあるが、始めからWシリサイド膜を堆積した場合は、このような局所的反応が生じにくい。このWシリサイド膜の膜厚は、5nmから20nm程度でよい。また、WSiXのXは、2.0〜2.7程度がよい。

0142

(実施の形態4)
本実施形態は、nチャネル型MISFETとpチャネル型MISFETで回路を構成するCMOSロジックLSIに適用したものであり、その製造方法の一例を、図52図56を用いて工程順に説明する。

0143

まず、図52に示すように、例えばp型の単結晶シリコンからなる基板1を用意し、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成する。

0144

次に、図53に示すように、ゲート絶縁膜6の上部に1.0×1019cm3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積し、フッ酸を使って多結晶シリコン膜14nの表面を洗浄した後、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWNX膜24を堆積する。

0145

前記実施の形態2と同様、WNX膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。また、WNX膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。

0146

また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制する目的で、WNX膜24と多結晶シリコン膜14nとの間にW膜62を形成してもよい。

0147

次に、図54に示すように、基板1の主面にP(リン)をイオン注入する。このイオン注入は、PがWNX膜24を貫通し、多結晶シリコン膜14nの表面から10nm以下の領域に達するようなエネルギーで行う。例えばWNX膜24の膜厚が3nm〜15nm程度の場合、Pの打ち込みエネルギーは、2keV〜10keVとする。

0148

また、このイオン注入は、多結晶シリコン膜14nの表面領域のP濃度が5×1019atoms/cm3以上となるようなドーズ量で行う。また、このイオン注入を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中の不純物(P)を電気的に活性化してもよい。なお、多結晶シリコン膜14n中の不純物(P)は、後の熱処理工程で電気的に活性化されるので、ここでの熱処理は省略してもよい。

0149

上記のイオン注入は、多結晶シリコン膜14nを堆積した後、WNX膜24を堆積する前に行ってもよい。また、WNX膜24と多結晶シリコン膜14nとの間にW膜62を形成する場合は、W膜を形成した後にこのイオン注入を行い、その後、W膜の上部にWNX膜24を堆積してもよい。

0150

次に、図55に示すように、WNX膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。なお、WNX膜24の上部には、W膜25に代えてMo膜を堆積してもよい。また、W膜25を堆積した後、基板1の主面にもう一度イオン注入を行い、W膜25およびWNX膜24を通じて多結晶シリコン膜14nにPをドープすることによって、多結晶シリコン膜14nの表面領域をさらに低抵抗化してもよい。

0151

次に、図56に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。

0152

その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。

0153

本実施の形態では、ゲート電極7F、7Gのそれぞれの一部である多結晶シリコン膜をn型で構成したが、nチャネル型MISFETとpチャネル型MISFETを共に表面チャネル型とするために、nチャネル型MISFETのゲート電極7Fの一部である多結晶シリコン膜をn型で構成し、pチャネル型MISFETのゲート電極7Gの一部である多結晶シリコン膜をp型で構成してもよい。この場合は、前記実施の形態2と同様、ゲート絶縁膜6上にノンドープのアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたイオン注入で、nチャネル型MISFET形成領域のアモルファスシリコン膜にPを導入し、pチャネル型MISFET形成領域のアモルファスシリコン膜にBを導入することにより、チャネリング現象によるBの突き抜けを防ぐことができる。

0154

(実施の形態5)
前記実施の形態4では、不純物のイオン注入法によって多結晶シリコン膜14nの表面領域を低抵抗化したが、次のような方法で多結晶シリコン膜14nの表面領域を低抵抗化することもできる。

0155

まず、図57に示すように、例えばp型の単結晶シリコンからなる基板1の主面に素子分離溝2、p型ウエル3、n型ウエル4およびゲート絶縁膜6を順次形成し、続いてゲート絶縁膜6の上部に1.0×1019cm3以上の濃度のP(リン)をドープした低抵抗のn型多結晶シリコン膜14nを堆積する。ここまでの工程は、前記実施の形態4と同じである。

0156

次に、図58に示すように、多結晶シリコン膜14nの上部に5.0×1019cm3以上の濃度のPをドープした低抵抗のn型多結晶シリコン膜64をCVD法で堆積した後、基板1を熱処理し、n型多結晶シリコン膜64中のPを多結晶シリコン膜14nの表面から10nm以下の表面領域に拡散させ、この表面領域のP濃度を5×1019atoms/cm3以上とする。なお、この熱拡散処理を行った後、約950℃の窒素雰囲気中、1分程度のランプアニールを行い、多結晶シリコン膜14n中のPを電気的に活性化してもよいが、多結晶シリコン膜14n中のPは、後の熱処理工程で電気的に活性化されるので、この熱処理は省略してもよい。

0157

次に、図59に示すように、n型多結晶シリコン膜64をドライエッチングで除去した後、基板1の表面に露出した多結晶シリコン膜14nの表面をフッ酸で洗浄する。

0158

次に、図60に示すように、多結晶シリコン膜14nの上部にスパッタリング法で膜厚5nmから10nm程度のWNX膜24を堆積する。前記実施の形態4と同様、WNX膜24は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるようにする。また、WNX膜24は、素子完成時の残存膜厚が少なくとも1nm以上となるような膜厚で堆積する。

0159

また、前記実施の形態3と同様、多結晶シリコン膜14nの表面に生じた自然酸化膜とWNX膜24との接触による高抵抗層の形成を抑制する目的で、WNX膜24と多結晶シリコン膜14nとの間にW膜を形成してもよい。

0160

その後、図61に示すように、WNX膜24の上部にスパッタリング法で膜厚70nm程度のW膜25を堆積した後、W膜25の上部にCVD法で膜厚160nm程度の窒化シリコン膜8を堆積する。

0161

次に、図62に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜63をマスクにして窒化シリコン膜8、W膜24、WNX膜25および多結晶シリコン膜14nを順次ドライエッチングすることにより、p型ウエル3上にnチャネル型MISFETのゲート電極7Fを形成し、n型ウエル4上にpチャネル型MISFETのゲート電極7Gを形成する。

0162

その後、Wの酸化物による基板1の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜6の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態1と同様の方法で行う。

0163

本実施の形態では、多結晶シリコン膜14nの上部に堆積した多結晶シリコン膜64中のPを熱拡散させ、多結晶シリコン膜14nの表面領域を低抵抗化したが、例えば多結晶シリコン膜14nの表面領域にイオン注入法でPを導入し、次に、多結晶シリコン膜14nの上部に酸化シリコン膜などの絶縁膜を形成して熱処理を行い、多結晶シリコン膜14nの表面領域に導入された前記Pを絶縁膜との界面近傍に偏析させた後、絶縁膜を除去することによって、多結晶シリコン膜14nの表面領域を低抵抗化してもよい。絶縁膜は、例えば多結晶シリコン膜14nの表面を熱酸化して形成した酸化シリコン膜、あるいは多結晶シリコン膜14n上にCVD法で堆積した酸化シリコン膜などで構成するが、これに限定されるものではない。

0164

(実施の形態6)
本実施形態は、フラッシュメモリに適用したものであり、その製造方法の一例を、図63図75を用いて工程順に説明する。

0165

まず、図63に示すように、前記実施の形態1と同様の方法で基板1の主面に素子分離溝2、p型ウエル3、ゲート絶縁膜6を形成した後、図64および図65に示すように、基板1上にCVD法で膜厚70nm〜100nm程度のn型多結晶シリコン膜66nを堆積する。多結晶シリコン膜66nには、その堆積工程中にn型不純物、例えばリン(P)をドープする。あるいは、ノンドープの多結晶シリコン膜を堆積した後にイオン注入法でn型不純物をドープしてもよい。多結晶シリコン膜66nは、メモリセルを構成するMISFETのフローティングゲート電極として使用される。

0166

次に、図66および図67に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜66nをドライエッチングすることにより、アクティブ領域Lの上部に、その延在方向に沿って延在する長い帯状平面パターンを有する多結晶シリコン膜66nを形成する。

0167

次に、図68および図69に示すように、多結晶シリコン膜66nが形成された基板1上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるONO膜67を形成する。ONO膜67は、メモリセルを構成するMISFETの第2ゲート絶縁膜として使用され、例えば基板1上にCVD法で膜厚5nmの酸化シリコン膜、膜厚7nmの窒化シリコン膜および膜厚4nmの酸化シリコン膜を順次堆積することによって形成する。

0168

次に、図70および図71に示すように、ONO膜67の上部にP(リン)をドープしたn型多結晶シリコン膜14n、WNX膜24、W膜25および窒化シリコン膜8を順次堆積する。多結晶シリコン膜14n、W膜25および窒化シリコン膜8は、前記実施の形態1と同じ方法で堆積する。また、WNX膜24は、多結晶シリコン膜14nとの接触抵抗を低減するため、前記実施の形態2と同様の方法で堆積する。すなわち、WNX膜24は、素子完成時の窒素元素組成が少なくとも7%から10%以上、好ましくは13%以上、より好ましくは18%以上となるような条件で形成する。また、素子完成時の残存膜厚を少なくとも1nm以上とするため、成膜時のWNX膜24の膜厚は、5nmから10nmの範囲内とすることが望ましい。また、WNX膜24と多結晶シリコン膜14nとの接触抵抗を低減するために、前記実施の形態3、4または5で説明したプロセスを採用してもよい。

0169

多結晶シリコン膜14nは、メモリセルを構成するMISFETのコントロールゲート電極およびワード線WLとして使用される。また、窒化シリコン膜8は、コントロールゲート電極の上部を保護する絶縁膜として使用される。多結晶シリコン膜14nは、Ge(ゲルマニウム)を最大で50%前後含んだシリコン膜で構成することもできる。

0170

次に、図72に示すように、窒化シリコン膜8の上部に形成したフォトレジスト膜(図示せず)をマスクにして窒化シリコン膜8、W膜24、WNX膜25、多結晶シリコン膜14n、ONO膜67および多結晶シリコン膜66nを順次ドライエッチングすることにより、多結晶シリコン66nからなるフローティングゲート電極68と、W膜24、WNX膜25および多結晶シリコン膜14nからなるポリメタル構造のコントロールゲート電極69(ワード線WL)を形成する。

0171

次に、図73に示すように、MISFETのソースおよびドレインを構成するn型半導体領域70を形成する。n型半導体領域70は、p型ウエル3にn型不純物(例えばヒ素(As))をイオン注入した後、基板1を約900℃で熱処理し、上記n型不純物をp型ウエル3内に拡散させることによって形成する。

0172

ここまでの工程で、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域のゲート絶縁膜6には、ゲート電極の加工工程や不純物のイオン注入工程で生じたダメージが生じている。このダメージは、フローティングゲート電極68に注入された電子がフローティングゲート電極68の端部から基板1にリークするパスとなるなど、ゲート絶縁膜6の品質を劣化させるため、十分に除去しておく必要がある。

0173

そこで、フッ酸を使ってゲート絶縁膜6をエッチングした後、薄くなったゲート絶縁膜6を補填・再生するための再酸化処理を行う。この再酸化処理を前記実施の形態1と同様の方法で行うことにより、W膜25およびWNX膜24の酸化を防ぎ、かつ基板1表面の酸化物汚染を極めて低いレベルに保つことができる。この再酸化処理により、図74に示すように、ゲート電極(フローティングゲート電極68およびコントロールゲート電極69)のスペース領域すなわちn型半導体領域(ソース、ドレイン)70の表面と、フローティングゲート電極68の側壁下端部とにゲート絶縁膜6が再形成される。

0174

次に、基板1の表面を洗浄した後、図75に示すように、基板1上に低圧CVD法で窒化シリコン膜11を堆積する。この洗浄処理および窒化シリコン膜11の堆積を前記実施の形態1と同様の方法で行うことにより、Wの酸化物による基板1の汚染を極めて低いレベルに保つことができる。

0175

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0176

前記実施の形態では、DRAM、DRAM混載ロジックLSI、CMOSロジックLSI、フラッシュメモリに適用した場合について説明したが、これらのLSIに限定されるものではなく、ポリメタル(Polymetal)構造の導電膜でゲート電極を形成したMISFETを有するLSIに広く適用することができる。

0177

また、本願に記載した発明は、その本質がポリシリコン層と深く結びついているため、ポリシリコン層が必須である場合を除き、ポリシリコン層のない非ポリシリコンメタルゲート電極にも適用できることはいうまでもない。

0178

本発明は、本発明は、例えばポリメタルゲートを有する集積回路装置の製造等に利用することができる。

図面の簡単な説明

0179

本発明の一実施の形態である半導体集積回路装置が形成された半導体チップの全体平面図である。
本発明の一実施の形態である半導体集積回路装置の要部平面図である。
本発明の一実施の形態である半導体集積回路装置の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
本発明の一実施の形態である半導体集積回路装置の製造に用いるバッチ式縦型酸化炉の概略図である。
図14に示すバッチ式縦型酸化炉に接続された触媒方式の水蒸気/水素混合ガス生成装置を示す概略図である。
図15に示す水蒸気/水素混合ガス生成装置の配管系統図である。
水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比(PH2O/PH2)の温度依存性を示すグラフである。
図14に示すバッチ式縦型酸化炉を使った再酸化プロセスシーケンスの説明図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部拡大断面図である。
(a)は、本発明の一実施の形態である半導体集積回路装置の製造に用いる枚葉式酸化炉の概略図、(b)は、(a)のB−B’線に沿った断面図である。
タングステン−水系の酸化還元電位とpHとの関係を示す状態図である。
W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍光X線で測定した結果を示すグラフである。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
ゲート電極の一部を構成するWNX膜を形成する際の窒素流量とWNX膜の結晶構造との関係をX線回折測定により調べた結果を示すグラフである。
(a)、(b)は、アルゴンガスの流量を一定に保ち、窒素ガス流量を変えて成膜したWNX膜を種々の温度で熱処理した時の膜応力を測定したグラフである。
窒素ガスとアルゴンガスの流量比を変えて成膜したWNX膜を含むゲート電極の耐圧、およびWNX膜/多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示すグラフである。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
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本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
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本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。

符号の説明

0180

1半導体基板(ウエハ)
1A半導体チップ
2素子分離溝
3 p型ウエル
4 n型ウエル
5酸化シリコン膜
6ゲート絶縁膜
7A〜7Gゲート電極
8窒化シリコン膜
9n型半導体領域(ソース、ドレイン)
10 p-型半導体領域
11 窒化シリコン膜
11cサイドウォールスペーサ
12 n+型半導体領域(ソース、ドレイン)
13 p+型半導体領域(ソース、ドレイン)
14aアモルファスシリコン膜
14n、14p多結晶シリコン膜
15層間絶縁膜
16、17コンタクトホール
18プラグ
19 酸化シリコン膜
20スルーホール
21、22 コンタクトホール
23 プラグ
24WNX膜
25 W膜
26フォトレジスト膜
27酸化物(WOX)
28、29 フォトレジスト膜
30〜33配線
34a アモルファスシリコン膜
40 層間絶縁膜
41 多結晶シリコン膜
42 サイドウォールスペーサ
43 スルーホール
44 プラグ
45 窒化シリコン膜
46 酸化シリコン膜
47 溝
48 下部電極
49容量絶縁膜
50 上部電極
51 酸化シリコン膜
60〜63 フォトレジスト膜
64 n型多結晶シリコン膜
65 W膜
66n 多結晶シリコン膜
67ONO膜
68フローティングゲート電極
69コントロールゲート電極
70 n型半導体領域(ソース、ドレイン)
100枚葉式酸化炉
101チャンバ
103均熱リング
104サセプタ
105支持アーム
106熱電対
107ハロゲンランプ
108ガス導入管
109貫通孔
110隔壁
111排気管
140ガス生成装置
141反応器
142コイル
143ヒータ
144a、144b、144cガス貯留槽
145配管
146a、146b、146cマスフローコントローラ
147a、147b、147c開閉バルブ
148希釈ライン
150バッチ式縦型酸化炉
151 チャンバ
152 ヒータ
153石英ボート
154 ガス導入管
155 排気管
BLビット線
BPボンディングパッド
C情報蓄積用容量素子
Lアクティブ領域
MARYメモリアレイ
PC周辺回路部
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qtメモリセル選択用MISFET
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