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技術 ΔΣ型AD変換器

出願人 シャープ株式会社
発明者 金澤雄亮
出願日 2007年1月10日 (13年6ヶ月経過) 出願番号 2007-002369
公開日 2008年7月24日 (12年0ヶ月経過) 公開番号 2008-172412
状態 拒絶査定
技術分野 圧縮、伸長・符号変換及びデコーダ
主要キーワード 可変ゲイン回路 セトリング特性 無線レシーバ ユニティゲイン周波数 ハイパス特性 一部成分 信号伝達関数 信号伝達特性
関連する未来課題
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図面 (20)

課題

比較的簡易回路構成で、製造バラツキ寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型AD変換器及び半導体装置を提供する。

解決手段

入力信号フィードバック信号の差分を算出する第1演算回路11と、第1演算回路からの出力信号を積分するフィルタ回路20と、フィルタ回路からの出力信号を量子化する第1量子化回路41と、第1量子化回路41の出力信号をアナログ変換して生成したフィードバック信号を第1演算回路11に出力するDA変換回路(DAC)50と、を備えて構成されるΔΣ型AD変換器1であって、第1量子化回路41の出力信号に基づいて、制御信号を生成するデジタル処理部60と、フィルタ回路20と第1量子化回路41の間に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路20の出力信号を増幅し、第1量子化回路41に出力する1または複数の可変ゲイン回路70を備える。

概要

背景

ΔΣ型AD変換器は、逐次比較型AD変換器や積分型AD変換器等に比べ、高精度なアナログデジタル変換を実現できるため、オーディオ用AD変換器や無線レシーバ用AD変換器として利用されている。

従来の基本的なΔΣ型AD変換器について、図20を基に説明する。ここで、図20は、従来のΔΣ型AD変換器の概略構成を示すブロック図である。従来のΔΣ型AD変換器1100は、図20に示すように、アナログ信号入力信号INと後述するDAC(DA変換回路)1140からのフィードバック信号差分信号を出力する演算回路1110、演算回路1110からの差分信号を積分するフィルタ回路1120、フィルタ回路1120の出力信号量子化によりデジタル変換して出力信号OUTを出力する量子化回路1130、及び、量子化回路1130から出力された出力信号OUTをアナログ変換して演算回路1110にフィードバック信号を出力するDAC1140を備えて構成されている。

ここで、図21は、2次のΔΣ型AD変換器の線形モデルを示している。ΔΣ型AD変換器1200は、図21に示すように、アナログ信号の入力信号INと後述するDAC1240からのフィードバック信号の差分信号を出力する演算回路1210、演算回路1210からの差分信号を積分するフィルタ回路1220、フィルタ回路1220の複数の出力信号を加算する演算回路1250、演算回路1250の出力信号を量子化によりデジタル変換して出力信号OUTを出力する量子化回路1230、及び、量子化回路1230から出力された出力信号OUTをアナログ変換して演算回路1210にフィードバック信号を出力するDAC1240を備えて構成されている。フィルタ回路1220は、2つの積分回路1221、1222、積分回路1221の出力を増幅する増幅率a(ゲイン)の増幅回路1223、及び、積分回路1222の出力を増幅する増幅率bの増幅回路1224を備えて構成されている。演算回路1250は、増幅回路1223によって増幅された積分回路1221の出力信号と、増幅回路1224によって増幅された積分回路1222の出力信号を加算して、量子化回路1230に出力する。

続いて、図21に示すΔΣ型AD変換器1200の動作原理について簡単に説明する。図21において、フィルタ回路1220の積分回路1221の出力信号X1、積分回路1222の出力信号X2は、数1で表される。

[数1]
X1=Z−1/(1−Z−1)×(IN−OUT)
X2={Z−1/(1−Z−1)}×{Z−1/(1−Z−1)}×(IN−OUT)

更に、量子化回路1230における量子化エラー雑音)の指標をEとすると、ΔΣ型AD変換器1200の出力信号OUTは、数2で表される。

[数2]
OUT=a×X1+b×X2+E

数1及び数2をまとめると、ΔΣ型AD変換器1200の出力信号OUTは次の数3で表される。

[数3]
OUT
=〔{(−a+b)Z−2+aZ−1}
/{(−a+b+1)Z−2+(a−2)Z−1+1}〕×IN
+〔(1−Z−1)2/{(−a+b+1)Z−2+(a−2)Z−1+1}〕×E

ここで、[a,b]=[2,1]とすると、ΔΣ型AD変換器1200の出力信号OUTは次の数4で表される。

[数4]
OUT=(2−Z−1)Z−1×IN+(1−Z−1)2×E

数4に示すように、入力信号INの伝達関数信号伝達関数)は、信号帯域内(低い周波数帯、Z−1はほぼ1となる)でほぼ1になる。量子化エラーEの伝達関数(ノイズ伝達関数)は、ハイパス特性低周波数帯で0に近く、周波数が高くなると大きくなる)となる。従って、図21に示すΔΣ型AD変換器1200は、信号帯域内では、出力信号OUTは入力信号INとほぼ等しくなり、量子化エラーEの指標は小さくなるといえる。このように、信号帯域内の信号雑音比を改善するために、量子化エラーをフィルタリングすることをノイズシェーピングという。

このようなΔΣ型AD変換器には、広いダイナミックレンジを実現するために、DACを、入力信号のレベルが低い場合に相対的にレベルの小さいフィードバック信号を出力し、入力信号のレベルが高い場合に相対的にレベルの大きいフィードバック信号を出力するように構成することで、ΔΣ型AD変換器が正常に動作可能な入力信号のレベルの範囲をレベルが高い方にシフトさせた適応型のΔΣ型AD変換器がある。更に、適応型のΔΣ型AD変換器として、例えば、可変容量を用いてDAC(DA変換回路)を構成することにより、回路構成単純化したΔΣ型AD変換器がある(例えば、特許文献1参照)。

特開2006−140600号公報

概要

比較的簡易な回路構成で、製造バラツキ寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型AD変換器及び半導体装置を提供する。入力信号とフィードバック信号の差分を算出する第1演算回路11と、第1演算回路からの出力信号を積分するフィルタ回路20と、フィルタ回路からの出力信号を量子化する第1量子化回路41と、第1量子化回路41の出力信号をアナログ変換して生成したフィードバック信号を第1演算回路11に出力するDA変換回路(DAC)50と、を備えて構成されるΔΣ型AD変換器1であって、第1量子化回路41の出力信号に基づいて、制御信号を生成するデジタル処理部60と、フィルタ回路20と第1量子化回路41の間に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路20の出力信号を増幅し、第1量子化回路41に出力する1または複数の可変ゲイン回路70を備える。

目的

より具体的には、例えば、図21に示すΔΣ型AD変換器1200において、寄生容量により積分回路1221、1222の出力信号のセトリング特性劣化すると、演算回路1250に入力される信号が寄生容量の影響により減衰することとなる。これは、積分回路1221のゲインの値a及び積分回路1222のゲインの値bが低下することと等価であり、これによって、ΔΣ型AD変換器の信号伝達関数やノイズ伝達関数が変化し、ノイズ性能が劣化する場合がある。また、入力信号INの振幅が大きくなると発振する(不安定になる)3次以上のΔΣ型AD変換器においては、信号伝達関数やノイズ伝達関数の変化により、積分回路1221及び1222の信号振幅が変化し、発振する可能性がある。このため、簡易な構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型AD変換器が望まれている。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力信号フィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、前記第1量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅し、前記第1量子化回路に出力する1または複数の可変ゲイン回路と、を備えることを特徴とするΔΣ型AD変換器。

請求項2

記入力信号を量子化する第2量子化回路と、前記第1量子化回路の出力信号と前記第2量子化回路の出力信号の差を算出する第2演算回路と、を備え、前記デジタル処理部は、前記第2演算回路からの出力信号に基づいて、前記制御信号を生成することを特徴とする請求項1に記載のΔΣ型AD変換器。

請求項3

前記第2量子化回路の動作周波数は、前記第1量子化回路の動作周波数と異なることを特徴とする請求項2に記載のΔΣ型AD変換器。

請求項4

前記可変ゲイン回路と前記第1量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第1量子化回路に出力する第3演算回路を備えることを特徴とする請求項1に記載のΔΣ型AD変換器。

請求項5

入力信号とフィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、量子化された信号から制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅する1または複数の可変ゲイン回路と、前記可変ゲイン回路の出力信号を量子化する第3量子化回路と、前記可変ゲイン回路と前記第1量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第1量子化回路に出力する第3演算回路と、を備え、前記デジタル処理部は、前記第3量子化回路からの出力信号に基づいて、前記制御信号を生成することを特徴とするΔΣ型AD変換器。

請求項6

前記第3量子化回路の動作周波数は、前記第1量子化回路の動作周波数と異なることを特徴とする請求項5に記載のΔΣ型AD変換器。

請求項7

前記フィルタ回路は、複数の積分回路直列に接続して構成され、前記可変ゲイン回路は、前記積分回路夫々に対応して設けられた可変容量と、前記可変容量夫々に対し、前記可変容量の入力端に、前記積分回路の出力端接地電位の間で接続を切り替える第1スイッチ群と、前記可変容量の出力端に、前記第1量子化回路の入力端と接地電位の間で接続を切り替える第2スイッチ群と、を備えて構成されることを特徴とする請求項1〜6の何れか1項に記載のΔΣ型AD変換器。

請求項8

前記可変ゲイン回路は、前記第2スイッチ群夫々と前記第1量子化回路の間にアンプ回路を備えて構成されることを特徴とする請求項7に記載のΔΣ型AD変換器。

請求項9

前記可変ゲイン回路は、前記アンプ回路の入力端と出力端を接続する可変容量を備えて構成されることを特徴とする請求項8に記載のΔΣ型AD変換器。

請求項10

入力信号とフィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、前記第1量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて、前記第1量子化回路において量子化する信号を評価するための閾値電圧を設定する閾値電圧設定回路と、を備えることを特徴とするΔΣ型AD変換器。

請求項11

前記デジタル処理部は、前記デジタル処理部に入力された信号に基づいて頻度情報を取得し、取得した前記頻度情報に基づいてノイズ伝達特性を評価して前記制御信号を生成することを特徴とする請求項1〜10の何れか1項に記載のΔΣ型AD変換器。

請求項12

前記デジタル処理部は、前記頻度情報として、前記デジタル処理部に入力された信号の標準偏差または分散を取得することを特徴とする請求項11に記載のΔΣ型AD変換器。

請求項13

請求項1〜12の何れか1項に記載のΔΣ型AD変換器を備える半導体装置

技術分野

0001

本発明は、入力信号フィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器に関する。

背景技術

0002

ΔΣ型AD変換器は、逐次比較型AD変換器や積分型AD変換器等に比べ、高精度なアナログデジタル変換を実現できるため、オーディオ用AD変換器や無線レシーバ用AD変換器として利用されている。

0003

従来の基本的なΔΣ型AD変換器について、図20を基に説明する。ここで、図20は、従来のΔΣ型AD変換器の概略構成を示すブロック図である。従来のΔΣ型AD変換器1100は、図20に示すように、アナログ信号の入力信号INと後述するDAC(DA変換回路)1140からのフィードバック信号の差分信号を出力する演算回路1110、演算回路1110からの差分信号を積分するフィルタ回路1120、フィルタ回路1120の出力信号を量子化によりデジタル変換して出力信号OUTを出力する量子化回路1130、及び、量子化回路1130から出力された出力信号OUTをアナログ変換して演算回路1110にフィードバック信号を出力するDAC1140を備えて構成されている。

0004

ここで、図21は、2次のΔΣ型AD変換器の線形モデルを示している。ΔΣ型AD変換器1200は、図21に示すように、アナログ信号の入力信号INと後述するDAC1240からのフィードバック信号の差分信号を出力する演算回路1210、演算回路1210からの差分信号を積分するフィルタ回路1220、フィルタ回路1220の複数の出力信号を加算する演算回路1250、演算回路1250の出力信号を量子化によりデジタル変換して出力信号OUTを出力する量子化回路1230、及び、量子化回路1230から出力された出力信号OUTをアナログ変換して演算回路1210にフィードバック信号を出力するDAC1240を備えて構成されている。フィルタ回路1220は、2つの積分回路1221、1222、積分回路1221の出力を増幅する増幅率a(ゲイン)の増幅回路1223、及び、積分回路1222の出力を増幅する増幅率bの増幅回路1224を備えて構成されている。演算回路1250は、増幅回路1223によって増幅された積分回路1221の出力信号と、増幅回路1224によって増幅された積分回路1222の出力信号を加算して、量子化回路1230に出力する。

0005

続いて、図21に示すΔΣ型AD変換器1200の動作原理について簡単に説明する。図21において、フィルタ回路1220の積分回路1221の出力信号X1、積分回路1222の出力信号X2は、数1で表される。

0006

[数1]
X1=Z−1/(1−Z−1)×(IN−OUT)
X2={Z−1/(1−Z−1)}×{Z−1/(1−Z−1)}×(IN−OUT)

0007

更に、量子化回路1230における量子化エラー雑音)の指標をEとすると、ΔΣ型AD変換器1200の出力信号OUTは、数2で表される。

0008

[数2]
OUT=a×X1+b×X2+E

0009

数1及び数2をまとめると、ΔΣ型AD変換器1200の出力信号OUTは次の数3で表される。

0010

[数3]
OUT
=〔{(−a+b)Z−2+aZ−1}
/{(−a+b+1)Z−2+(a−2)Z−1+1}〕×IN
+〔(1−Z−1)2/{(−a+b+1)Z−2+(a−2)Z−1+1}〕×E

0011

ここで、[a,b]=[2,1]とすると、ΔΣ型AD変換器1200の出力信号OUTは次の数4で表される。

0012

[数4]
OUT=(2−Z−1)Z−1×IN+(1−Z−1)2×E

0013

数4に示すように、入力信号INの伝達関数信号伝達関数)は、信号帯域内(低い周波数帯、Z−1はほぼ1となる)でほぼ1になる。量子化エラーEの伝達関数(ノイズ伝達関数)は、ハイパス特性低周波数帯で0に近く、周波数が高くなると大きくなる)となる。従って、図21に示すΔΣ型AD変換器1200は、信号帯域内では、出力信号OUTは入力信号INとほぼ等しくなり、量子化エラーEの指標は小さくなるといえる。このように、信号帯域内の信号雑音比を改善するために、量子化エラーをフィルタリングすることをノイズシェーピングという。

0014

このようなΔΣ型AD変換器には、広いダイナミックレンジを実現するために、DACを、入力信号のレベルが低い場合に相対的にレベルの小さいフィードバック信号を出力し、入力信号のレベルが高い場合に相対的にレベルの大きいフィードバック信号を出力するように構成することで、ΔΣ型AD変換器が正常に動作可能な入力信号のレベルの範囲をレベルが高い方にシフトさせた適応型のΔΣ型AD変換器がある。更に、適応型のΔΣ型AD変換器として、例えば、可変容量を用いてDAC(DA変換回路)を構成することにより、回路構成単純化したΔΣ型AD変換器がある(例えば、特許文献1参照)。

0015

特開2006−140600号公報

発明が解決しようとする課題

0016

しかしながら、従来のΔΣ型AD変換器では、半導体装置に搭載する場合、例えば、製造バラツキ寄生容量等の影響により、フィルタ回路の積分回路のゲインが変化して積分回路の出力信号が規定の動作仕様より減衰し、フィルタ回路の積分回路において出力信号のセトリング特性劣化する可能性がある。フィルタ回路の積分回路において出力信号のセトリング特性が劣化すると、ΔΣ型AD変換器の性能劣化や安定性が低下する。

0017

より具体的には、例えば、図21に示すΔΣ型AD変換器1200において、寄生容量により積分回路1221、1222の出力信号のセトリング特性が劣化すると、演算回路1250に入力される信号が寄生容量の影響により減衰することとなる。これは、積分回路1221のゲインの値a及び積分回路1222のゲインの値bが低下することと等価であり、これによって、ΔΣ型AD変換器の信号伝達関数やノイズ伝達関数が変化し、ノイズ性能が劣化する場合がある。また、入力信号INの振幅が大きくなると発振する(不安定になる)3次以上のΔΣ型AD変換器においては、信号伝達関数やノイズ伝達関数の変化により、積分回路1221及び1222の信号振幅が変化し、発振する可能性がある。このため、簡易な構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型AD変換器が望まれている。

0018

本発明は上記の問題に鑑みてなされたものであり、その目的は、比較的簡易な回路構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型AD変換器を提供する点にある。

課題を解決するための手段

0019

上記目的を達成するための本発明に係るΔΣ型AD変換器は、入力信号とフィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、前記第1量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅し、前記第1量子化回路に出力する1または複数の可変ゲイン回路と、を備えることを第1の特徴とする。

0020

上記特徴の本発明によれば、制御信号に基づいて設定したゲインに応じてフィルタ回路の出力信号を増幅し第1量子化回路に出力する1または複数の可変ゲイン回路を備えることにより、フィルタ回路における出力信号の特性劣化(出力信号の減衰)を補償することができ、第1量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、可変ゲイン回路のゲインを第1量子化回路の出力信号に応じて、即ち、第1量子化回路の出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型AD変換器を提供することができる。

0021

上記特徴の本発明に係るΔΣ型AD変換器は、前記入力信号を量子化する第2量子化回路と、前記第1量子化回路の出力信号と前記第2量子化回路の出力信号の差を算出する第2演算回路と、を備え、前記デジタル処理部は、前記第2演算回路からの出力信号に基づいて、前記制御信号を生成することを第2の特徴とする。

0022

上記特徴の本発明によれば、デジタル処理部を、第1量子化回路の出力信号と入力信号を量子化した信号の差分信号、即ち、第1量子化回路の出力信号から入力信号に係る成分を差し引いたノイズ成分に係る信号に基づいて制御信号を生成するように構成したので、デジタル処理部において、構成を複雑化することなく容易に、ノイズ伝達特性に応じたゲインを決定することが可能になる。また、ノイズ伝達特性の評価には、第1量子化回路の出力信号からノイズ成分を抽出する必要があるが、上記特徴の本発明によれば、デジタル処理部には、第2演算回路により第1量子化回路の出力信号から入力信号の成分を差し引いたノイズ成分に係る信号が与えられるので、ノイズ伝達特性の評価に当たって第2演算回路の出力信号をそのまま利用可能になる。このため、デジタル処理部の構成を簡素化することができる。

0023

上記特徴の本発明に係るΔΣ型AD変換器は、前記第2量子化回路の動作周波数が、前記第1量子化回路の動作周波数と異なることを第3の特徴とする。

0024

上記特徴の本発明によれば、ΔΣ型AD変換器の出力信号の量子化誤差をおさえてΔΣ型AD変換器の精度を良好にするためには、出力信号を生成する第1量子化回路の動作周波数を高く設定する必要があるのに対し、第2量子化回路によって生成されるデジタル処理部への信号は、ΔΣ型AD変換器の精度に与える影響は比較的小さいと考えられることから、例えば、第2量子化回路の動作周波数を第1量子化回路の動作周波数より低く設定することで、ΔΣ型AD変換器の消費電力の低減を図ることができる。

0025

上記第1の特徴の本発明に係るΔΣ型AD変換器は、前記可変ゲイン回路と前記第1量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第1量子化回路に出力する第3演算回路を備えることを第4の特徴とする。

0026

上記特徴の本発明によれば、可変ゲイン回路の後段に入力信号を加算する第3演算回路を設け、フィルタ回路の出力信号を製造プロセスや寄生容量に対するノイズ成分とし、可変ゲイン回路ではノイズ成分を扱うように構成することで、可変ゲイン回路によるフィルタ回路の出力信号に対する補正の前後で信号伝達特性が変化しないΔΣ型AD変換器を、回路構成を複雑化することなく構成できる。

0027

上記目的を達成するための本発明に係るΔΣ型AD変換器は、入力信号とフィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、量子化された信号から制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅する1または複数の可変ゲイン回路と、前記可変ゲイン回路の出力信号を量子化する第3量子化回路と、前記可変ゲイン回路と前記第1量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第1量子化回路に出力する第3演算回路と、を備え、前記デジタル処理部は、前記第3量子化回路からの出力信号に基づいて、前記制御信号を生成することを第5の特徴とする。

0028

上記特徴の本発明によれば、制御信号に基づいて設定したゲインに応じてフィルタ回路の出力信号を増幅し第1量子化回路に出力する1または複数の可変ゲイン回路を備えることにより、フィルタ回路の積分回路における出力信号の特性劣化(出力信号の減衰)を低減することができ、第1量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、可変ゲイン回路のゲインを第1量子化回路の出力信号に応じて、即ち、フィルタ回路の積分回路における出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型AD変換器を提供することができる。

0029

更に、上記特徴の本発明によれば、可変ゲイン回路の後段に入力信号を加算する第3演算回路を設け、フィルタ回路の出力信号を製造プロセスや寄生容量に対するノイズ成分とし、可変ゲイン回路ではノイズ成分を扱うように構成することで、可変ゲイン回路によるフィルタ回路の出力信号に対する補正の前後で信号伝達特性が変化しないΔΣ型AD変換器を、回路構成を複雑化することなく構成できる。また、上記特徴の本発明において、デジタル処理部を、ノイズ成分を扱うフィルタ回路の出力信号を量子化した信号に基づいて制御信号を生成するように構成したので、特別な入力信号を与えることなく、任意の入力信号を与えた場合でも、同じ構成で制御信号を生成することができ、デジタル処理部の構成を簡素化することができる。

0030

上記特徴の本発明に係るΔΣ型AD変換器は、前記第3量子化回路の動作周波数が、前記第1量子化回路の動作周波数と異なることを第6の特徴とする。

0031

上記特徴の本発明によれば、出力信号を生成する第1量子化回路の動作周波数が、ΔΣ型AD変換器の精度に与える影響に対し、制御信号を生成する第3量子化回路の動作周波数は、ΔΣ型AD変換器の精度に与える影響は比較的小さいと考えられることから、例えば、第3量子化回路の動作周波数を第1量子化回路の動作周波数より低く設定することで、ΔΣ型AD変換器の消費電力の低減を図ることができる。

0032

上記何れかの特徴の本発明に係るΔΣ型AD変換器は、前記フィルタ回路が、複数の積分回路を直列に接続して構成され、前記可変ゲイン回路が、前記積分回路夫々に対応して設けられた可変容量と、前記可変容量夫々に対し、前記可変容量の入力端に、前記積分回路の出力端接地電位の間で接続を切り替える第1スイッチ群と、前記可変容量の出力端に、前記第1量子化回路の入力端と接地電位の間で接続を切り替える第2スイッチ群と、を備えて構成されることを第7の特徴とする。

0033

上記特徴の本発明に係るΔΣ型AD変換器は、前記可変ゲイン回路が、前記第2スイッチ群夫々と前記第1量子化回路の間にアンプ回路を備えて構成されることを第8の特徴とする。

0034

上記特徴の本発明に係るΔΣ型AD変換器は、前記可変ゲイン回路が、前記アンプ回路の入力端と出力端を接続する可変容量を備えて構成されることを第9の特徴とする。

0035

上記第7〜第9の特徴の本発明によれば、可変ゲイン回路を、可変容量と第1及び第2スイッチ群を用いて構成するので、可変ゲイン回路を、回路面積を増大させることなく、簡易な回路構成で実現できる。

0036

上記目的を達成するための本発明に係るΔΣ型AD変換器は、入力信号とフィードバック信号の差分を算出する第1演算回路と、前記第1演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第1量子化回路と、前記第1量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第1演算回路に出力するDA変換回路と、を備えて構成されるΔΣ型AD変換器であって、前記第1量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第1量子化回路の間に設けられ、前記制御信号に基づいて、前記第1量子化回路において量子化する信号を評価するための閾値電圧を設定する閾値電圧設定回路と、を備えることを第10の特徴とする。

0037

上記特徴の本発明によれば、閾値電圧設定回路により、制御信号に基づいて、第1量子化回路において量子化する信号を評価するための閾値電圧を設定するように構成したので、該閾値電圧の設定により、フィルタ回路の出力信号の劣化を補償することができる。これにより、上記特徴の本発明は、可変ゲイン回路によりフィルタ回路の出力信号の劣化を補償する上記第1の特徴のΔΣ型AD変換器における作用効果を奏することができる。また、第1量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、閾値電圧を第1量子化回路の出力信号に応じて、即ち、第1量子化回路の出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型AD変換器を提供することができる。

0038

上記何れかの特徴の本発明に係るΔΣ型AD変換器は、前記デジタル処理部が、前記デジタル処理部に入力された信号に基づいて頻度情報を取得し、取得した前記頻度情報に基づいてノイズ伝達特性を評価して前記制御信号を生成することを第11の特徴とする。

0039

上記特徴の本発明に係るΔΣ型AD変換器は、前記デジタル処理部が、前記頻度情報として、前記デジタル処理部に入力された信号の標準偏差または分散を取得することを第12の特徴とする。

0040

上記第11及び第12の特徴の本発明によれば、デジタル処理部において、頻度情報、例えば、標準偏差または分散からΔΣ型AD変換器における回路全体の安定性を評価することが可能になるので、制御信号を適切に生成することができる。

0041

上記目的を達成するための本発明に係る半導体装置は、上記第1〜第12の特徴のΔΣ型AD変換器を備えることを特徴とする。

0042

上記特徴の本発明によれば、半導体装置のΔΣ型AD変換器において、上記第1〜第12の特徴のΔΣ型AD変換器の作用効果を奏することができ、フィルタ回路の積分回路における出力信号の特性劣化の度合いに応じて、適切に設定することができ、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型AD変換器を備える半導体装置を提供することができる。

発明を実施するための最良の形態

0043

以下、本発明に係るΔΣ型AD変換器及び半導体装置の実施形態を図面に基づいて説明する。

0044

〈第1実施形態〉
本発明に係るΔΣ型AD変換器の第1実施形態について、図1図19を基に説明する。尚、本実施形態のΔΣ型AD変換器は、本発明に係る半導体装置に搭載されるオーディオ用AD変換器や無線レシーバ用AD変換器を想定して説明する。

0045

先ず、本発明に係るΔΣ型AD変換器の構成について図1を基に説明する。尚、本実施形態では、ΔΣ型AD変換器1Aとして、動作周波数100MS/s、4次4ビット構成のΔΣ型AD変換器を例に説明する。ΔΣ型AD変換器1Aは、図1に示すように、入力信号INとフィードバック信号の差分を算出する第1演算回路11、第1演算回路11からの出力信号を積分するフィルタ回路20、フィルタ回路20からの出力信号を量子化する第1量子化回路41、及び、第1量子化回路41の出力信号OUTをアナログ変換して生成したフィードバック信号を第1演算回路11に出力するDA変換回路(DAC)50を備えて構成される。また、本実施形態のΔΣ型AD変換器1Aは、4次4ビット構成であるため、フィルタ回路20と第1量子化回路41の間に、フィルタ回路20からの複数の出力信号を加算して第1量子化回路41に出力する加算回路30を備えている。

0046

本実施形態のΔΣ型AD変換器1Aは、更に、第1量子化回路41の出力信号OUTに基づいて、制御信号を生成するデジタル処理部60、及び、フィルタ回路20と第1量子化回路41の間に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路20の出力信号を増幅し、第1量子化回路41に出力する1または複数の可変ゲイン回路70を備えている。

0047

フィルタ回路20は、図1に示すように、4つの積分回路21〜24を備えて構成されており、積分回路21〜24夫々の出力信号を、後段の加算回路30に出力するように構成されている。ここで、図2は、積分回路21〜24の一構成例を示す概略回路図である。積分回路21〜24は、図2に示すように、一方端にスイッチφ11及びφ21の切り替えにより信号Vinまたは接地電圧が入力され、他方端にスイッチφ12及びφ22の切り替えによりオペアンプ反転入力端子または接地電圧が接続される容量Cin、一方端がオペアンプの反転入力端子に、他方端がオペアンプの出力端子に接続された容量Cfb、非反転入力端子が接地電圧に接続されているオペアンプを備えて構成されている。この積分回路21〜24は、スイッチφ11及びφ22をオンに、スイッチφ12及びφ21をオフに制御することにより、信号Vinを容量Cinによりサンプリングする。続いて、積分回路21〜24は、スイッチφ11及びφ22をオフに、スイッチφ12及びφ21をオンに制御することにより、容量Cinに蓄えられた電荷を容量Cfbに転送する。積分回路21〜24は、これらの動作を繰り返し実施することにより、信号Vinを積分する。

0048

デジタル処理部60は、第1量子化回路41の出力信号OUTに基づいて、制御信号を生成する。本実施形態のデジタル処理部60は、出力信号OUTに基づいて頻度情報を取得し、取得した頻度情報に基づいてノイズ伝達特性を評価して制御信号を生成する。より具体的には、本実施形態では、ノイズ伝達特性の評価は、出力信号OUTから入力信号INの成分を差し引いたノイズ成分における標準偏差を求めて行なう。また、可変ゲイン回路70のゲインの決定は、該標準偏差とΔΣ型AD変換器1Aの安定性とゲインの値の関係を求めて行なう。

0049

以下、可変ゲイン回路70のゲインの値の決定方法の一例について図3図10を基に説明する。本実施形態のデジタル処理部60は、第1量子化回路41の出力信号OUTを直接利用してゲインを設定するため、ゲインの設定時、出力信号OUTから入力信号INの影響を無くすために、入力信号INをゼロにする。

0050

先ず、ΔΣ型AD変換器1Aの安定性に対するゲインの値の関係について説明する。図3は、本発明に係るΔΣ型AD変換器1Aの基本構成を備えるΔΣ型AD変換器100Aの概略構成を示す概略ブロック図である。より詳細には、図3に示すように、ΔΣ型AD変換器100Aは、入力信号INとフィードバック信号の差分を算出する第1演算回路101、第1演算回路101からの出力信号を積分する積分回路121〜124を備えたフィルタ回路120、フィルタ回路120からの複数の出力信号を加算する加算回路130、加算回路130からの出力信号を量子化する第1量子化回路140、及び、第1量子化回路140の出力信号OUTをアナログ変換して生成したフィードバック信号を第1演算回路101に出力するDA変換回路(DAC)150を備えて構成されている。

0051

ここで、図4は、ΔΣ型AD変換器100Aにおいて、入力信号INに対し積分回路121〜124を構成するオペアンプの帯域が十分に確保されている場合の入力信号INの周波数に対する出力信号OUTの強度を示している。図4から分かるように、入力信号INに対しオペアンプの帯域が十分に確保されている場合のΔΣ型AD変換器100Aの出力信号OUTは、出力レベルが低域でほぼ一定、5MH付近より高域で大きくなるハイパス特性を示し、ノイズシェーピングされている。これに対し、図5は、ΔΣ型AD変換器100Aにおいて、積分回路121を構成するオペアンプの帯域が不足している場合の入力信号INの周波数に対する出力信号OUTの強度を示している。尚、図5におけるオペアンプのユニティゲイン周波数は80MHzである。図5から分かるように、ΔΣ型AD変換器100Aの出力信号OUTの出力レベルは、12.5MHz付近から高域で、複数のピークを持つ波形となっており、発振している。これは、オペアンプの帯域不足によるセトリング特性劣化の影響でノイズ伝達関数が変化するためである。

0052

図6は、図3に示すΔΣ型AD変換器100Aに可変ゲイン回路170を追加したΔΣ型AD変換器100Bの概略構成を示す概略ブロック図であり、本発明に係るΔΣ型AD変換器1Aの要部を示している。可変ゲイン回路170は、本発明に係るΔΣ型AD変換器1Aの可変ゲイン回路70と同じ構成であり、加算回路130と第1量子化回路140の間に配置されている。ここでの量子化回路140は、図示しないが、15個のコンパレータから構成されており、15ビットサーモメータコード、ここでは、1〜16までの値の何れかを出力するように構成されている。尚、ΔΣ型AD変換器100Bは、図3に示すΔΣ型AD変換器100Aに対し、可変ゲイン回路170を設けたことにより、帯域不足による信号の減衰を補償することが可能となっている。

0053

ここで、図7は、ΔΣ型AD変換器100Bにおいて、可変ゲイン回路170のゲインを1.8に設定したときの入力信号INの周波数に対する出力信号OUTの強度を示している。尚、図7におけるオペアンプのユニティゲイン周波数は、80MHz(図3に示すΔΣ型AD変換器100Aではオペアンプの帯域が不足している状態)である。図7から分かるように、ΔΣ型AD変換器100Bは、オペアンプの帯域が不足しているにもかかわらず、図5のような発振しているスペクトルでなく、図4のようなハイパス特性を示している。これによって、可変ゲイン回路170のゲインを1.8に設定することで、オペアンプの帯域不足の影響を補正できることが確認できた。また、図8は、ΔΣ型AD変換器100Bにおいて、可変ゲイン回路170のゲインを3に設定したときの入力信号INの周波数に対する出力信号OUTの強度を示している。尚、図8におけるオペアンプのユニティゲイン周波数は、80MHz(図3に示すΔΣ型AD変換器100Aではオペアンプの帯域が不足している状態)である。図8から分かるように、可変ゲイン回路170のゲインを3に設定したときのΔΣ型AD変換器100Bの出力信号OUTは、ノイズシェーピングされているが、50MHz付近より高域では、ピークを持つ波形となっており、安定性が劣化している。即ち、図6に示すΔΣ型AD変換器100Bでは、可変ゲイン回路170のゲインを過度に大きくすると(信号の減衰を過度に補償すると)、逆に、性能が劣化する場合があることが分かる。

0054

図9は、図1に示すΔΣ型AD変換器1Aの可変ゲイン回路70において、ゲインの値と、出力信号OUTの値と、出力信号OUTの頻度情報(正規化した標準偏差の値)の関係を示している。図9を参照すると、ゲインの値が1.2未満である領域と2.8以上の領域で、出力信号OUTが最小値1または最大値16の値をとる頻度が高くなっている。また、ゲインの値が1.2以上2.8未満に設定されている場合は、最小値1または最大値16の値をとることなく、中間の値をとっている。

0055

ところで、上述したように、ΔΣ型AD変換器1Aが不安定なときは、入力信号INの周波数に対する出力信号OUTの強度(ノイズ伝達関数)のグラフにピークが現れる。このとき、出力信号OUTの振幅は大きく、出力信号OUTの最小値及び最大値付近出現頻度が相対的に高くなっており、出力信号OUTの標準偏差の値は大きくなる。これに対し、ΔΣ型AD変換器1Aが比較的安定しているときは、ノイズ伝達関数のグラフにピークが現れない。このとき、出力信号OUTの振幅は小さく、出力信号OUTの最小値及び最大値付近の出現頻度が相対的に低く中間付近の出現頻度が高くなっており、出力信号OUTの標準偏差の値は小さくなる。これによって、標準偏差の値が大きい場合は、ΔΣ型AD変換器1Aが不安定であると判定でき、標準偏差の値が小さい場合は、ΔΣ型AD変換器1Aが比較的安定していると判定できる。

0056

図10は、図9におけるゲインの値に対する出力信号OUTの信号帯域内のノイズの値、及び、ゲインの値に対する標準偏差の値を示している。図10から分かるように、可変ゲイン回路70のゲインが1.2未満の値に設定されているときは、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が小さいため、信号減衰を十分に補償できず、ΔΣ型AD変換器1Aが不安定であることを示している。また、可変ゲイン回路70のゲインが2.8以上の値に設定されているときにも、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が過度に大きく設定されたために、逆に、ΔΣ型AD変換器1Aが不安定となっていることを示している。従って、図1に示すΔΣ型AD変換器1Aの場合は、安定動作のために、可変ゲイン回路70のゲインを1.2以上2.8未満の値に設定する必要がある。

0057

上より図1に示す本発明に係るΔΣ型AD変換器1Aのデジタル処理部60は、本実施形態では、オペアンプのユニティゲイン周波数等の条件に応じて決まるゲインと出力信号OUTの標準偏差の関係に基づいて、可変ゲイン回路70のゲインを、ΔΣ型AD変換器1Aが安定動作する値、即ち、標準偏差の値が最も小さくなる場合の値に近づくように決定するように構成する。

0058

〈第2実施形態〉
本発明に係るΔΣ型AD変換器の第2実施形態について、図11を基に説明する。本実施形態では、上記第1実施形態とは、第1量子化回路41に入力される信号の構成が異なる場合について説明する。

0059

ΔΣ型AD変換器1Bは、図11に示すように、図1に示すΔΣ型AD変換器1Aの構成に加え、可変ゲイン回路70と第1量子化回路41の間に、入力信号INと可変ゲイン回路70の出力信号を加算する第3演算回路13を備えて構成されている。

0060

尚、本実施形態のΔΣ型AD変換器1Bの場合、フィルタ回路20及び可変ゲイン回路70においてノイズ成分を扱うように構成することができるので、可変ゲイン回路70のゲインを変更しても信号伝達関数が変化しない。

0061

〈第3実施形態〉
本発明に係るΔΣ型AD変換器の第3実施形態について、図12図14を基に説明する。本実施形態では、上記第1及び第2実施形態とは、デジタル処理部60に入力される信号の構成が異なる場合について説明する。

0062

ΔΣ型AD変換器1Cは、図12に示すように、図1に示すΔΣ型AD変換器1Aの構成に加え、入力信号INを量子化する第2量子化回路42と、第1量子化回路41の出力信号OUTと第2量子化回路42の出力信号の差を算出する第2演算回路12と、を備えて構成されている。

0063

本実施形態のデジタル処理部60は、第2演算回路12からの出力信号に基づいて、制御信号を生成するように構成されている。尚、本実施形態において、第2演算回路12からの出力信号は、出力信号OUTから入力信号INの成分を取り除いたものであるため、デジタル処理部60は、標準偏差の算出に当たって、入力信号INをゼロにする必要はない。

0064

以下、本実施形態のデジタル処理部60における可変ゲイン回路70のゲインの値の決定方法の一例について図13及び図14を基に説明する。

0065

ここで、図13は、ΔΣ型AD変換器1Cに、フルスケールに対して0.9の振幅を持つ正弦波を入力信号INとして与えた場合における可変ゲイン回路70のゲインの値と、第2演算回路12の出力信号の値と、頻度情報(正規化した標準偏差の値)の関係を示している。尚、本実施形態の積分回路21を構成するオペアンプのユニティゲイン周波数は、第1及び第2実施形態と同様に、80MHzである。

0066

尚、ΔΣ型AD変換器1Cの出力信号OUTは、正常動作時、入力信号INとノイズ成分の和となり、第2演算回路12の出力信号は、出力信号OUTから入力信号INの成分がキャンセルされたノイズ成分となる。これに対し、非正常動作時のΔΣ型AD変換器1Cの出力信号OUTは、正常動作時の出力信号OUTから入力信号INの成分が一部キャンセルされずに残っている状態となり、入力信号INが示す値とは異なる値をとる。このときの第2演算回路12の出力信号は、キャンセルされずに残る入力信号INの一部成分により、一般に、振幅が大きくなる。このため、非正常動作時の第2演算回路12の出力信号の値は広い範囲に分布し、標準偏差の値が大きくなる。具体的には、ΔΣ型AD変換器1Cにおいて、図13を参照すると、ゲインの値が1.4未満である領域と2.7以上の領域で、第2演算回路12の出力信号の値が広い範囲に分布している。また、ゲインの値が1.4以上2.7未満に設定されている場合は、第2演算回路12の出力信号の値は、広い範囲ではなく、概ね中間値付近に分布しており、標準偏差の値は小さくなっている。これによって、標準偏差の値が大きい場合は、ΔΣ型AD変換器1Cが不安定であると判定でき、標準偏差の値が小さい場合は、ΔΣ型AD変換器1Cが比較的安定していると判定できる。

0067

図14は、図13におけるゲインの値に対する第2演算回路12の出力信号の信号帯域内のノイズの値、及び、ゲインの値に対する標準偏差の値を示している。図14から分かるように、可変ゲイン回路70のゲインが1.4未満の値に設定されているときは、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が小さいため、フィルタ回路20等における信号減衰を十分に補償できず、ΔΣ型AD変換器1Cが不安定であることを示している。また、可変ゲイン回路70のゲインが2.7以上の値に設定されているときにも、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が過度に大きく設定されたために、逆に、ΔΣ型AD変換器1Cが不安定となっていることを示している。従って、図13及び図14の場合には、図12に示すΔΣ型AD変換器1Cにおいて、安定動作のために、可変ゲイン回路70のゲインを1.4以上2.7未満の値に設定する。

0068

〈第4実施形態〉
本発明に係るΔΣ型AD変換器の第4実施形態について、図15を基に説明する。本実施形態では、上記第1〜第3実施形態とは、デジタル処理部60に入力される信号の構成が異なる場合について説明する。

0069

ΔΣ型AD変換器1Dは、図15に示すように、図1に示すΔΣ型AD変換器1Aと同様に、入力信号INとフィードバック信号の差分を算出する第1演算回路11、第1演算回路11からの出力信号を積分するフィルタ回路20、フィルタ回路20からの出力信号を量子化する第1量子化回路41、及び、第1量子化回路41の出力信号OUTをアナログ変換して生成したフィードバック信号を第1演算回路11に出力するDA変換回路(DAC)50を備えて構成される。また、本実施形態のΔΣ型AD変換器1Dは、図1に示すΔΣ型AD変換器1Aと同様に、4次4ビット構成であり、フィルタ回路20と第1量子化回路41の間に、フィルタ回路20からの複数の出力信号を加算して第1量子化回路41に出力する加算回路30を備えている。

0070

更に、本実施形態のΔΣ型AD変換器1Dは、量子化された信号から制御信号を生成するデジタル処理部60、加算回路30の後段(フィルタ回路20と第1量子化回路41の間)に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路20の出力信号を増幅する1または複数の可変ゲイン回路70、可変ゲイン回路70の出力信号を量子化する第3量子化回路43、及び、可変ゲイン回路70と第1量子化回路41の間に設けられ、入力信号INと可変ゲイン回路70の出力信号を加算し、第1量子化回路41に出力する第3演算回路13を備えている。

0071

本実施形態のデジタル処理部60は、第3量子化回路43からの出力信号に基づいて、制御信号を生成するように構成されている。尚、本実施形態において、第3量子化回路43からの出力信号は、出力信号OUTの基となる量子化前のアナログ信号から入力信号INの成分を取り除いたものであるため、デジタル処理部60は、標準偏差の算出に当たって、入力信号INをゼロにする必要はない。

0072

〈第5実施形態〉
本発明に係るΔΣ型AD変換器の第5実施形態について、図16を基に説明する。本実施形態では、上記第1実施形態とは、加算回路30及び可変ゲイン回路70の構成が異なる場合について説明する。より詳しくは、本実施形態の可変ゲイン回路70は、加算回路30の機能を備えて構成されている。

0073

先ず、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の構成について、図1及び図16を基に説明する。ここで、図16は、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の構成と、加算回路30及び可変ゲイン回路70の第1量子化回路41及びデジタル処理部60に対する接続構成を示している。図16に示すように、本実施形態では、本実施形態の可変ゲイン回路70は、加算回路30の機能を備えて構成されており、可変ゲイン回路70は、積分回路21〜24夫々に対応して設けられた可変容量C1〜C4と、可変容量C1〜C4夫々に対し、可変容量C1〜C4夫々の入力端に、積分回路21〜24の出力端と接地電位の間で接続を切り替える第1スイッチ群(スイッチφ11、φ13、φ21、φ23、φ31、φ33、φ41、φ43)と、可変容量C1〜C4の出力端に、第1量子化回路41の入力端と接地電位の間で接続を切り替える第2スイッチ群(スイッチφ12、φ14、φ22、φ24、φ32、φ34、φ42、φ44)と、を備えて構成される。

0074

次に、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の動作について簡単に説明する。ここでは、加算回路30及び可変ゲイン回路70のスイッチ動作により、電荷蓄積動作と、電荷転送動作が繰り返し実行される。具体的には、例えば、スイッチφ11、φ14、φ21、φ24、φ31、φ34、φ41、φ44がオンに、スイッチφ12、φ13、φ22、φ23、φ32、φ33、φ42、φ43がオフになると、入力信号Vin1〜Vin4に応じた電荷が可変容量C1〜C4に蓄積される(電荷蓄積動作)。その後、スイッチφ11、φ14、φ21、φ24、φ31、φ34、φ41、φ44がオフに、スイッチφ12、φ13、φ22、φ23、φ32、φ33、φ42、φ43がオンになると、可変容量C1〜C4に蓄積された電荷Q1〜Q4が第1量子化回路41に送られる(電荷転送動作)。このときの第1量子化回路41の入力信号Vcompは、数5で表される。

0075

[数5]
Vcomp=(Q1×Vin1+Q2Vin2+Q3Vin3+Q4Vin4)
/(Q1+Q2+Q3+Q4)

0076

可変容量C1〜C4の容量Q1〜Q4の値を、デジタル処理部60で設定されたゲインに応じた値に設定することにより、可変ゲイン回路70を実現することができる。

0077

〈第6実施形態〉
本発明に係るΔΣ型AD変換器の第6実施形態について、図17を基に説明する。本実施形態では、上記第5実施形態とは、加算回路30及び可変ゲイン回路70の構成が異なる場合について説明する。

0078

先ず、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の構成について、図1及び図17を基に説明する。ここで、図17は、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の構成と、加算回路30及び可変ゲイン回路70の第1量子化回路41及びデジタル処理部60に対する接続構成を示している。図17に示すように、本実施形態の可変ゲイン回路70は、上記第5実施形態の可変ゲイン回路70及び加算回路30の各構成に加え、第2スイッチ群と第1量子化回路41の間に設けられたアンプ回路80と、アンプ回路80の入力端と出力端を接続する可変容量Cfbを備えて構成されている。

0079

次に、本実施形態のΔΣ型AD変換器における加算回路30及び可変ゲイン回路70の動作について簡単に説明する。本実施形態では、上記第5実施形態と同様に、加算回路30及び可変ゲイン回路70のスイッチ動作により、電荷蓄積動作と、電荷転送動作が繰り返し実行される。具体的には、スイッチφ11、φ14、φ21、φ24、φ31、φ34、φ41、φ44がオンに、スイッチφ12、φ13、φ22、φ23、φ32、φ33、φ42、φ43がオフになると、入力信号Vin1〜Vin4に応じた電荷が可変容量C1〜C4に蓄積され、可変容量Cfbの電荷が接地電位に放出される(電荷蓄積動作)。その後、スイッチφ11、φ14、φ21、φ24、φ31、φ34、φ41、φ44がオフに、スイッチφ12、φ13、φ22、φ23、φ32、φ33、φ42、φ43がオンになると、可変容量C1〜C4に蓄積された電荷Q1〜Q4が可変容量Cfbに蓄積され、これによって、Vcompが第1量子化回路41に送られる(電荷転送動作)。このときの第1量子化回路41の入力信号Vcompは、数6で表される。

0080

[数6]
Vcomp=Q1×Vin1+Q2Vin2+Q3Vin3+Q4Vin4

0081

可変容量C1〜C4の容量Q1〜Q4の値を、デジタル処理部60で設定されたゲインに応じた値に設定することにより、可変ゲイン回路70を実現することができる。

0082

〈第7実施形態〉
本発明に係るΔΣ型AD変換器の第7実施形態について、図18を基に説明する。尚、上記第1〜第6実施形態では、可変ゲイン回路70を用いてフィルタ回路20の出力信号を補償する場合について説明したが、本実施形態では、閾値電圧設定回路により第1量子化回路41において量子化する信号を評価するための閾値電圧を変更することによりフィルタ回路20の出力信号を補償する場合について説明する。

0083

本実施形態のΔΣ型AD変換器は、図1に示すΔΣ型AD変換器1Aの可変ゲイン回路70に代えて閾値電圧設定回路を備えており、本実施形態の第1量子化回路41は、量子化する信号を評価するための閾値電圧を入力するように構成されている。

0084

閾値電圧設定回路は、フィルタ回路20と第1量子化回路41の間に設けられ、デジタル処理部60からの制御信号に基づいて、第1量子化回路41において量子化する信号を評価するための閾値電圧を設定するように構成されている。より詳細には、図18に示すように、閾値電圧設定回路90は、閾値電圧Vthを受ける可変容量Cth、加算回路30からの出力電圧入力電圧Vinとして受け付ける可変容量Cin、及び、可変容量Cth及び可変容量Cinの電荷を第1量子化回路41に転送するための複数のスイッチを備えている。

0085

閾値電圧設定回路90は、デジタル処理部60からの制御信号に応じて、可変容量Cthの容量を変更することで、実質的に、第1量子化回路41において量子化する信号を評価するための閾値電圧を直接的に変更するのと同じ効果を得る。この場合には、直接的に増幅することなくフィルタ回路20(加算回路30)からの出力信号を補償することが可能になる。この場合には、フィルタ回路20(加算回路30)からの出力信号を増幅するための可変容量等の回路が必要なくなる。尚、本実施形態では、閾値電圧設定回路90において、可変容量Cth及び可変容量Cinの2つを備える構成について説明したが、何れか一方が固定容量であっても良い。

0086

〈第8実施形態〉
本発明に係るΔΣ型AD変換器の第8実施形態について、図1及び図19を基に説明する。本実施形態では、上記第1実施形態とは、フィルタ回路20及び可変ゲイン回路70の構成が異なる場合について説明する。

0087

本実施形態の可変ゲイン回路70は、フィルタ回路20と一体化して設けられており、図2に示すフィルタ回路20の各積分回路21〜24夫々に対して設けられた容量Cfbを可変容量Cfb’に、容量Cinを可変容量Cin’に置き換えることによって実現される。可変容量Cfb’及び可変容量Cin’の容量を、制御信号に応じて適宜変更することで、フィルタ回路20において出力信号を補償することが可能になる。

0088

〈別実施形態〉
〈1〉上記第3実施形態において、第2量子化回路42の動作周波数は、第1量子化回路41の動作周波数と異なる値に設定されていても良い。この場合には、例えば、第2量子化回路42の動作周波数を第1量子化回路41の動作周波数より低く設定することで、ΔΣ型AD変換器1全体で消費電力の低減を図ることができる。

0089

同様に、上記第4実施形態において、第3量子化回路43の動作周波数は、第1量子化回路41の動作周波数と異なる値に設定されていても良い。この場合には、例えば、第3量子化回路43の動作周波数を第1量子化回路41の動作周波数より低く設定することで、ΔΣ型AD変換器1全体で消費電力の低減を図ることができる。

0090

また、上記第3及び第4実施形態において、第2量子化回路42及び第3量子化回路43は常時動作させる必要はなく、可変ゲイン回路70のゲインを算出する時間のみ動作させるように構成しても良い。この場合には、消費電力の低減を図ることができる。

0091

〈2〉上記第1〜第8実施形態では、ΔΣ型AD変換器が4次4ビットの場合を例に説明したが、これに限るものではなく、本発明は、任意の次数ビット数を持つΔΣ型AD変換器に適用可能である。

0092

〈3〉上記第1〜第8実施形態では、デジタル処理部60において、頻度情報として標準偏差を用いた場合について説明したが、これに限るものではなく、分散を用いても良いし、他の指標であっても良い。頻度情報は、積分回路21〜24を構成するオペアンプのユニティゲイン周波数等、回路構成やその他の条件に応じて、ゲインを適切に設定できる指標であれば良い。

0093

〈4〉上記第5及び第6実施形態では、フィルタ回路20からの全ての出力信号に対応して可変容量、第1スイッチ群及び第2スイッチ群を設けたが、フィルタ回路20からの出力信号の一部に対してのみ可変容量、第1スイッチ群及び第2スイッチ群を設け、それ以外の出力信号に対しては、固定容量、第1スイッチ群及び第2スイッチ群を設けて構成しても良い。

0094

〈5〉上記第1〜第8実施形態では、フィルタ回路20を構成する積分回路21〜24を、シングルエンド増幅回路を用いて構成したが、これに限るものではなく、差動増幅回路で構成しても良い。

図面の簡単な説明

0095

本発明に係るΔΣ型AD変換器の第1実施形態における概略構成を示す概略ブロック図
本発明に係るΔΣ型AD変換器の積分回路の一構成例を示す概略回路図
本発明に係るΔΣ型AD変換器の基本構成を備えるΔΣ型AD変換器の概略構成を示す概略ブロック図
図3に示すΔΣ型AD変換器において、入力信号に対し積分回路を構成するオペアンプの帯域が十分に確保されている場合の入力信号の周波数に対する出力信号の強度を示すグラフ
図3に示すΔΣ型AD変換器において、入力信号に対し積分回路を構成するオペアンプの帯域が不足している場合の入力信号の周波数に対する出力信号の強度を示すグラフ
本発明に係るΔΣ型AD変換器の要部の概略構成を示す概略ブロック図
図6に示すΔΣ型AD変換器において、可変ゲイン回路のゲインが1.8であるときの入力信号の周波数に対する出力信号の強度を示すグラフ
図6に示すΔΣ型AD変換器において、可変ゲイン回路のゲインが3であるときの入力信号の周波数に対する出力信号の強度を示すグラフ
図6に示すΔΣ型AD変換器において、可変ゲイン回路のゲインの値及び出力信号の値に対する頻度情報を示すグラフ
図6に示すΔΣ型AD変換器において、可変ゲイン回路のゲインの値に対するノイズ及び標準偏差を示すグラフ
本発明に係るΔΣ型AD変換器の第2実施形態における概略構成を示す概略ブロック図
本発明に係るΔΣ型AD変換器の第3実施形態における概略構成を示す概略ブロック図
図12に示すΔΣ型AD変換器において、可変ゲイン回路のゲインの値と出力信号の値と頻度情報の関係を示すグラフ
図12に示すΔΣ型AD変換器において、可変ゲイン回路のゲインの値に対するノイズ及び標準偏差を示すグラフ
本発明に係るΔΣ型AD変換器の第4実施形態における概略構成を示す概略ブロック図
本発明に係るΔΣ型AD変換器の第5実施形態における加算回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
本発明に係るΔΣ型AD変換器の第6実施形態における加算回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
本発明に係るΔΣ型AD変換器の第7実施形態における可変ゲイン回路及び第1量子化回路の部分構成の概略を示す概略ブロック図
本発明に係るΔΣ型AD変換器の第8実施形態におけるフィルタ回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
従来技術に係るΔΣ型AD変換器の概略構成を示すブロック図
従来技術に係るΔΣ型AD変換器の概略構成を示すブロック図

符号の説明

0096

1A 本発明に係るΔΣ型AD変換器
1B 本発明に係るΔΣ型AD変換器
1C 本発明に係るΔΣ型AD変換器
1D 本発明に係るΔΣ型AD変換器
11 第1演算回路
20フィルタ回路
21積分回路
22 積分回路
23 積分回路
24 積分回路
30加算回路
41 第1量子化回路
42 第2量子化回路
43 第3量子化回路
50DA変換回路(DAC)
60デジタル処理部
70可変ゲイン回路
90閾値電圧設定回路
100A ΔΣ型AD変換器
100B ΔΣ型AD変換器
101 第1演算回路
120 フィルタ回路
121 積分回路
122 積分回路
123 積分回路
124 積分回路
130 加算回路
140 第1量子化回路
150 DA変換回路(DAC)
170 可変ゲイン回路
1100 従来技術に係るΔΣ型AD変換器
1110 第1演算回路
1120 フィルタ回路
1130 量子化回路
1140 DA変換回路(DAC)
1200 従来技術に係るΔΣ型AD変換器
1210 第1演算回路
1220 フィルタ回路
1221 積分回路
1222 積分回路
1223 積分回路
1224 積分回路
1230 量子化回路
1240 DA変換回路(DAC)
1250 演算回路
φ スイッチ
Cin 容量
Cfb 容量

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