図面 (/)

技術 メモリ試験装置

出願人 横河電機株式会社
発明者 河原崎太
出願日 2007年1月12日 (13年1ヶ月経過) 出願番号 2007-004394
公開日 2008年7月24日 (11年6ヶ月経過) 公開番号 2008-171504
状態 特許登録済
技術分野 電子回路の試験 半導体メモリの信頼性技術
主要キーワード 最大サイクル 最高動作速度 シーケンス制御命令 シーケンス制御回路 制御ピン 各選択回路 インストラクションメモリ 選択制御回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2008年7月24日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (5)

課題

コストの上昇を抑えつつ高速メモリ試験を行うことができるメモリ試験装置を提供する。

解決手段

メモリ試験装置1は、被試験メモリ40の試験に用いるアドレス、データ等の試験パターンを発生する試験パターン発生部(11〜15)と、被試験メモリ40のピン毎に複数設けられ、試験パターンのビットを所定の規則に従ってそれぞれ選択するピン出力選択回路31a〜31kと、選択されるビットの有効数であるサイクル数を予め記憶するサイクル数メモリ19と、選択されたビットを一時的に記憶するFIFOメモリ33と、FIFOメモリ33に記憶されたビットを、所定の規則に従って順次選択することにより試験パターンをパケット化する選択回路34と、サイクル数メモリ19に記憶されたサイクル数に応じて試験パターン発生部等を制御するクロックイネーブル制御回路23とを備える。

概要

背景

近年、データの転送速度の向上等を図るため、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリが開発されている。このメモリの代表的なものの1つとして、例えばDirect RDRAM(Direct Rambus Dynamic Random Access Memory)(RDRAMは米国ラムバス社の登録商標)が挙げられる。このDirect RDRAMは、バス幅が8ビットと狭いが動作周波数が800MHz程度と高く、1.6Gbps程度の最大転送速度を実現している。このようなメモリの登場により、その試験を可能とするメモリ試験装置も開発されている。

図3は、従来のメモリ試験装置の要部構成を示すブロック図である。図3に示す通り、従来のメモリ試験装置100は、シーケンス制御回路101、インストラクションメモリ102、アドレス発生回路103、データ発生回路104、制御信号発生回路105、選択部106a〜106n、波形整形回路107、及び期待値判定回路108を備えており、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ120の試験を行う。

シーケンス制御回路101は、ユーザにより作成された試験プログラム記述されたシーケンス制御命令に従って、被試験メモリ120の試験に用いる試験パターンの発生シーケンスを制御するプログラムカウンタ信号PC10を出力する。インストラクションメモリ102は、試験プログラムに記述されたパターン発生命令等の各種命令を記憶するメモリであり、シーケンス制御回路101からプログラムカウンタ信号PC10が出力された場合には、そのプログラムカウンタ信号PC10で指定されるアドレスに記憶されている命令読み出して出力する。

尚、インストラクションメモリ102に記憶される命令には、アドレスパターン生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令がある。ここで、アドレスパターン発生命令は被試験メモリ120の試験に用いるアドレスパターンを発生させる命令であり、データパターン発生命令は被試験メモリ120の試験に用いるデータパターンを発生させる命令である。これらの命令は、パターン発生命令の一種である。

また、制御信号発生命令は、被試験メモリ120の試験に用いる各種制御信号(チップ選択信号ライト制御信号リード制御信号等)を発生させる命令である。ピン選択命令は、被試験メモリ120が備える複数のピン(アドレスピンデータピン、及び制御ピン)の中から所定のピンを選択させる命令である。インストラクションメモリ102から読み出されたアドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令は、アドレスパターン発生命令信号PG11、データパターン発生命令信号PG12、制御信号発生命令信号PG13、及びピン選択命令信号PG14としてそれぞれ出力される。

アドレス発生回路103は、インストラクションメモリ102から出力されるアドレスパターン発生命令信号PG11に従って所定の演算を行って被試験メモリ120に与えるアドレス信号A11を出力する。尚、このアドレス信号A11は、例えば48ビットの信号である。データ発生回路104は、インストラクションメモリ102から出力されるデータパターン発生命令信号PG12に従って所定の演算を行って被試験メモリ120に与えるデータ信号D11を出力する。尚、このデータ信号D11は、例えば32ビットの信号である。制御信号発生回路105は、インストラクションメモリ102から出力される制御信号発生命令信号PG13に従って被試験メモリ120に与える制御信号C11を出力する。

選択部106a〜106nは、被試験メモリ120が備える複数のピン毎に設けられており、アドレス信号A11の1ビット、データ信号D11の1ビット、制御信号C11の1ビット、並びに固定の論理レベルであるH(ハイレベル信号及びL(ロー)レベル信号の中から1つをリアルタイムに選択して、被試験メモリ120に与える試験信号をパケット化するものである。尚、選択部106a〜106nが選択する信号(ビット)は、予め固定されておらず、被試験メモリ120の試験中に選択部106a〜106n毎に動的に変化する。

この選択部106a〜106nは、ピン出力選択回路111及びピン出力選択メモリ112を備えている。ピン出力選択回路111は、上記のアドレス信号A11、データ信号D11、及び制御信号C11を入力としており、ピン出力選択メモリ112に記憶された選択信号に基づいて、これらの信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルを選択して出力する。ピン出力選択メモリ112は、ピン出力選択回路111で選択させるビットを指定する選択信号を予め記憶するメモリであり、インストラクションメモリ102から出力されるピン選択命令信号PG14で指定されるアドレスに記憶されている選択信号を読み出してピン出力選択回路111に出力する。

波形整形回路107は、選択部106a〜106nが備える各ピン出力選択回路111から出力されるパケット化された試験信号を、試験プログラムによって指定されたタイミングで波形整形して被試験メモリ120に印加する回路である。期待値判定回路108は、選択部106a〜106nが備える各ピン出力選択回路111から出力されるパケット化された試験信号を期待値として用い、この期待値と被試験メモリ120から出力される信号を比較してパスフェイルを判定する回路である。

次に、図3に示すメモリ試験装置100の動作について説明する。図4は、従来のメモリ試験装置100で生成される試験信号の一例を示すタイミングチャートである。試験が開始されると、試験プログラムに記述されたパターン発生命令等の各種命令がインストラクションメモリ102に記憶されるとともに、選択信号がピン出力選択メモリ112に記憶される。以上の処理が終了すると、シーケンス制御回路101は、図4に示す基準クロックCLKに同期して試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号PC10を出力する。

インストラクションメモリ102は基準クロックCLKに同期してプログラムカウンタ信号PC10で示されるアドレスに記憶されている各種命令を読み出す。これにより、インストラクションメモリ102からは、アドレスパターン発生命令信号PG11、データパターン発生命令信号PG12、及び制御信号発生命令信号PG13が出力され、これらはアドレス発生回路103、データ発生回路104、及び制御信号発生回路105にそれぞれ入力される。また、インストラクションメモリ102からは上記の各種信号とともにピン選択命令信号PG14も出力され、これは選択部106a〜106nの各々に設けられたピン出力選択メモリ112に入力される。

アドレス発生回路103においては、インストラクションメモリ102からのアドレスパターン発生命令信号PG11に従って、図4に示すアドレス信号A11が生成される。また、データ発生回路104においては、データパターン発生命令信号PG12に従って図4に示すデータ信号D11が生成され、制御信号発生回路105においては、制御信号発生命令信号PG13に従って図4に示す制御信号C11が生成される。ここで、アドレス信号A11、データ信号D11、及び制御信号C11は、図4に示す通り、基準クロックCLKの複数周期(図4に示す例では8周期)に亘ってそれぞれ同じ値が維持される信号である。

生成されたアドレス信号A11、データ信号D11、及び制御信号C11は、選択部106a〜106nの各々に入力され、選択部106a〜106nの各々において、これらの信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルが選択される。このとき、選択部106a〜106nの各々に設けられたピン出力選択回路111は、ピン選択命令信号PG14で指定されるアドレス(ピン出力選択メモリ112のアドレス)に記憶されている選択信号に基づいて基準クロックCLK毎に信号(ビット)等を選択する。これにより、パケット化された試験信号が生成される。

被試験メモリ120がDirect RDRAMである場合には、図4に示す試験信号が生成される。図4において、「ROW」,「COL」は試験信号の一種であるアドレス信号の行アドレス及び列アドレスをそれぞれ示しており、「DQ」は試験信号の一種であるデータ信号を示している。尚、CFM(Clock From Master:データ受信用クロック)は被試験メモリ120のデータ受信用のクロックを示している。また、図中の「ACT」は行アドレスを指定して被試験メモリ120を活性化するコマンドパケットであることを示しており、図中の「RD」は列アドレスを指定してリードを実行するコマンドパケットであることを示している。また、図中の「PRE」はプリチャージを実行するコマンドパケットであることを示しており、図中の「Q」はデータパケットであることを示している。

ここで、図4に示す通り、行アドレス「ROW」は「ROW0」,「ROW1」,「ROW2」の3ビットからなり、「ACT」コマンドパケットはアドレス信号A11及び制御信号C11が混在したパケットである。いま、図4に示す通り、アドレス発生回路103で複数ビットの「Aa」なるアドレス信号A11が生成されたとし、制御信号発生回路105で複数ビットの「RBa」なる制御信号C11が生成されたとする。このアドレス信号A11及び制御信号C11が選択部106a〜106nによって選択されることにより、アドレス信号A11の第0〜第12ビット(「A0」〜「A12」)と、制御信号C11の第0〜第12ビット(「RB0」〜「RB12」)とが図示の通りに配列された「ACT」コマンドパケットが生成される。尚、他のコマンドパケットも同様にして生成される。

パケット化された試験信号は、波形整形回路107において試験プログラムによって指定されたタイミングで波形整形されて被試験メモリ120に印加される。このようにして、被試験メモリ120に対して試験信号が印加されて、データ信号の書き込み、読み出しが行われる。被試験メモリ120から読み出された信号は、期待値判定回路108において、期待値と比較されてパス・フェイルが判定される。

尚、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリの試験を行う従来のメモリ試験装置については、例えば以下の非特許文献1を参照されたい。
河原崎 太、“高速メモリ対応ALPGの開発”、ANDO技報 Vol.69、安電気株式会社、2000年4月20日、p.74−78

概要

コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供する。メモリ試験装置1は、被試験メモリ40の試験に用いるアドレス、データ等の試験パターンを発生する試験パターン発生部(11〜15)と、被試験メモリ40のピン毎に複数設けられ、試験パターンのビットを所定の規則に従ってそれぞれ選択するピン出力選択回路31a〜31kと、選択されるビットの有効数であるサイクル数を予め記憶するサイクル数メモリ19と、選択されたビットを一時的に記憶するFIFOメモリ33と、FIFOメモリ33に記憶されたビットを、所定の規則に従って順次選択することにより試験パターンをパケット化する選択回路34と、サイクル数メモリ19に記憶されたサイクル数に応じて試験パターン発生部等を制御するクロックイネーブル制御回路23とを備える。

目的

本発明は上記事情に鑑みてなされたものであり、コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供することをを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ試験を行うメモリ試験装置において、少なくとも前記被試験メモリをアクセスするための複数ビットからなるアドレスを、前記被試験メモリの試験に用いる試験パターンとして発生する試験パターン発生部と、前記被試験メモリのピン毎に複数設けられ、前記試験パターンのビットを所定の規則に従ってそれぞれ選択する出力選択部と、前記出力選択部で選択されるビットの有効数を予め記憶する第1記憶部と、前記選択部の各々で選択されたビットを一時的に記憶する第2記憶部と、前記第2記憶部に記憶されたビットを、所定の規則に従って前記第1記憶部に記憶された前記有効数だけ順次選択することにより前記試験パターンをパケット化する選択部と、前記第1記憶部に記憶された前記有効数に応じて、前記試験パターン発生部、前記出力選択部、及び前記第2記憶部の動作を制御する制御部とを備えることを特徴とするメモリ試験装置。

請求項2

前記試験パターン発生部は、前記被試験メモリをアクセスするためのアドレスを発生するアドレス発生回路と、前記被試験メモリに転送するデータを発生するデータ発生回路と、前記被試験メモリの動作を制御する制御信号を発生する制御信号発生回路とを備えることを特徴とする請求項1記載のメモリ試験装置。

請求項3

メモリ試験装置の動作を規定する基準クロックに同期して、前記第1記憶部に記憶された前記有効数を計数するカウンタと、前記カウンタの計数終了を検出する終了検出回路とを備えており、前記制御部は、前記終了検出回路で前記カウンタの計数終了が検出された場合に、前記試験パターン発生部、前記出力選択部、及び前記第2記憶部を動作させる制御を行うことを特徴とする請求項1又は請求項2記載のメモリ試験装置。

請求項4

前記カウンタの計数値に応じた選択信号を出力する選択制御回路を備えており、前記選択部は、前記選択制御回路から出力される前記選択信号に基づいて、前記第2記憶部に記憶されたビットの選択を行うことを特徴とする請求項3記載のメモリ試験装置。

請求項5

前記出力選択部の各々に対応して設けられ、前記出力選択部毎の選択規則を規定する選択信号を予め記憶する第3記憶部を備えることを特徴とする請求項1から請求項4の何れか一項に記載のメモリ試験装置。

技術分野

0001

本発明は、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ試験を行うメモリ試験装置に関する。

背景技術

0002

近年、データの転送速度の向上等を図るため、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリが開発されている。このメモリの代表的なものの1つとして、例えばDirect RDRAM(Direct Rambus Dynamic Random Access Memory)(RDRAMは米国ラムバス社の登録商標)が挙げられる。このDirect RDRAMは、バス幅が8ビットと狭いが動作周波数が800MHz程度と高く、1.6Gbps程度の最大転送速度を実現している。このようなメモリの登場により、その試験を可能とするメモリ試験装置も開発されている。

0003

図3は、従来のメモリ試験装置の要部構成を示すブロック図である。図3に示す通り、従来のメモリ試験装置100は、シーケンス制御回路101、インストラクションメモリ102、アドレス発生回路103、データ発生回路104、制御信号発生回路105、選択部106a〜106n、波形整形回路107、及び期待値判定回路108を備えており、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ120の試験を行う。

0004

シーケンス制御回路101は、ユーザにより作成された試験プログラム記述されたシーケンス制御命令に従って、被試験メモリ120の試験に用いる試験パターンの発生シーケンスを制御するプログラムカウンタ信号PC10を出力する。インストラクションメモリ102は、試験プログラムに記述されたパターン発生命令等の各種命令を記憶するメモリであり、シーケンス制御回路101からプログラムカウンタ信号PC10が出力された場合には、そのプログラムカウンタ信号PC10で指定されるアドレスに記憶されている命令読み出して出力する。

0005

尚、インストラクションメモリ102に記憶される命令には、アドレスパターン生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令がある。ここで、アドレスパターン発生命令は被試験メモリ120の試験に用いるアドレスパターンを発生させる命令であり、データパターン発生命令は被試験メモリ120の試験に用いるデータパターンを発生させる命令である。これらの命令は、パターン発生命令の一種である。

0006

また、制御信号発生命令は、被試験メモリ120の試験に用いる各種制御信号(チップ選択信号ライト制御信号リード制御信号等)を発生させる命令である。ピン選択命令は、被試験メモリ120が備える複数のピン(アドレスピンデータピン、及び制御ピン)の中から所定のピンを選択させる命令である。インストラクションメモリ102から読み出されたアドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令は、アドレスパターン発生命令信号PG11、データパターン発生命令信号PG12、制御信号発生命令信号PG13、及びピン選択命令信号PG14としてそれぞれ出力される。

0007

アドレス発生回路103は、インストラクションメモリ102から出力されるアドレスパターン発生命令信号PG11に従って所定の演算を行って被試験メモリ120に与えるアドレス信号A11を出力する。尚、このアドレス信号A11は、例えば48ビットの信号である。データ発生回路104は、インストラクションメモリ102から出力されるデータパターン発生命令信号PG12に従って所定の演算を行って被試験メモリ120に与えるデータ信号D11を出力する。尚、このデータ信号D11は、例えば32ビットの信号である。制御信号発生回路105は、インストラクションメモリ102から出力される制御信号発生命令信号PG13に従って被試験メモリ120に与える制御信号C11を出力する。

0008

選択部106a〜106nは、被試験メモリ120が備える複数のピン毎に設けられており、アドレス信号A11の1ビット、データ信号D11の1ビット、制御信号C11の1ビット、並びに固定の論理レベルであるH(ハイレベル信号及びL(ロー)レベル信号の中から1つをリアルタイムに選択して、被試験メモリ120に与える試験信号をパケット化するものである。尚、選択部106a〜106nが選択する信号(ビット)は、予め固定されておらず、被試験メモリ120の試験中に選択部106a〜106n毎に動的に変化する。

0009

この選択部106a〜106nは、ピン出力選択回路111及びピン出力選択メモリ112を備えている。ピン出力選択回路111は、上記のアドレス信号A11、データ信号D11、及び制御信号C11を入力としており、ピン出力選択メモリ112に記憶された選択信号に基づいて、これらの信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルを選択して出力する。ピン出力選択メモリ112は、ピン出力選択回路111で選択させるビットを指定する選択信号を予め記憶するメモリであり、インストラクションメモリ102から出力されるピン選択命令信号PG14で指定されるアドレスに記憶されている選択信号を読み出してピン出力選択回路111に出力する。

0010

波形整形回路107は、選択部106a〜106nが備える各ピン出力選択回路111から出力されるパケット化された試験信号を、試験プログラムによって指定されたタイミングで波形整形して被試験メモリ120に印加する回路である。期待値判定回路108は、選択部106a〜106nが備える各ピン出力選択回路111から出力されるパケット化された試験信号を期待値として用い、この期待値と被試験メモリ120から出力される信号を比較してパスフェイルを判定する回路である。

0011

次に、図3に示すメモリ試験装置100の動作について説明する。図4は、従来のメモリ試験装置100で生成される試験信号の一例を示すタイミングチャートである。試験が開始されると、試験プログラムに記述されたパターン発生命令等の各種命令がインストラクションメモリ102に記憶されるとともに、選択信号がピン出力選択メモリ112に記憶される。以上の処理が終了すると、シーケンス制御回路101は、図4に示す基準クロックCLKに同期して試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号PC10を出力する。

0012

インストラクションメモリ102は基準クロックCLKに同期してプログラムカウンタ信号PC10で示されるアドレスに記憶されている各種命令を読み出す。これにより、インストラクションメモリ102からは、アドレスパターン発生命令信号PG11、データパターン発生命令信号PG12、及び制御信号発生命令信号PG13が出力され、これらはアドレス発生回路103、データ発生回路104、及び制御信号発生回路105にそれぞれ入力される。また、インストラクションメモリ102からは上記の各種信号とともにピン選択命令信号PG14も出力され、これは選択部106a〜106nの各々に設けられたピン出力選択メモリ112に入力される。

0013

アドレス発生回路103においては、インストラクションメモリ102からのアドレスパターン発生命令信号PG11に従って、図4に示すアドレス信号A11が生成される。また、データ発生回路104においては、データパターン発生命令信号PG12に従って図4に示すデータ信号D11が生成され、制御信号発生回路105においては、制御信号発生命令信号PG13に従って図4に示す制御信号C11が生成される。ここで、アドレス信号A11、データ信号D11、及び制御信号C11は、図4に示す通り、基準クロックCLKの複数周期図4に示す例では8周期)に亘ってそれぞれ同じ値が維持される信号である。

0014

生成されたアドレス信号A11、データ信号D11、及び制御信号C11は、選択部106a〜106nの各々に入力され、選択部106a〜106nの各々において、これらの信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルが選択される。このとき、選択部106a〜106nの各々に設けられたピン出力選択回路111は、ピン選択命令信号PG14で指定されるアドレス(ピン出力選択メモリ112のアドレス)に記憶されている選択信号に基づいて基準クロックCLK毎に信号(ビット)等を選択する。これにより、パケット化された試験信号が生成される。

0015

被試験メモリ120がDirect RDRAMである場合には、図4に示す試験信号が生成される。図4において、「ROW」,「COL」は試験信号の一種であるアドレス信号の行アドレス及び列アドレスをそれぞれ示しており、「DQ」は試験信号の一種であるデータ信号を示している。尚、CFM(Clock From Master:データ受信用クロック)は被試験メモリ120のデータ受信用のクロックを示している。また、図中の「ACT」は行アドレスを指定して被試験メモリ120を活性化するコマンドパケットであることを示しており、図中の「RD」は列アドレスを指定してリードを実行するコマンドパケットであることを示している。また、図中の「PRE」はプリチャージを実行するコマンドパケットであることを示しており、図中の「Q」はデータパケットであることを示している。

0016

ここで、図4に示す通り、行アドレス「ROW」は「ROW0」,「ROW1」,「ROW2」の3ビットからなり、「ACT」コマンドパケットはアドレス信号A11及び制御信号C11が混在したパケットである。いま、図4に示す通り、アドレス発生回路103で複数ビットの「Aa」なるアドレス信号A11が生成されたとし、制御信号発生回路105で複数ビットの「RBa」なる制御信号C11が生成されたとする。このアドレス信号A11及び制御信号C11が選択部106a〜106nによって選択されることにより、アドレス信号A11の第0〜第12ビット(「A0」〜「A12」)と、制御信号C11の第0〜第12ビット(「RB0」〜「RB12」)とが図示の通りに配列された「ACT」コマンドパケットが生成される。尚、他のコマンドパケットも同様にして生成される。

0017

パケット化された試験信号は、波形整形回路107において試験プログラムによって指定されたタイミングで波形整形されて被試験メモリ120に印加される。このようにして、被試験メモリ120に対して試験信号が印加されて、データ信号の書き込み、読み出しが行われる。被試験メモリ120から読み出された信号は、期待値判定回路108において、期待値と比較されてパス・フェイルが判定される。

0018

尚、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリの試験を行う従来のメモリ試験装置については、例えば以下の非特許文献1を参照されたい。
河原崎 太、“高速メモリ対応ALPGの開発”、ANDO技報 Vol.69、安電気株式会社、2000年4月20日、p.74−78

発明が解決しようとする課題

0019

ところで、図3に示す従来のメモリ試験装置100においては、少なくとも被試験メモリ120の最大のデータ転送速度が確保できるように、シーケンス制御回路101、インストラクションメモリ102、アドレス発生回路103、データ発生回路104、及び制御信号発生回路105を高速動作させる必要がある。例えば、前述した通り、Direct RDRAMの最大転送速度は1.6Gbps程度であるが、この最大転送速度が確保できるような動作速度で上記の各回路を動作させる必要がある。

0020

近年、メモリの高速化が進んでおり、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリにおいても更なる高速化が図られることが予想される。このような高速動作が可能なメモリを試験するためには、上記の各回路も試験対象のメモリの最大転送速度の向上に伴って高速動作させる必要があるが、各回路を高速動作させようとすると、高価なデバイスを使用せざるを得ず、メモリ試験装置のコストが飛躍的に増大するという問題がある。

0021

本発明は上記事情に鑑みてなされたものであり、コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供することをを目的とする。

課題を解決するための手段

0022

上記課題を解決するために、本発明のメモリ試験装置は、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ(40)の試験を行うメモリ試験装置(1)において、少なくとも前記被試験メモリをアクセスするための複数ビットからなるアドレスを、前記被試験メモリの試験に用いる試験パターンとして発生する試験パターン発生部(11〜15)と、前記被試験メモリのピン毎に複数設けられ、前記試験パターンのビットを所定の規則に従ってそれぞれ選択する出力選択部(31a〜31k)と、前記出力選択部で選択されるビットの有効数を予め記憶する第1記憶部(19)と、前記選択部の各々で選択されたビットを一時的に記憶する第2記憶部(33)と、前記第2記憶部に記憶されたビットを、所定の規則に従って前記第1記憶部に記憶された前記有効数だけ順次選択することにより前記試験パターンをパケット化する選択部(34)と、前記第1記憶部に記憶された前記有効数に応じて、前記試験パターン発生部、前記出力選択部、及び前記第2記憶部の動作を制御する制御部(23)とを備えることを特徴としている。
この発明によると、試験パターン発生部から出力された試験パターンは、被試験メモリのピン毎に複数設けられた出力選択部の各々に入力され、そのビットが所定の規則に従ってそれぞれ選択されて第2記憶部に一時的に記憶される。そして、選択部によって一時的に記憶されたビットが所定の規則に従って順次選択されることにより、試験パターンがパケット化される。試験パターン発生部、出力選択部、及び第2記憶部の動作は、第1記憶部に記憶された有効数(出力選択部で選択されるビットの有効数)に応じて制御部によって制御される。具体的には、基準クロックを有効数で間引いた信号に同期して動作するよう制御される。
また、本発明のメモリ試験装置は、前記試験パターン発生部が、前記被試験メモリをアクセスするためのアドレスを発生するアドレス発生回路(13)と、前記被試験メモリに転送するデータを発生するデータ発生回路(14)と、前記被試験メモリの動作を制御する制御信号を発生する制御信号発生回路(15)とを備えることを特徴としている。
また、本発明のメモリ試験装置は、メモリ試験装置の動作を規定する基準クロックに同期して、前記第1記憶部に記憶された前記有効数を計数するカウンタ(20)と、前記カウンタの計数終了を検出する終了検出回路(22)とを備えており、前記制御部は、前記終了検出回路で前記カウンタの計数終了が検出された場合に、前記試験パターン発生部、前記出力選択部、及び前記第2記憶部を動作させる制御を行うことを特徴としている。
また、本発明のメモリ試験装置は、前記カウンタの計数値に応じた選択信号を出力する選択制御回路(21)を備えており、前記選択部は、前記選択制御回路から出力される前記選択信号に基づいて、前記第2記憶部に記憶されたビットの選択を行うことを特徴としている。
また、本発明のメモリ試験装置は、前記出力選択部の各々に対応して設けられ、前記出力選択部毎の選択規則を規定する選択信号を予め記憶する第3記憶部(32a〜32k)を備えることを特徴としている。

発明の効果

0023

本発明によれば、試験パターン発生部、出力選択部、及び第2記憶部の動作は、第1記憶部に記憶された有効数(出力選択部で選択されるビットの有効数)に応じて制御部によって制御されるため、高速動作させるための高価なデバイスが不要になり、コストの上昇を抑えつつ高速なメモリの試験を行うことができるという効果がある。

発明を実施するための最良の形態

0024

以下、図面を参照して本発明の一実施形態によるメモリ試験装置について詳細に説明する。図1は、本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。図1に示す通り、本実施形態のメモリ試験装置1は、シーケンス制御回路11、インストラクションメモリ12、アドレス発生回路13、データ発生回路14、制御信号発生回路15(以上、試験パターン発生部)、選択部16a〜16n、波形整形回路17、期待値判定回路18、サイクル数メモリ19(第1記憶部)、カウンタ20、選択制御回路21、終了検出回路22、及びクロックイネーブル制御回路23(制御部)を備えており、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ40の試験を行う。

0025

シーケンス制御回路11は、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令に従って、被試験メモリ40の試験に用いる試験パターンの発生シーケンスを制御するプログラムカウンタ信号PCを出力する。インストラクションメモリ12は、試験プログラムに記述されたパターン発生命令等の各種命令を記憶するメモリであり、シーケンス制御回路11からプログラムカウンタ信号PCが出力された場合には、そのプログラムカウンタ信号PCで指定されるアドレスに記憶されている命令を読み出して出力する。

0026

尚、インストラクションメモリ12に記憶される命令には、アドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令がある。ここで、アドレスパターン発生命令は被試験メモリ40の試験に用いるアドレスパターンを発生させる命令であり、データパターン発生命令は被試験メモリ40の試験に用いるデータパターンを発生させる命令である。これらの命令は、パターン発生命令の一種である。

0027

また、制御信号発生命令は、被試験メモリ40の試験に用いる各種制御信号(チップ選択信号、ライト制御信号、リード制御信号等)を発生させる命令である。ピン選択命令は、被試験メモリ40が備える複数のピン(アドレスピン、データピン、及び制御ピン)の中から所定のピンを選択させる命令である。インストラクションメモリ12から読み出されたアドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令は、アドレスパターン発生命令信号PG1、データパターン発生命令信号PG2、制御信号発生命令信号PG3、及びピン選択命令信号PG4としてそれぞれ出力される。

0028

アドレス発生回路13は、インストラクションメモリ12から出力されるアドレスパターン発生命令信号PG1に従って所定の演算を行って被試験メモリ40に与えるアドレス信号A1を出力する。尚、このアドレス信号A1は、例えば48ビットの信号である。データ発生回路14は、インストラクションメモリ12から出力されるデータパターン発生命令信号PG2に従って所定の演算を行って被試験メモリ40に与えるデータ信号D1を出力する。尚、このデータ信号D1は、例えば32ビットの信号である。制御信号発生回路15は、インストラクションメモリ12から出力される制御信号発生命令信号PG3に従って被試験メモリ40に与える制御信号C1を出力する。

0029

選択部16a〜16nは、被試験メモリ40が備える複数のピン毎に設けられており、アドレス信号A1の1ビット、データ信号D1の1ビット、制御信号C1の1ビット、並びに固定の論理レベルであるH(ハイ)レベル信号及びL(ロー)レベル信号の中から1つをリアルタイムに選択して、被試験メモリ40に与える試験信号をパケット化するものである。尚、選択部16a〜16nが選択する信号(ビット)は、予め固定されておらず、被試験メモリ40の試験中に選択部16a〜16n毎に動的に変化する。

0030

この選択部16a〜16nは、複数のピン出力選択回路31a〜31k(出力選択部)、複数のピン出力選択メモリ32a〜32k(第3記憶部)、FIFO(First-In First-Out:先入れ先出し)メモリ33(第2記憶部)、及び選択回路34(選択部)を備える。ピン出力選択回路31a〜31kの各々は、上記のアドレス信号A1、データ信号D1、及び制御信号C1を入力としており、ピン出力選択メモリ32a〜32kに記憶された選択信号に基づいて、これらの信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルを選択して出力する。

0031

ピン出力選択メモリ32a〜32kは、ピン出力選択回路31a〜31kに対応してそれぞれ設けられており、ピン出力選択回路31a〜31kで選択させるビットを指定する選択信号を予め記憶するメモリである。このピン出力選択メモリ32a〜32kは、インストラクションメモリ12から出力されるピン選択命令信号PG4で指定されるアドレスに記憶されている選択信号を読み出してピン出力選択回路31a〜31kにそれぞれ出力する。尚、ピン出力選択回路31a〜31k及びピン出力選択メモリ32a〜32kの数は、被試験メモリ40に与えるパケットの最大長最大サイクル数)の倍程度である。

0032

FIFOメモリ33は、ピン出力選択回路31a〜31kの各々で選択されたビット又は論理レベルを一時的に記憶するメモリである。また、サイクル数メモリ19から出力されるサイクル数(ピン出力選択回路31a〜31kで選択されるビットの有効数)CYも一時的に記憶する。選択回路34は、選択制御回路21から出力される選択信号S1に基づいて、FIFOメモリ33に一時的に記憶されたビット等をリアルタイムに選択することにより試験パターンをパケット化する。パケット化された試験パターンは試験信号E1として出力される。

0033

波形整形回路17は、選択部16a〜16nが備える各選択回路34から出力されるパケット化された試験信号E1を、試験プログラムによって指定されたタイミングで波形整形して被試験メモリ40に印加する回路である。期待値判定回路18は、選択部16a〜16nが備える各選択回路34から出力されるパケット化された試験信号E1を期待値として用い、この期待値と被試験メモリ40から出力される信号を比較してパス・フェイルを判定する回路である。

0034

サイクル数メモリ19は、ピン出力選択回路31a〜31kで選択されるビットの有効数であるサイクル数を予め記憶するメモリである。このサイクル数メモリ19は、インストラクションメモリ12から出力されるピン選択命令信号PG4で指定されるアドレスに記憶されているサイクル数CYを読み出してFIFOメモリ33に出力する。尚、サイクル数メモリ19に記憶されるサイクル数は、試験プログラム中で指定されている。

0035

カウンタ20は、FIFOメモリ33に一時的に記憶されたサイクルCY数を読み出し、このサイクル数を初期値としてカウント(計数)する。具体的には、サイクル数を初期値としてメモリ試験装置1の動作を規定する基準クロックに同期してカウントダウンしつつ、そのカウント値CTを出力する。選択制御回路21は、カウンタ20から出力されるカウント値CTに応じた選択信号S1を出力する。具体的には、カウンタ20から出力されるカウント値CTがサイクル数の初期値の場合には、初期値として値「0」を出力し、カウンタ20がカウントダウンする度に、値が「1」ずつ増加する(インクリメントする)選択信号S1を出力する。終了検出回路22は、カウンタ20のカウント終了を検出する回路である。具体的には、カウンタ20のカウント値CTが「1」になるとカウント終了した旨を示す終了検出信号DTを出力する。

0036

クロックイネーブル制御回路23は、サイクル数メモリ19に記憶されたサイクル数CYに応じて、シーケンス制御回路11〜制御信号発生回路15からなる試験パターン発生部、ピン出力選択回路31a〜31k、ピン出力選択メモリ31a〜32k、及びFIFOメモリ33の書き込み動作を制御する。具体的には、終了検出回路22から検出信号DTが出力された場合に、上記の試験パターン発生部、ピン出力選択回路31a〜31k、及びピン出力選択メモリ31a〜32k、及びFIFOメモリ33に対する基準クロックを有効にするクロックイネーブル信号CEを出力する。つまり、クロックイネーブル制御回路23は、サイクル数メモリ19に記憶されたサイクル数CYに応じて基準クロックを間引く制御を行う。これにより、上記の各構成の動作周波数を抑えることができる。

0037

次に、図1に示すメモリ試験装置1の動作について説明する。図2は、本発明の一実施形態によるメモリ試験装置1で生成される試験信号の一例を示すタイミングチャートである。試験が開始されると、試験プログラムに記述されたパターン発生命令等の各種命令がインストラクションメモリ12に記憶されるとともに、選択信号がピン出力選択メモリ32a〜32kに記憶される。また、試験プログラムで指定されているサイクル数がサイクル数メモリ19に記憶される。

0038

以上の処理が終了すると、クロックイネーブル制御回路23からクロックイネーブル信号CEが出力され、これによりシーケンス制御回路〜制御信号発生回路15からなる試験パターン発生部、ピン出力選択回路31a〜31k、ピン出力選択メモリ31a〜32k、及びFIFOメモリ33の動作が開始される。シーケンス制御回路11は、クロックイネーブル信号CEに同期して試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号PCを出力する。

0039

インストラクションメモリ12はクロックイネーブル信号CEに同期してプログラムカウンタ信号PCで示されるアドレスに記憶されている各種命令を読み出す。これにより、インストラクションメモリ12からは、アドレスパターン発生命令信号PG1、データパターン発生命令信号PG2、及び制御信号発生命令信号PG3が出力され、これらはアドレス発生回路13、データ発生回路14、及び制御信号発生回路15にそれぞれ入力される。また、インストラクションメモリ12からは上記の各種信号とともにピン選択命令信号PG4も出力され、これは選択部16a〜16nの各々に設けられたピン出力選択メモリ32a〜32k及びサイクル数メモリ19に入力される。

0040

アドレス発生回路13においては、インストラクションメモリ12からのアドレスパターン発生命令信号PG1に従って、図2に示すアドレス信号A1が生成される。また、データ発生回路14においては、データパターン発生命令信号PG2に従って図2に示すデータ信号D1が生成され、制御信号発生回路15においては、制御信号発生命令信号PG3に従って図2に示す制御信号C1が生成される。ここで、アドレス信号A1、データ信号D1、及び制御信号C1は、図2に示す通り、クロックイネーブル信号CEの周期に亘ってそれぞれ同じ値が維持される信号である。

0041

生成されたアドレス信号A1、データ信号D1、及び制御信号C1は、選択部16a〜16nの各々に設けられたピン出力選択回路31a〜31kの各々に入力される。ピン出力選択回路31a〜31kは、対応するピン出力選択メモリ32a〜32kのピン選択命令信号PG4で指定されるアドレスに記憶されている選択信号に基づいて、入力される信号の内の何れかの信号の1ビット、又は固定の論理レベルであるHレベル若しくはLレベルをそれぞれ選択して出力する。例えば、図2に示す例においては、ピン出力選択回路31aでは制御信号C1の第5ビット(「RB5」)が選択され、ピン出力選択回路31cではアドレス信号A1の第9ビット(「A9」)が選択され、ピン出力選択回路31jではLレベル(「LOW」)が選択されている。

0042

このようにして、選択部16a〜16nに設けられたピン出力選択回路31a〜31kの各々において、入力される信号の1ビット又は固定の論理レベルであるHレベル若しくはLレベルが選択され、選択部16a〜16nの各々に設けられたFIFOメモリ33には複数ビットからなる信号が一時的に記憶される。尚、ピン出力選択回路31a〜31kからFIFOメモリ33に入力される信号のビット数は固定ではなく、被試験メモリ40に与えるパケットの長さ(サイクル数)に応じて変化する。図2に示す通り、FIFOメモリ33に入力される信号は、クロックイネーブル信号CEの周期に亘ってそれぞれ同じ値が維持される信号である。

0043

また、インストラクションメモリ12から出力されたピン選択命令信号PG4がサイクル数メモリ19に入力されると、このピン選択命令信号PG4で指定されるアドレスに記憶されているサイクル数CYが読み出されてFIFOメモリ33に一時的に記憶される。尚、ここでは、図2に示す通り、サイクル数メモリ19から読み出されたサイクル数CYの値が「18」である場合を例に挙げて説明する。サイクル数CYの値が「18」であることは、クロックイネーブル信号CEの期間T1(図2参照)が、基準クロックの18周期分であることを意味する。

0044

尚、ピン出力選択回路31a〜31kで選択されたビット等がFIFOメモリ33に入力されるタイミングと、サイクル数CYがFIFOメモリ33に入力されるタイミングとの間には、実際にはずれがあるが、図2においては図示の簡単のために、このタイミングのずれを考慮していない図にしている。

0045

FIFOメモリ33にサイクル数CYが記憶されると、カウンタ20はこのサイクル数CYを読み出して初期値に設定して基準クロックに同期してカウントダウンを開始する。選択制御回路21は、カウンタ20のカウント値CTに応じた選択信号S1を出力する。具体的には、図2に示す通り、カウンタ20から出力されるカウント値CTがサイクル数の初期値(「18」)の場合には、初期値として値「0」を出力し、カウンタ20がカウントダウンする度に、値が「1」ずつ増加する(インクリメントする)選択信号S1を出力する。

0046

選択回路34は、選択制御回路21から出力される選択信号S1に基づいて、FIFOメモリ33に一時的に記憶されたビット等をリアルタイムに選択することにより試験パターンをパケット化する。図2に示す例では、選択信号S1に基づいて、ピン出力選択回路31aで選択されたビット(「RB5」)、ピン出力選択回路31bで選択されたビット(「RB2」)、ピン出力選択回路31cで選択されたビット(「A9」)、…と言った具合に、ピン出力選択回路31a〜ピン出力選択回路31kの順で選択する。

0047

ここで、選択回路34から出力される試験信号E1と、図4に示す行アドレス「ROW2」とを比較するとビットの並びが同じになっており、被試験メモリ40を試験するために必要な「ACT」コマンドパケットが生成されていることが分かる。尚、図2においては図示を簡略化しているが、図4に示す他の行アドレスの他のビット「ROW0」,「ROW1」や列アドレス等も同様に生成される。

0048

カウンタ20のカウント値CTが「1」になると、カウンタ20のカウント終了が終了検出回路22で検出され、終了検出回路22からは検出信号DTが出力される。この検出信号DTがクロックイネーブル制御回路23に入力されると、クロックイネーブル制御回路23からクロックイネーブル信号CEが出力され、これによりシーケンス制御回路〜制御信号発生回路15からなる試験パターン発生部からは新たな試験パターンが出力される(図2中の期間T2参照)。このようにして、パケット化された試験信号が順次生成される。

0049

パケット化された試験信号は、波形整形回路17において試験プログラムによって指定されたタイミングで波形整形されて被試験メモリ40に印加される。このようにして、被試験メモリ40に対して試験信号が印加されて、データ信号の書き込み、読み出しが行われる。被試験メモリ40から読み出された信号は、期待値判定回路18において、期待値と比較されてパス・フェイルが判定される。

0050

以上説明した本実施形態のメモリ試験装置1は、ピン出力選択回路31a〜31kで選択されるビットの有効数であるサイクル数で基準クロックを間引いたクロックイネーブル信号に同期させて、シーケンス制御回路〜制御信号発生回路15からなる試験パターン発生部、ピン出力選択回路31a〜31k、ピン出力選択メモリ31a〜32k、及びFIFOメモリ33の書き込み動作を制御している。ここで、基準クロックを間引きした場合の最高動作速度は被試験メモリ40の最小のパケット発生時間となる。例えば、最小のパケットを発生させるためには基準クロックの8周期分の時間が必要になる被試験メモリ40を試験する場合には、上記の各回路を基準クロックの1/8の動作速度で動作させれば良いことになる。このため、高速動作させるための高価なデバイスが不要になり、コストの上昇を抑えつつ高速なメモリの試験を行うことができる。

0051

以上、本発明の実施形態によるメモリ試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、選択部16a〜16nの各々がFIFOメモリ33を備える構成を例に挙げて説明したが、FIFOメモリ33は選択部16a〜16nの全てに必ずしも設ける必要はなく、例えば選択部16a〜16nの各々で供用されるFIFOメモリを1つ備えた構成であっても良い。また、上記実施形態では、カウンタ20がサイクル数CYを初期値としてカウントダウンするものであるとしていたが、カウンタ20は、値「1」からサイクル数CYまでカウントアップするものであっても良い。尚、第1記憶部と第3記憶部は、独立した2個の記憶部に限るものではなく、1個の記憶部を共用する構成であっても良い。

図面の簡単な説明

0052

本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。
本発明の一実施形態によるメモリ試験装置1で生成される試験信号の一例を示すタイミングチャートである。
従来のメモリ試験装置の要部構成を示すブロック図である。
従来のメモリ試験装置100で生成される試験信号の一例を示すタイミングチャートである。

符号の説明

0053

1メモリ試験装置
11シーケンス制御回路
12インストラクションメモリ
13アドレス発生回路
14 データ発生回路
15制御信号発生回路
19サイクル数メモリ
20カウンタ
21選択制御回路
22 終了検出回路
23クロックイネーブル制御回路
31a〜31kピン出力選択回路
32a〜32k ピン出力選択メモリ
33FIFOメモリ
34選択回路
40 被試験メモリ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • エイアーテストシステムズの「 熱チャック内の二重螺旋熱制御通路を有するエレクトロニックテスター」が 公開されました。( 2019/09/12)

    【課題】電気テスターと集積回路との間に電流を導通して集積回路をテストするテスター装置を提供する。【解決手段】テスター装置は、少なくとも1つの集積回路を載せ且つ集積回路に接続された端子を有する少なくとも... 詳細

  • 東京エレクトロン株式会社の「 検査装置」が 公開されました。( 2019/09/12)

    【課題】電子デバイスのコスト高を抑制する。【解決手段】検査装置としてのプローバは、ウェハWに設けられた電子デバイスに接触端子を電気的に接触させて当該電子デバイスを検査する。プローバは、光を透過可能な冷... 詳細

  • 株式会社東京精密の「 プローバ」が 公開されました。( 2019/09/05)

    【課題】テストヘッドとプローブカードとを低荷重で確実に接続することができるインターフェイスを備えたプローバを提供する。【解決手段】本発明のプローバ10のインターフェイス58は、複数本のコンタクトピン9... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ