技術 多層プリント配線板

0001

本発明は、多層プリント配線板に関する。

0002

近年、メモリ等の記憶装置をコントロールするための半導体装置（以下、ロジック部品）のパッケージ形状が、リードタイプから、より高密度で電源、グランド、入出力ピンを配置できるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）タイプに移ってきている。同時に、パッケージの多ピン化が進み、パッケージを搭載するプリント配線板側におけるパターン設計の制約も増加している。

0003

図１〜３は、ロジック部品の外形例を示している。図１は、ロジック部品の上面図、図２は側面図、図３は、裏面側を示す図である。図３に示されるように、ロジック部品の裏面側には、多数の端子が配置される。なお、図３中、破線内は電源、グランドピンの端子を示している。

0004

このようなロジック部品を搭載するためのプリント配線板の構成を、図４〜図８を用いて説明する。図４は、プリント配線板の部品実装面、図５は裏面、図６及び図７は内層配線層をそれぞれ示している。尚、図８は、部品実装面の一部を拡大した図である。図５〜８において、符号１は配線層間を接続する層間接続構成物を、符号２は導電体パターンを、符号３はロジック部品の実装パッドを、それぞれ示している。

0005

図４に示されるように、部品実装面には、ロジック部品の裏面の端子に対応して、多数のロジック部品実装用のパッド（実装パッド３）が設けられている。これらの各実装パッド３には、信号線として導電体が接続されている。ここで、比較的外側に設けられた実装パッド３（図４の例では、最外側と外側から２列目）のものに対しては、部品実装面上に延ばされた導電体パターン２が接続されている。

0006

一方、実装パッド３のうち、中央側に位置するものに対しては、部品実装面上のみの配線では信号線を接続することができない。比較的外側の実装パッド３用に延ばされた導電体パターン２によって、実装パッド３間のスペースが占有されているからである。従って、中央側の実装パッド３に対しては、層間接続構成物１を設けることによって基板の内層側からの接続が行われる。すなわち、図６や図７に示されるように、内層において中央側まで導電体パターン２を延ばし、層間接続構成物１を介して部品実装面上に引き出すことで、実装パッド３に信号線が接続される。

0007

上記のような層間接続構成物１としては、基板の表裏に貫通する貫通スルーホールや、特許文献１に示されるようなリード挿入孔、特許文献２に記載されるようなビアホール、が知られている。

0008

層間接続構成物１として、ビアホールやリード挿入孔を用いれば、配線層間を選択的に接続することができる。但し、これらは貫通スルーホールよりも多くの製造工程を必要とする。従って、メモリ搭載用のプリント配線板などでは、層間接続構成物として、貫通スルーホールが用いられていた。

0009

特開２０００−４０８６号 公報
特開平１０−３２２０２７号 公報

0010

ロジック部品の多ピン化に伴い、プリント配線板の配線層は増加する傾向にある。具体例として、貫通スルーホール間に導電体パターンを１本通す配線ルールの場合を考えると、ロジック部品の端子が１列増えるごとに、プリント配線板の配線層を１層追加する必要がある。前出の図６、図７が、その様子を表している。このような配線層の増加は、メモリモジュール用プリント配線板設計に対して大きな制約となる。メモリモジュール用のプリント配線板では、ソケット等の現行のホームファクターを利用するため、配線板厚を変更することが困難であるからである。すなわち、プリント配線板のトータルの厚みを変更せずに層数を増やそうとしなければならず、一層の厚みを薄くしなければならない。しかしながら、各層の厚みを薄くすることは、導電体配線幅の微細化に対する製造上の限界や、配線の特性インピーダンス制約の観点から限界がある。具体的には、現行のメモリモジュール用プリント配線板では、１０層を超えることは困難となっている。

0011

また、ロジック部品の多ピン化は、プリント配線板の電源、グランドのインピーダンスを増大させないで達成されることも求められる。プリント配線板のすべての電源、グランド層において、貫通スルーホールに対応する位置には、ショートを防ぐためにアンチパッド５を設ける必要がある。図９はアンチパッド５の概要を示す図である。図９において、符号１は層間接続構成物、符号６は導電体、符号４はショートを防ぐためのスペースである。

0012

図１０は、図４〜図８で示した基板デザインにおける電源、グランド層のデザイン例を示す。図１０に示されるように、アンチパッド５により、電源、グランドエリア（符号６）が削られていることがわかる。すなわち、電源、グランドエリアが削られ、結果としてプリント配線板の電源、グランドのインピーダンスが増大することがわかる。

0013

従って、電源、グランドのインピーダンスの増大を抑制した上で、ロジック部品の多ピン化に対応したプリント配線板が望まれる。

0014

また、メモリモジュールでは、プリント配線板上に効率良くメモリとロジック部品を実装しなければならないので、ロジック部品の反対側に、電源やグランドのインピーダンスを低減させるための部品を十分に搭載することができない。図１１と図１２を用いて、この様子を説明する。図１１は、一般的なロジック部品とインピーダンス低減用部品（例として、チップキャパシター）の実装例を示し、図１２は、メモリモジュールのロジック部品、メモリ、インピーダンス低減用部品の実装例を示している。また、図１１の符号７はプリント配線板、符号８はロジック部品、符号９ａ〜９ｅはインピーダンス低減用部品を示している。図１２において、符号１０ａ、１０ｂは、メモリを示している。

0015

図１１に示されるように、一般的なモジュールの場合、ロジック部品８の反対側には、多数のインピーダンス低減用部品９を実装することができる。これに対して、図１２に示されるようなメモリモジュールの場合、ロジック部品８の反対側にはメモリ１０を実装しなければならない。よって、実装することのできるインピーダンス低減用部品９の数は著しく少なくなる。従って、メモリ搭載用のプリント配線板では、インピーダンスを望むように低減させることが困難である。

0016

すなわち、特にメモリ搭載用のプリント配線板において、インピーダンスの増大を抑制することのできる技術の提供が望まれる。

0017

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課
題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記
載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで
付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載され
ている発明の技術的範囲の解釈に用いてはならない。

0018

本発明にかかる多層プリント配線板（１１）は、メモリ搭載用の多層プリント配線板である。この多層プリント配線板（１１）は、積層された複数の配線層（１６）と、複数層の配線層（１６）の各々を電気的に接続する複数の層間接続構成物（１８）と、を具備する。複数の層間接続構成物（１８）の少なくとも一つは、ブラインドビアホールである。

0019

上述のように、ブラインドビアホールを用いることによって、複数層の配線層（１６）のうちで開口の形成される層を最小限とすることができる。従って、電源層やグランド層に形成される開口（アンチパッド）数を少なくすることができ、インピーダンスの増大を抑制することができる。

0020

上記の多層プリント配線板（１１）において、好ましくは、複数の層間接続構成物（１８）は、複数層の配線層（１６）のうちの少なくとも一層である第１層（１６ｈ）に接続された第１層間接続構成物（１８ａ）と、第１層（１６ｈ）に接続されないブラインドビアホールである第２層間接続構成物（１８ｂ）と、第１層（１６ｈ）に接続された第３層間接続構成物（１８ｃ）と、を有する。複数層の層間接続構成物（１８）の第１層（１６ｈ）上への投影位置において、第１層間接続構成物（１８ａ）と第２層間接続構成物（１８ｂ）とは隣接している。複数の層間接続構成物（１８）のうち第１層（１６ｈ）に接続されたものののなかで、第１層間接続構成物（１８ａ）と第３層間接続構成物（１８ｃ）とは、第２層間接続構成物（１８ｂ）の第１層（１６ｈ）への投影位置を挟むようにして隣接している。第１層（１６ｈ）上において、第１層間接続構成物（１８ａ）と第３接続構成物（１８ｃ）間に配置することのできる最大配線可能数Ｎａは、第２層間接続構成物（１８ｂ）が第１層（１６ｈ）に接続されていた場合に第１層間接続構成物（１８ａ）と第３層間接続構成物（１８ｃ）との間に設けることのできる最大配線本数Ｎｂよりも多い。

0021

上述のように、第２層間接続構成物（１８ｂ）をブラインドビアホールとすることにより、第１層間接続構成物と第３層間接続構成物との間に、多数の配線を設けることができる。第２層間接続構成物（１８ｂ）が貫通スルーホールであった場合には、第１層（１６ｈ）上に配置される配線を、第２層間接続構成物が存在する位置を避けるようにレイアウトしなければならない。これに対して、上述のように第２層間接続構成物（１８ｂ）をブラインドビアホールとすることで、第２層間接続構成物（１８ｂ）の位置とは関係無く配線をレイアウトすることができる。また、第１層上において、隣接する層間接続構成物（１８ａ、１８ｃ）間のスペースを広くすることができるので、配線を直線的に延ばし易くなる。配線を直線的に延ばすことで、伝送信号品質の劣化を抑制することができる。

0022

上記の多層プリント配線板（１１）において、配線（１９）の本数Ｎａは、第１層間接続構成物（１８ａ）の中心と第３層間接続構成物（１８ｃ）の中心との間の距離Ｐと、ｎ本目の配線１９ｎの配線幅Ｗｎと、ｎ本目と（ｎ＋１）本目の配線間で必要な最小スペースＧｎと、第１層間接続構成物（１８ａ）と隣接する配線との間で必要な最小スペースＥ１と、第３層間接続構成物（１８ｃ）と隣接する配線との間で必要な最小スペースＥ２と、第１層間接続構成物（１８ａ）の外寸法Ｄ１と、第３層間接続構成物（１８ｃ）の外寸法Ｄ２とを用いて表される式
Ｐ≧（Ｗ１＋Ｗ２＋・・・ＷＮａ−１＋ＷＮａ）＋（Ｇ１＋Ｇ２＋・・・＋ＧＮａ−１）＋（Ｅ１＋Ｅ２）＋｛（Ｄ１＋Ｄ２）／２｝
を満たすことのできる本数である。

0023

上記の多層プリント配線板（１１）において、その少なくとも一本の配線（１９）は、差動配線を含むことが好ましい。

0024

上記の多層プリント配線板（１１）において、複数層の配線層（１６）には、メモリモジュールを搭載するための配線が形成されていることが好ましい。

0025

上記の多層プリント配線板（１１）において、複数層の配線層（１６）の層数は、３層以上であることが好ましい。

0026

上記の多層プリント配線板（１１）において、複数層の配線層（１６）のうちの最外層（１６ａ，１６ｋ）上には、複数の端子（１５，１７）が設けられ、複数の端子（１５，１７）は、少なくとも２つ以上の外部部品と電気的に接続される様に配置されていることが好ましい。

0027

本発明に依れば、インピーダンスの増大を抑制することのできる多層プリント配線板が提供される。

0028

（第１の実施形態）
添付の図面を参照しつつ、本発明の第１の実施形態について説明する。図１３は、本実施形態に係る多層プリント配線板１１の上面図であり、図１４は裏面図を示している。

0029

図１３、１４に示されるように、多層プリント配線板１１の上面及び裏面には、メモリを搭載するための複数のエリア１２（ａ〜ｕ）と、ロジック部品を搭載するためのエリア１３と、基板コネクタ１４とが設けられている。

0030

図１５、１６は、図１３、１４の一部を拡大して示した図である。図１５、１６に示されるように、各ロジック部品搭載用エリア１３内及びメモリ搭載用エリア１２の中には、搭載部品との電気的接続の為に、多数の端子１５が配置されている。

0031

図１７は、図１５の線分ＡＡ’に沿った模式断面図である。図１７に示されるように、多層プリント配線板１１は、複数の配線層（１０層；１６ａ〜１６ｋ）が積層した構造を有している。尚、本実施形態では、１０層の配線層が積層された場合について説明するが、３層以上の場合であれば、本発明を適用できる。

0032

図１７において、複数の配線層（１６ａ〜１６ｋ）のうちの最上層（１６ａ）上には、ロジック部品８を搭載するための端子（１５ａ〜１５ｄ）が描かれている。また、複数の配線層（１６ａ〜１６ｋ）のうち、最上層１６ａと裏面１６ｋ上には、基板コネクタ１４用の端子（１７ａ、１７ｂ）がそれぞれ設けられている。複数の配線層（１６ａ〜１６ｋ）のうち、配線層１６ｄは内層電源層、配線層１６ｇはグランド層である。

0033

各端子（１５ａ〜１５ｄ）には、層間接続構成物１８が接続されている。これらの層間接続構成物１８は、複数の配線層間を選択的に接続するブラインドビアホールである。尚、本明細書中において、ブラインドビアホールとは、多層配線を貫通することなく、層間を接続する層間接続構成物のことをいう。層間接続構成物１８のうち端子１５ｄに対応するものは、配線層１６ｃまで延びており、配線層１６ｃ上に形成された配線１９ａに接続されている。配線１９ａは、別の層間接続構成物を介して端子１７ａに接続されている。すなわち、ロジック部品用の端子１５ｄは、基板コネクタ用の端子１７ａに電気的に接続されている。同様に、端子１５ｂに接続された層間接続構成物１８は、配線層１６ｈまで延びて、配線層１６ｈ上に形成された配線１９ｂに接続されている。配線１９ｂは、別の層間接続構成物を介して、端子１７ｂに接続されている。すなわち、ロジック部品用の端子１５ｂは、基板コネクタ用の端子１７ｂに電気的に接続されている。

0034

このように、層間接続構成物１８として、ブラインドビアホールを用いることにより、ロジック部品用端子１５ｂと基板コネクタ用端子１７ｂとを接続する配線１９ｂ、及びロジック部品用端子１５ｄと基板コネクタ用端子１７ａとを接続する配線１９ａを、同一断面上に設けることができる。端子１５ｄに接続された層間接続構成物１８が、配線層１６ｈまで延びていないので、配線１９ｂを紙面に対して非平行な方向へ迂回させる必要が無い。このことは、配線密度の向上に寄与する。

0035

また、配線層１６ｄや１６ｇが電源、グランド層であった場合は、端子１５ｄに対応する層間接続構成物１８が電源、グランド層を貫通してしまうことが無い。従って、層間接続構成物１８として貫通スルーホールを用いた場合よりも、電源、グランド層のエリアを大きくとることができる。また、電源、グランド層１６ｇや１６ｄが、配線１９ａ、１９ｂの参照層であった場合にも、層間接続構成物１８の形状的な影響を受けることが無く、電気的に一様な伝送線路構成を実現できる。

0036

続いて、内層の配線層の配線レイアウトについて説明する。図１８は、複数の配線層（１６ａ〜１６ｋ）のうちの配線層１６ｈ（第１層１６ｈ）上における配線のレイアウトを示す図である。図１９は、図１８における一部の領域Ｒを拡大した図である。

0037

図１９には、複数の層間接続構成物１８と、配線１９との配置が描かれている。これらの複数の層間接続構成物１８は、既述のようにブラインドビアホールである。複数の層間接続構成物１８のうち、第１層１６ｈに接続されたものは、黒丸で描かれている。なお、第１層１６ｈ上の配線１９と電気的に接続されてはいないが、第１層１６ｈを積層方向に跨ぐ様に設けられた層間接続構成物１８も、第１層１６ｈに接続されたものとして描かれている。また、第１層１６ｈには接続されない層間接続構成物１８ｂは、点線で示されている。一方、配線１９は、複数の配線がペアとなって機能する差動配線である。

0038

図１９に描かれた全ての層間接続構成物１８の中で考えると、層間接続構成物１８ａは、層間接続構成物１８ｂに隣接している。一方、第１層１６ｈに接続された層間接続構成物１８の中だけで考えると、層間接続構成物１８ａは層間接続構成物１８ｃと、層間接続構成物１８ｂに対応する位置を挟む様にして隣接している。

0039

このようなレイアウトにおいて、層間接続構成物１８ａと層間接続構成物１８ｃとの間に設けることのできる配線１９の本数Ｎａについて、図２１を参照しつつ説明する。図２１には、隣接する層間接続構成物１８（１８ａと１８ｃ）間に、Ｎａ本の配線１９が配置されている様子を示している。層間接続構成物１８ａと１８ｃの外寸法をそれぞれＤ１、Ｄ２、設計及び製造ルール上からｎ本目とｎ＋１本目の配線１９間で必要な最小スペースをＧｎ、ｎ本目の配線１９の幅をＷｎ、層間接続構成物１８と隣接する配線との間で必要な最小スペースをそれぞれＥ１、Ｅ２、層間接続構成物１８の中心間の距離をＰとした場合、図２１に示されるように、Ｐ≧｛（Ｗ１＋Ｗ２＋・・・ＷＮａ−１＋ＷＮａ）＋（Ｇ１＋Ｇ２＋・・・＋ＧＮａ−１）＋（Ｅ１）＋（Ｅ２）＋（Ｄ１＋Ｄ２）／２｝を満たすことのできない本数の配線は配置することができない。逆にいえば、この式を満たすような配線数であれば、配置することができる。尚、上式において、配線幅Ｗｎが配線の途中で変化するものについては、図２２に示すように、当該配線長の５０％を超える部分の幅をＷｎと定義する。また、５０％を超える部分がない場合は、当該配線の最大の長さを持つ部分の幅をＷｎとする。また、層間接続構成物１８ａが例えば円形の場合、上記の「外寸法」は「外径」のことを指す。

0040

図１９に示される例では、上述のような配線１９の本数の制約から、層間接続構成物１８ａと層間接続構成物１８ｃとの間に配置できる配線１９の本数Ｎａは、最大で７本であり、実際に７本の配線１９が配置されている。尚、層間接続構成物１８ｂは、第１層１６ｈに接続されていないブラインドビアホールであるので、配線１９の障害とはなっていない。

0041

一方、図２０には、比較の為に、層間接続構成物１８ｂ’を貫通スルーホールとした場合の例が示されている。図２０に示される例では、層間接続構成物１８ｂ’の存在が無視できない。よって、層間接続構成物１８ａ’と１８ｂ’間に配置することのできる配線の最大本数Ｎｂは、ブラインドビアホールを用いた場合よりも少なく、最大で５本となっている。

0042

このように、図１９と図２０とを比較してわかるように、本実施形態では、層間接続構成物１８ｂをブラインドビアホールとすることによって、隣接する層間接続構成物間に多数（７本）の配線を配置することができる。

0043

また、図２０で示される例では、層間接続構成物１８ｂ’が障害となっているために、配線１９’の幅が、層間接続構成物１８ａ’と１８ｂ’間で細くしなければならない場合がある。配線幅が位置によって変化すると、伝送される信号の特性が一様とならない。すなわち、電気的に一様な配線では無くなっていることを示している。これに対して、図１９に示される本実施形態では、配線１９の幅は一定であり、電気的にも一様な配線である。特に、配線１９が差動配線である場合には、他の層上に配線を設けることができないので、図２０に示される例のように、配線１９’の幅を細くして配置しなければならないことが多くなる。

0044

さらに、図２０に示される例では、配線１９’は、層間接続構成物１８ｂ’を避けるために折れ曲がりながら延ばす必要がある。このような折れ曲がり部分は、配線パターンの特性インピーダンスに影響を与え、伝送信号の品質を劣化させる要因となる。これに対して、図１９に示される例においては、配線１９を直線的に延ばすことができ、折れ曲がり部分を少なくすることができるので、信号品質の観点からも好ましい。

0045

続いて、電源、グランド層のレイアウトの形状について説明する。図２３は、本実施形態に係る多層プリント配線板の配線層１６ｄのレイアウトを示している。すなわち、図２３は、電源層のレイアウトを示している。尚、配線層１６ｇであるグランド層のレイアウトも同じである。一方、図２４は、比較の為に、層間接続構成物１８を全て貫通スルーホールとした場合の例における電源層の形状を示している。

0046

図２３、２４の比較からわかるように、本実施形態では、層間接続構成物１８をブラインドビアホールとしていることにより、電源層に設けられた開口（アンチパッド）の数が少なくなっている。すなわち、導電体のエリアを大きくとることができるので、電源層におけるインピーダンス増大を最小限に抑えられることがわかる。

0047

また、本実施形態のように、ブラインドビアホールを用いることによって、スタブ（分岐）の観点からも伝送信号の品質が向上する。図２５〜２７を参照して、スタブと伝送信号の品質について説明する。図２５は、層間接続構成物１８として貫通スルーホールを用いた場合のプリント配線板の断面形状を示している。一方、図２６、２７は、層間接続構成物１８としてブラインドビアホールを用いた場合の断面図である。図２５〜２７の何れの例も、配線層１６ｏに設けられた配線が、層間接続構成物１８を介して最上層１６ｌ上に設けられた端子と接続されている。但し、図２５に示される例では、層間接続構成物１８は基板を貫通しているのに対して、図２６に示される例では配線層１６ｏまでしか延びていない。また、図２７に示される例では、層間接続構成物１８は配線層１６ｐまで延びている。

0048

図２５に示される例では、層間接続構成物１８のうち、配線層１６ｏから配線層１６ｒまでの部分（スタブ２９）部分は容量負荷となってしまう。このような容量負荷は、伝送信号の品質を劣化させる要因となる。これに対して、図２６、２７に示される例では、スタブ部分が完全に削除（図２６）されているか、又は削減（図２７）されている。

0049

すなわち、層間接続構成物１８をブラインドビアホールとすることにより、スタブ２９を削除又は削減することができ、スタブの存在による伝送信号の品質劣化を防ぐことができる。

0050

（第２の実施形態）
本発明の第２の実施形態について、図２８〜３２を参照しつつ説明する。図２８〜３２は、本実施形態に係る多層プリント配線板１１の各配線層の配線レイアウトを示す図である。図２８はメモリを実装する実装面２０を、図２９は裏面２１を、図３０は内層配線層２２を、図３１は電源、グランド層２３を示している。また、図３２は、多層プリント配線板１１の断面図である。

0051

図３２に示されるように、この多層プリント配線板１１には、裏面層２１、電源グランド層２３、内層配線層２２、及び実装面２０がこの順に積層されている。この多層プリント配線板１１には、層間接続構成物１８として貫通スルーホール、ブラインドビアホールが設けられている。

0052

図２８に示されるように、実装面２０には、メモリを実装するための多数の端子２４が配置されている。これらの端子２４のうち、外側に位置するものに対しては、実装面２０上を延びる配線２５が接続されている。一方、中央側に位置する端子２４には、層間接続構成物１８から延びる配線２５が接続されている。

0053

図３０に示されるように、内層配線層２２には、外側の層間接続構成物１８に対して配線２６が接続されている。配線２６は、中央側の層間接続構成物１８には接続されていない。中央側の層間接続構成物１８は、電源グランド層２３を貫通して、更に下層の裏面層２１まで延びるように設けられている。

0054

図２９及び３２に示されるように、裏面層２１には、中央側の層間接続構成物１８のみが接続されている。これらの中央側の層間接続構成物１８には、裏面層２１上を延びる配線２７が接続されている。

0055

図３１に示されるように、電源グランド層２３には、中央側の層間接続構成物１８に対応する位置にのみ、アンチパッド２８が設けられる。内層配線層２２上で配線２６に接続された層間接続構成物１８は、更に下層側まで延ばす必要が無いので、電源グランド層２３のレイアウトに関しては影響を与えない。図１０で示した貫通スルーホールを用いた場合と比較して、本実施形態では電源グランド層２３におけるアンチパッド領域の面積を低減できる。その結果として、電源グランド層２３における導電体領域の面積を増やすことができ、アンチパッド２８の形成によるインピーダンス増大を抑制できる。

0056

ロジック部品の上面図である。
ロジック部品の側面図である。
ロジック部品の実装面を示す平面図である。
部品実装面のレイアウトを示す平面図である。
裏面のレイアウトを示す平面図である。
内層配線層のレイアウトを示す図である。
内層配線層のレイアウトを示す図である。
部品実装面の一部の拡大図である。
アンチパッドの説明図である。
電源グランド層の様子を示す説明図である。
一般的なロジック部品とインピーダンス低減用部品を実装した例の断面図である。
メモリモジュールの実装例である。
第１の実施形態にかかる多層プリント配線板の上面図である。
第１の実施形態にかかる多層プリント配線板の裏面図である。
図１３の部分拡大図である。
図１４の部分拡大図である。
図１５のＡＡ’に沿った断面図である。
内層配線層のレイアウトを示す図である。
図１８の部分拡大図である。
貫通スルーホールを用いた場合の内層配線層の部分拡大図である。
層間接続構成物間に設けることのできる配線数を説明する図である。
層間接続構成物間に設けることのできる配線数を説明するための図である。
第１の実施形態に係る多層プリント配線板の電源グランド層を示す図である。
貫通スルーホールを用いた場合における電源グランド層を示す図である。
貫通スルーホールを用いた場合の多層プリント配線板の断面図である。
ブラインドビアホールを用いた場合の多層プリント配線板の断面図である。
ブラインドビアホールを用いた場合の多層プリント配線板の断面図である。
第２の実施形態に係る多層プリント配線板の部品実装面を示す図である。
第２の実施形態に係る多層プリント配線板の裏面を示す図である。
第２の実施形態に係る多層プリント配線板の内層配線層を示す図である。
第２の実施形態に係る多層プリント配線板の電源グランド層を示す図である。
第２の実施形態に係る多層プリント配線板の断面図である。

0057

１層間接続構成物
２導電体パターン
３実装パッド
４スペース
５アンチパッド
６導電体
７プリント配線板
８ロジック部品
９インピーダンス低減用部品
１０メモリ
１１多層プリント配線板
１２メモリ搭載用エリア
１３ ロジック部品搭載用エリア
１４基板コネクタ
１５端子（ロジック部品用）
１６配線層
１７ 端子（基板コネクタ用）
１８ 層間接続構成物
１９配線
２０ メモリ実装面
２１ 裏面
２２内層配線層
２３電源グランド層
２４ 端子（メモリ搭載用）
２５ 配線（実装面上）
２６ 配線（内層配線上）
２７ 配線（裏面上）
２８ アンチパッド