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技術 多層プリント配線板

出願人 ピーエスフォールクスコエスエイアールエル
発明者 斉藤俊一管野利夫平石厚
出願日 2006年12月25日 (14年1ヶ月経過) 出願番号 2006-347849
公開日 2008年7月10日 (12年7ヶ月経過) 公開番号 2008-159897
状態 特許登録済
技術分野 プリント配線間の電気接続のための印刷要素 多層プリント配線板の製造
主要キーワード ロジック部品 最大本数 スタブ部分 導電体配線 最小スペース リード挿入孔 電源グランド 導電体領域
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図面 (20)

課題

メモリ搭載用プリント配線板において、インピーダンスの増大を抑制すること。

解決手段

メモリ搭載用の多層プリント配線板であって、積層された複数の配線層と、前記複数層の配線層の各々を電気的に接続する複数の層間接続構成物と、を具備し、前記複数の層間接続構成物の少なくとも一つは、ブラインドビアホールであること。

概要

背景

近年、メモリ等の記憶装置コントロールするための半導体装置(以下、ロジック部品)のパッケージ形状が、リードタイプから、より高密度電源グランド入出力ピンを配置できるCSP(Chip Size Package)タイプに移ってきている。同時に、パッケージ多ピン化が進み、パッケージを搭載するプリント配線板側におけるパターン設計制約も増加している。

図1〜3は、ロジック部品の外形例を示している。図1は、ロジック部品の上面図、図2は側面図、図3は、裏面側を示す図である。図3に示されるように、ロジック部品の裏面側には、多数の端子が配置される。なお、図3中、破線内は電源、グランドピンの端子を示している。

このようなロジック部品を搭載するためのプリント配線板の構成を、図4〜図8を用いて説明する。図4は、プリント配線板の部品実装面、図5は裏面、図6及び図7は内層配線層をそれぞれ示している。尚、図8は、部品実装面の一部を拡大した図である。図5〜8において、符号1は配線層間を接続する層間接続構成物を、符号2は導電体パターンを、符号3はロジック部品の実装パッドを、それぞれ示している。

図4に示されるように、部品実装面には、ロジック部品の裏面の端子に対応して、多数のロジック部品実装用のパッド(実装パッド3)が設けられている。これらの各実装パッド3には、信号線として導電体が接続されている。ここで、比較的外側に設けられた実装パッド3(図4の例では、最外側と外側から2列目)のものに対しては、部品実装面上に延ばされた導電体パターン2が接続されている。

一方、実装パッド3のうち、中央側に位置するものに対しては、部品実装面上のみの配線では信号線を接続することができない。比較的外側の実装パッド3用に延ばされた導電体パターン2によって、実装パッド3間のスペース占有されているからである。従って、中央側の実装パッド3に対しては、層間接続構成物1を設けることによって基板内層側からの接続が行われる。すなわち、図6や図7に示されるように、内層において中央側まで導電体パターン2を延ばし、層間接続構成物1を介して部品実装面上に引き出すことで、実装パッド3に信号線が接続される。

上記のような層間接続構成物1としては、基板の表裏に貫通する貫通スルーホールや、特許文献1に示されるようなリード挿入孔、特許文献2に記載されるようなビアホール、が知られている。

層間接続構成物1として、ビアホールやリード挿入孔を用いれば、配線層間を選択的に接続することができる。但し、これらは貫通スルーホールよりも多くの製造工程を必要とする。従って、メモリ搭載用のプリント配線板などでは、層間接続構成物として、貫通スルーホールが用いられていた。

特開2000−4086号 公報
特開平10−322027号 公報

概要

メモリ搭載用のプリント配線板において、インピーダンスの増大を抑制すること。メモリ搭載用の多層プリント配線板であって、積層された複数の配線層と、前記複数層の配線層の各々を電気的に接続する複数の層間接続構成物と、を具備し、前記複数の層間接続構成物の少なくとも一つは、ブラインドビアホールであること。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリ搭載用多層プリント配線板であって、積層された複数の配線層と、前記複数層の配線層の各々を電気的に接続する複数の層間接続構成物と、を具備し、前記複数の層間接続構成物の少なくとも一つは、ブラインドビアホールである多層プリント配線板。

請求項2

請求項1に記載された多層プリント配線板であって、前記複数の層間接続構成物は、前記複数層の配線層のうちの少なくとも一層である第1層に接続された第1層間接続構成物と、前記第1層に接続されないブラインドビアホールである第2層間接続構成物と、前記第1層に接続された第3層間接続構成物と、を備え、前記複数の層間接続構成物の前記第1層上への投影位置において、前記第1層間接続構成物と前記第2層間接続構成物とは隣接し、前記複数の層間接続構成物のうち前記第1層に接続されたもののなかで、前記第1層間接続構成物と前記第3層間接続構成物とは、前記第2層間接続構成物の第1層への投影位置を挟む様にして隣接し、前記第1層上には、前記第1層間接続構成物と前記第3層間接続構成物との間を横切る様に少なくとも一本の配線が設けられ、前記第1層上において、前記第1層間接続構成物と前記第3接続構成物間に配置することのできる最大配線可能数Naは、前記第2層間接続構成物が前記第1層に接続されていた場合に前記第1層間接続構成物と前記第3層間接続構成物との間に設けることのできる最大配線本数Nbよりも多い多層プリント配線板。

請求項3

請求項2に記載された多層プリント配線板であって、前記配線の本数Naは、前記第1層間接続構成物の中心と前記第3層間接続構成物の中心との間の距離Pと、n本目の配線の配線幅Wnと、n本目と(n+1)本目の配線間で必要な最小スペースGnと、前記第1層間接続構成物と隣接する配線との間で必要な最小スペースE1と、前記第3層間接続構成物と隣接する配線との間で必要な最小スペースE2と、前記第1層間接続構成物の外寸法D1と、前記第3層間接続構成物の外寸法D2とを用いて表される式P≧(W1+W2+・・・WNa−1+WNa)+(G1+G2+・・・+GNa−1)+(E1+E2)+{(D1+D2)/2}を満たすことのできる本数である多層プリント配線板。

請求項4

請求項2又は3に記載された多層プリント配線板であって、前記少なくとも一本の配線は、差動配線を含む多層プリント配線板。

請求項5

請求項2乃至4のいずれかに記載された多層プリント配線板であって、前記複数層の配線層の層数は、3層以上である多層プリント配線板。

請求項6

請求項2乃至5のいずれかに記載された多層プリント配線板であって、前記複数層の配線層のうちの最外層上には、複数の端子が設けられ、前記複数の端子は、少なくとも2つ以上の外部部品と電気的に接続される様に配置されている多層プリント配線板。

技術分野

0001

本発明は、多層プリント配線板に関する。

背景技術

0002

近年、メモリ等の記憶装置コントロールするための半導体装置(以下、ロジック部品)のパッケージ形状が、リードタイプから、より高密度電源グランド入出力ピンを配置できるCSP(Chip Size Package)タイプに移ってきている。同時に、パッケージ多ピン化が進み、パッケージを搭載するプリント配線板側におけるパターン設計制約も増加している。

0003

図1〜3は、ロジック部品の外形例を示している。図1は、ロジック部品の上面図、図2は側面図、図3は、裏面側を示す図である。図3に示されるように、ロジック部品の裏面側には、多数の端子が配置される。なお、図3中、破線内は電源、グランドピンの端子を示している。

0004

このようなロジック部品を搭載するためのプリント配線板の構成を、図4図8を用いて説明する。図4は、プリント配線板の部品実装面図5は裏面、図6及び図7内層配線層をそれぞれ示している。尚、図8は、部品実装面の一部を拡大した図である。図5〜8において、符号1は配線層間を接続する層間接続構成物を、符号2は導電体パターンを、符号3はロジック部品の実装パッドを、それぞれ示している。

0005

図4に示されるように、部品実装面には、ロジック部品の裏面の端子に対応して、多数のロジック部品実装用のパッド(実装パッド3)が設けられている。これらの各実装パッド3には、信号線として導電体が接続されている。ここで、比較的外側に設けられた実装パッド3(図4の例では、最外側と外側から2列目)のものに対しては、部品実装面上に延ばされた導電体パターン2が接続されている。

0006

一方、実装パッド3のうち、中央側に位置するものに対しては、部品実装面上のみの配線では信号線を接続することができない。比較的外側の実装パッド3用に延ばされた導電体パターン2によって、実装パッド3間のスペース占有されているからである。従って、中央側の実装パッド3に対しては、層間接続構成物1を設けることによって基板内層側からの接続が行われる。すなわち、図6図7に示されるように、内層において中央側まで導電体パターン2を延ばし、層間接続構成物1を介して部品実装面上に引き出すことで、実装パッド3に信号線が接続される。

0007

上記のような層間接続構成物1としては、基板の表裏に貫通する貫通スルーホールや、特許文献1に示されるようなリード挿入孔、特許文献2に記載されるようなビアホール、が知られている。

0008

層間接続構成物1として、ビアホールやリード挿入孔を用いれば、配線層間を選択的に接続することができる。但し、これらは貫通スルーホールよりも多くの製造工程を必要とする。従って、メモリ搭載用のプリント配線板などでは、層間接続構成物として、貫通スルーホールが用いられていた。

0009

特開2000−4086号 公報
特開平10−322027号 公報

発明が解決しようとする課題

0010

ロジック部品の多ピン化に伴い、プリント配線板の配線層は増加する傾向にある。具体例として、貫通スルーホール間に導電体パターンを1本通す配線ルールの場合を考えると、ロジック部品の端子が1列増えるごとに、プリント配線板の配線層を1層追加する必要がある。前出の図6図7が、その様子を表している。このような配線層の増加は、メモリモジュールプリント配線板設計に対して大きな制約となる。メモリモジュール用のプリント配線板では、ソケット等の現行ホームファクターを利用するため、配線板厚を変更することが困難であるからである。すなわち、プリント配線板のトータルの厚みを変更せずに層数を増やそうとしなければならず、一層の厚みを薄くしなければならない。しかしながら、各層の厚みを薄くすることは、導電体配線幅の微細化に対する製造上の限界や、配線の特性インピーダンス制約の観点から限界がある。具体的には、現行のメモリモジュール用プリント配線板では、10層を超えることは困難となっている。

0011

また、ロジック部品の多ピン化は、プリント配線板の電源、グランドのインピーダンスを増大させないで達成されることも求められる。プリント配線板のすべての電源、グランド層において、貫通スルーホールに対応する位置には、ショートを防ぐためにアンチパッド5を設ける必要がある。図9はアンチパッド5の概要を示す図である。図9において、符号1は層間接続構成物、符号6は導電体、符号4はショートを防ぐためのスペースである。

0012

図10は、図4図8で示した基板デザインにおける電源、グランド層のデザイン例を示す。図10に示されるように、アンチパッド5により、電源、グランドエリア(符号6)が削られていることがわかる。すなわち、電源、グランドエリアが削られ、結果としてプリント配線板の電源、グランドのインピーダンスが増大することがわかる。

0013

従って、電源、グランドのインピーダンスの増大を抑制した上で、ロジック部品の多ピン化に対応したプリント配線板が望まれる。

0014

また、メモリモジュールでは、プリント配線板上に効率良くメモリとロジック部品を実装しなければならないので、ロジック部品の反対側に、電源やグランドのインピーダンスを低減させるための部品を十分に搭載することができない。図11図12を用いて、この様子を説明する。図11は、一般的なロジック部品とインピーダンス低減用部品(例として、チップキャパシター)の実装例を示し、図12は、メモリモジュールのロジック部品、メモリ、インピーダンス低減用部品の実装例を示している。また、図11の符号7はプリント配線板、符号8はロジック部品、符号9a〜9eはインピーダンス低減用部品を示している。図12において、符号10a、10bは、メモリを示している。

0015

図11に示されるように、一般的なモジュールの場合、ロジック部品8の反対側には、多数のインピーダンス低減用部品9を実装することができる。これに対して、図12に示されるようなメモリモジュールの場合、ロジック部品8の反対側にはメモリ10を実装しなければならない。よって、実装することのできるインピーダンス低減用部品9の数は著しく少なくなる。従って、メモリ搭載用のプリント配線板では、インピーダンスを望むように低減させることが困難である。

0016

すなわち、特にメモリ搭載用のプリント配線板において、インピーダンスの増大を抑制することのできる技術の提供が望まれる。

課題を解決するための手段

0017

以下に、[発明を実施するための最良の形態]で使用される番号・符号を用いて、[課
題を解決するための手段]を説明する。これらの番号・符号は、[特許請求の範囲]の記
載と[発明を実施するための最良の形態]との対応関係を明らかにするために括弧付きで
付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載され
ている発明の技術的範囲の解釈に用いてはならない。

0018

本発明にかかる多層プリント配線板(11)は、メモリ搭載用の多層プリント配線板である。この多層プリント配線板(11)は、積層された複数の配線層(16)と、複数層の配線層(16)の各々を電気的に接続する複数の層間接続構成物(18)と、を具備する。複数の層間接続構成物(18)の少なくとも一つは、ブラインドビアホールである。

0019

上述のように、ブラインドビアホールを用いることによって、複数層の配線層(16)のうちで開口の形成される層を最小限とすることができる。従って、電源層やグランド層に形成される開口(アンチパッド)数を少なくすることができ、インピーダンスの増大を抑制することができる。

0020

上記の多層プリント配線板(11)において、好ましくは、複数の層間接続構成物(18)は、複数層の配線層(16)のうちの少なくとも一層である第1層(16h)に接続された第1層間接続構成物(18a)と、第1層(16h)に接続されないブラインドビアホールである第2層間接続構成物(18b)と、第1層(16h)に接続された第3層間接続構成物(18c)と、を有する。複数層の層間接続構成物(18)の第1層(16h)上への投影位置において、第1層間接続構成物(18a)と第2層間接続構成物(18b)とは隣接している。複数の層間接続構成物(18)のうち第1層(16h)に接続されたものののなかで、第1層間接続構成物(18a)と第3層間接続構成物(18c)とは、第2層間接続構成物(18b)の第1層(16h)への投影位置を挟むようにして隣接している。第1層(16h)上において、第1層間接続構成物(18a)と第3接続構成物(18c)間に配置することのできる最大配線可能数Naは、第2層間接続構成物(18b)が第1層(16h)に接続されていた場合に第1層間接続構成物(18a)と第3層間接続構成物(18c)との間に設けることのできる最大配線本数Nbよりも多い。

0021

上述のように、第2層間接続構成物(18b)をブラインドビアホールとすることにより、第1層間接続構成物と第3層間接続構成物との間に、多数の配線を設けることができる。第2層間接続構成物(18b)が貫通スルーホールであった場合には、第1層(16h)上に配置される配線を、第2層間接続構成物が存在する位置を避けるようにレイアウトしなければならない。これに対して、上述のように第2層間接続構成物(18b)をブラインドビアホールとすることで、第2層間接続構成物(18b)の位置とは関係無く配線をレイアウトすることができる。また、第1層上において、隣接する層間接続構成物(18a、18c)間のスペースを広くすることができるので、配線を直線的に延ばし易くなる。配線を直線的に延ばすことで、伝送信号品質劣化を抑制することができる。

0022

上記の多層プリント配線板(11)において、配線(19)の本数Naは、第1層間接続構成物(18a)の中心と第3層間接続構成物(18c)の中心との間の距離Pと、n本目の配線19nの配線幅Wnと、n本目と(n+1)本目の配線間で必要な最小スペースGnと、第1層間接続構成物(18a)と隣接する配線との間で必要な最小スペースE1と、第3層間接続構成物(18c)と隣接する配線との間で必要な最小スペースE2と、第1層間接続構成物(18a)の外寸法D1と、第3層間接続構成物(18c)の外寸法D2とを用いて表される式
P≧(W1+W2+・・・WNa−1+WNa)+(G1+G2+・・・+GNa−1)+(E1+E2)+{(D1+D2)/2}
を満たすことのできる本数である。

0023

上記の多層プリント配線板(11)において、その少なくとも一本の配線(19)は、差動配線を含むことが好ましい。

0024

上記の多層プリント配線板(11)において、複数層の配線層(16)には、メモリモジュールを搭載するための配線が形成されていることが好ましい。

0025

上記の多層プリント配線板(11)において、複数層の配線層(16)の層数は、3層以上であることが好ましい。

0026

上記の多層プリント配線板(11)において、複数層の配線層(16)のうちの最外層(16a,16k)上には、複数の端子(15,17)が設けられ、複数の端子(15,17)は、少なくとも2つ以上の外部部品と電気的に接続される様に配置されていることが好ましい。

発明の効果

0027

本発明に依れば、インピーダンスの増大を抑制することのできる多層プリント配線板が提供される。

発明を実施するための最良の形態

0028

(第1の実施形態)
添付の図面を参照しつつ、本発明の第1の実施形態について説明する。図13は、本実施形態に係る多層プリント配線板11の上面図であり、図14は裏面図を示している。

0029

図13、14に示されるように、多層プリント配線板11の上面及び裏面には、メモリを搭載するための複数のエリア12(a〜u)と、ロジック部品を搭載するためのエリア13と、基板コネクタ14とが設けられている。

0030

図15、16は、図13、14の一部を拡大して示した図である。図15、16に示されるように、各ロジック部品搭載用エリア13内及びメモリ搭載用エリア12の中には、搭載部品との電気的接続の為に、多数の端子15が配置されている。

0031

図17は、図15線分AA’に沿った模式断面図である。図17に示されるように、多層プリント配線板11は、複数の配線層(10層;16a〜16k)が積層した構造を有している。尚、本実施形態では、10層の配線層が積層された場合について説明するが、3層以上の場合であれば、本発明を適用できる。

0032

図17において、複数の配線層(16a〜16k)のうちの最上層(16a)上には、ロジック部品8を搭載するための端子(15a〜15d)が描かれている。また、複数の配線層(16a〜16k)のうち、最上層16aと裏面16k上には、基板コネクタ14用の端子(17a、17b)がそれぞれ設けられている。複数の配線層(16a〜16k)のうち、配線層16dは内層電源層、配線層16gはグランド層である。

0033

各端子(15a〜15d)には、層間接続構成物18が接続されている。これらの層間接続構成物18は、複数の配線層間を選択的に接続するブラインドビアホールである。尚、本明細書中において、ブラインドビアホールとは、多層配線を貫通することなく、層間を接続する層間接続構成物のことをいう。層間接続構成物18のうち端子15dに対応するものは、配線層16cまで延びており、配線層16c上に形成された配線19aに接続されている。配線19aは、別の層間接続構成物を介して端子17aに接続されている。すなわち、ロジック部品用の端子15dは、基板コネクタ用の端子17aに電気的に接続されている。同様に、端子15bに接続された層間接続構成物18は、配線層16hまで延びて、配線層16h上に形成された配線19bに接続されている。配線19bは、別の層間接続構成物を介して、端子17bに接続されている。すなわち、ロジック部品用の端子15bは、基板コネクタ用の端子17bに電気的に接続されている。

0034

このように、層間接続構成物18として、ブラインドビアホールを用いることにより、ロジック部品用端子15bと基板コネクタ用端子17bとを接続する配線19b、及びロジック部品用端子15dと基板コネクタ用端子17aとを接続する配線19aを、同一断面上に設けることができる。端子15dに接続された層間接続構成物18が、配線層16hまで延びていないので、配線19bを紙面に対して非平行な方向へ迂回させる必要が無い。このことは、配線密度の向上に寄与する。

0035

また、配線層16dや16gが電源、グランド層であった場合は、端子15dに対応する層間接続構成物18が電源、グランド層を貫通してしまうことが無い。従って、層間接続構成物18として貫通スルーホールを用いた場合よりも、電源、グランド層のエリアを大きくとることができる。また、電源、グランド層16gや16dが、配線19a、19bの参照層であった場合にも、層間接続構成物18の形状的な影響を受けることが無く、電気的に一様な伝送線路構成を実現できる。

0036

続いて、内層の配線層の配線レイアウトについて説明する。図18は、複数の配線層(16a〜16k)のうちの配線層16h(第1層16h)上における配線のレイアウトを示す図である。図19は、図18における一部の領域Rを拡大した図である。

0037

図19には、複数の層間接続構成物18と、配線19との配置が描かれている。これらの複数の層間接続構成物18は、既述のようにブラインドビアホールである。複数の層間接続構成物18のうち、第1層16hに接続されたものは、黒丸で描かれている。なお、第1層16h上の配線19と電気的に接続されてはいないが、第1層16hを積層方向に跨ぐ様に設けられた層間接続構成物18も、第1層16hに接続されたものとして描かれている。また、第1層16hには接続されない層間接続構成物18bは、点線で示されている。一方、配線19は、複数の配線がペアとなって機能する差動配線である。

0038

図19に描かれた全ての層間接続構成物18の中で考えると、層間接続構成物18aは、層間接続構成物18bに隣接している。一方、第1層16hに接続された層間接続構成物18の中だけで考えると、層間接続構成物18aは層間接続構成物18cと、層間接続構成物18bに対応する位置を挟む様にして隣接している。

0039

このようなレイアウトにおいて、層間接続構成物18aと層間接続構成物18cとの間に設けることのできる配線19の本数Naについて、図21を参照しつつ説明する。図21には、隣接する層間接続構成物18(18aと18c)間に、Na本の配線19が配置されている様子を示している。層間接続構成物18aと18cの外寸法をそれぞれD1、D2、設計及び製造ルール上からn本目とn+1本目の配線19間で必要な最小スペースをGn、n本目の配線19の幅をWn、層間接続構成物18と隣接する配線との間で必要な最小スペースをそれぞれE1、E2、層間接続構成物18の中心間の距離をPとした場合、図21に示されるように、P≧{(W1+W2+・・・WNa−1+WNa)+(G1+G2+・・・+GNa−1)+(E1)+(E2)+(D1+D2)/2}を満たすことのできない本数の配線は配置することができない。逆にいえば、この式を満たすような配線数であれば、配置することができる。尚、上式において、配線幅Wnが配線の途中で変化するものについては、図22に示すように、当該配線長の50%を超える部分の幅をWnと定義する。また、50%を超える部分がない場合は、当該配線の最大の長さを持つ部分の幅をWnとする。また、層間接続構成物18aが例えば円形の場合、上記の「外寸法」は「外径」のことを指す。

0040

図19に示される例では、上述のような配線19の本数の制約から、層間接続構成物18aと層間接続構成物18cとの間に配置できる配線19の本数Naは、最大で7本であり、実際に7本の配線19が配置されている。尚、層間接続構成物18bは、第1層16hに接続されていないブラインドビアホールであるので、配線19の障害とはなっていない。

0041

一方、図20には、比較の為に、層間接続構成物18b’を貫通スルーホールとした場合の例が示されている。図20に示される例では、層間接続構成物18b’の存在が無視できない。よって、層間接続構成物18a’と18b’間に配置することのできる配線の最大本数Nbは、ブラインドビアホールを用いた場合よりも少なく、最大で5本となっている。

0042

このように、図19図20とを比較してわかるように、本実施形態では、層間接続構成物18bをブラインドビアホールとすることによって、隣接する層間接続構成物間に多数(7本)の配線を配置することができる。

0043

また、図20で示される例では、層間接続構成物18b’が障害となっているために、配線19’の幅が、層間接続構成物18a’と18b’間で細くしなければならない場合がある。配線幅が位置によって変化すると、伝送される信号の特性が一様とならない。すなわち、電気的に一様な配線では無くなっていることを示している。これに対して、図19に示される本実施形態では、配線19の幅は一定であり、電気的にも一様な配線である。特に、配線19が差動配線である場合には、他の層上に配線を設けることができないので、図20に示される例のように、配線19’の幅を細くして配置しなければならないことが多くなる。

0044

さらに、図20に示される例では、配線19’は、層間接続構成物18b’を避けるために折れ曲がりながら延ばす必要がある。このような折れ曲がり部分は、配線パターンの特性インピーダンスに影響を与え、伝送信号の品質を劣化させる要因となる。これに対して、図19に示される例においては、配線19を直線的に延ばすことができ、折れ曲がり部分を少なくすることができるので、信号品質の観点からも好ましい。

0045

続いて、電源、グランド層のレイアウトの形状について説明する。図23は、本実施形態に係る多層プリント配線板の配線層16dのレイアウトを示している。すなわち、図23は、電源層のレイアウトを示している。尚、配線層16gであるグランド層のレイアウトも同じである。一方、図24は、比較の為に、層間接続構成物18を全て貫通スルーホールとした場合の例における電源層の形状を示している。

0046

図23、24の比較からわかるように、本実施形態では、層間接続構成物18をブラインドビアホールとしていることにより、電源層に設けられた開口(アンチパッド)の数が少なくなっている。すなわち、導電体のエリアを大きくとることができるので、電源層におけるインピーダンス増大を最小限に抑えられることがわかる。

0047

また、本実施形態のように、ブラインドビアホールを用いることによって、スタブ分岐)の観点からも伝送信号の品質が向上する。図25〜27を参照して、スタブと伝送信号の品質について説明する。図25は、層間接続構成物18として貫通スルーホールを用いた場合のプリント配線板の断面形状を示している。一方、図26、27は、層間接続構成物18としてブラインドビアホールを用いた場合の断面図である。図25〜27の何れの例も、配線層16oに設けられた配線が、層間接続構成物18を介して最上層16l上に設けられた端子と接続されている。但し、図25に示される例では、層間接続構成物18は基板を貫通しているのに対して、図26に示される例では配線層16oまでしか延びていない。また、図27に示される例では、層間接続構成物18は配線層16pまで延びている。

0048

図25に示される例では、層間接続構成物18のうち、配線層16oから配線層16rまでの部分(スタブ29)部分は容量負荷となってしまう。このような容量負荷は、伝送信号の品質を劣化させる要因となる。これに対して、図26、27に示される例では、スタブ部分が完全に削除(図26)されているか、又は削減(図27)されている。

0049

すなわち、層間接続構成物18をブラインドビアホールとすることにより、スタブ29を削除又は削減することができ、スタブの存在による伝送信号の品質劣化を防ぐことができる。

0050

(第2の実施形態)
本発明の第2の実施形態について、図28〜32を参照しつつ説明する。図28〜32は、本実施形態に係る多層プリント配線板11の各配線層の配線レイアウトを示す図である。図28はメモリを実装する実装面20を、図29は裏面21を、図30は内層配線層22を、図31は電源、グランド層23を示している。また、図32は、多層プリント配線板11の断面図である。

0051

図32に示されるように、この多層プリント配線板11には、裏面層21、電源グランド層23、内層配線層22、及び実装面20がこの順に積層されている。この多層プリント配線板11には、層間接続構成物18として貫通スルーホール、ブラインドビアホールが設けられている。

0052

図28に示されるように、実装面20には、メモリを実装するための多数の端子24が配置されている。これらの端子24のうち、外側に位置するものに対しては、実装面20上を延びる配線25が接続されている。一方、中央側に位置する端子24には、層間接続構成物18から延びる配線25が接続されている。

0053

図30に示されるように、内層配線層22には、外側の層間接続構成物18に対して配線26が接続されている。配線26は、中央側の層間接続構成物18には接続されていない。中央側の層間接続構成物18は、電源グランド層23を貫通して、更に下層の裏面層21まで延びるように設けられている。

0054

図29及び32に示されるように、裏面層21には、中央側の層間接続構成物18のみが接続されている。これらの中央側の層間接続構成物18には、裏面層21上を延びる配線27が接続されている。

0055

図31に示されるように、電源グランド層23には、中央側の層間接続構成物18に対応する位置にのみ、アンチパッド28が設けられる。内層配線層22上で配線26に接続された層間接続構成物18は、更に下層側まで延ばす必要が無いので、電源グランド層23のレイアウトに関しては影響を与えない。図10で示した貫通スルーホールを用いた場合と比較して、本実施形態では電源グランド層23におけるアンチパッド領域面積を低減できる。その結果として、電源グランド層23における導電体領域の面積を増やすことができ、アンチパッド28の形成によるインピーダンス増大を抑制できる。

図面の簡単な説明

0056

ロジック部品の上面図である。
ロジック部品の側面図である。
ロジック部品の実装面を示す平面図である。
部品実装面のレイアウトを示す平面図である。
裏面のレイアウトを示す平面図である。
内層配線層のレイアウトを示す図である。
内層配線層のレイアウトを示す図である。
部品実装面の一部の拡大図である。
アンチパッドの説明図である。
電源グランド層の様子を示す説明図である。
一般的なロジック部品とインピーダンス低減用部品を実装した例の断面図である。
メモリモジュールの実装例である。
第1の実施形態にかかる多層プリント配線板の上面図である。
第1の実施形態にかかる多層プリント配線板の裏面図である。
図13部分拡大図である。
図14の部分拡大図である。
図15のAA’に沿った断面図である。
内層配線層のレイアウトを示す図である。
図18の部分拡大図である。
貫通スルーホールを用いた場合の内層配線層の部分拡大図である。
層間接続構成物間に設けることのできる配線数を説明する図である。
層間接続構成物間に設けることのできる配線数を説明するための図である。
第1の実施形態に係る多層プリント配線板の電源グランド層を示す図である。
貫通スルーホールを用いた場合における電源グランド層を示す図である。
貫通スルーホールを用いた場合の多層プリント配線板の断面図である。
ブラインドビアホールを用いた場合の多層プリント配線板の断面図である。
ブラインドビアホールを用いた場合の多層プリント配線板の断面図である。
第2の実施形態に係る多層プリント配線板の部品実装面を示す図である。
第2の実施形態に係る多層プリント配線板の裏面を示す図である。
第2の実施形態に係る多層プリント配線板の内層配線層を示す図である。
第2の実施形態に係る多層プリント配線板の電源グランド層を示す図である。
第2の実施形態に係る多層プリント配線板の断面図である。

符号の説明

0057

1層間接続構成物
2導電体パターン
3実装パッド
4スペース
5アンチパッド
6導電体
7プリント配線板
8ロジック部品
9インピーダンス低減用部品
10メモリ
11多層プリント配線板
12メモリ搭載用エリア
13 ロジック部品搭載用エリア
14基板コネクタ
15端子(ロジック部品用)
16配線層
17 端子(基板コネクタ用)
18 層間接続構成物
19配線
20 メモリ実装面
21 裏面
22内層配線層
23電源グランド層
24 端子(メモリ搭載用)
25 配線(実装面上)
26 配線(内層配線上)
27 配線(裏面上)
28 アンチパッド

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