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技術 不揮発性半導体メモリおよびその製造方法

出願人 沖電気工業株式会社
発明者 湯田崇
出願日 2006年9月22日 (14年4ヶ月経過) 出願番号 2006-257576
公開日 2008年4月3日 (12年10ヶ月経過) 公開番号 2008-078485
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 層間配線層 半導体形成領域 所定膜 電荷蓄積部分 一列おき マスクROM 窒化シリコン膜パターン 零ボルト
関連する未来課題
重要な関連分野

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図面 (8)

課題

1個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを提供する。

解決手段

メモリトランジスタは、チャネル形成領域103を挟んでドレイン領域103およびソース領域104が形成され、チャネル形成領域103上に第1絶縁膜105が形成され、第1絶縁膜105上に、ドレイン領域103から離間して電荷蓄積部106が形成され、電荷蓄積部106の側面および上面を覆うように第2絶縁膜107が形成され、第1絶縁膜105上の、ドレイン領域103と電荷蓄積部106との間に、第1制御電極108が形成され、第2絶縁膜107上に第2制御電極109が形成される。そして、チャネル形成領域102に、ドレイン領域103から電荷蓄積部106に電荷注入するための第1制御電極108のしきい値電圧が互いに異なる、複数の電荷移動領域102A〜102Cが形成される。

概要

背景

従来より、書き換え可能な不揮発性半導体メモリとして、窒化シリコン膜等からなる電荷蓄積部を有するトランジスタを用いたメモリが知られている。電荷蓄積部を有するトランジスタでは、かかる電荷蓄積部に電荷蓄積されている場合と蓄積されていない場合とで、しきい値電圧相違する。したがって、電荷蓄積部に対する充電放電によって、このトランジスタに対して1ビット分のデータを記録することができる。

一方、1個のトランジスタに2ビット分のデータを記録することができるマスクROM(Read Only Memory)として、例えば下記特許文献1に開示されたものが知られている。特許文献1のトランジスタでは、チャネル形成領域14が、チャネル幅方向に沿って二つの領域14a,14bに分割されている(同文献の図2(B)参照)。そして、領域14aに対する不純物イオン注入/不注入(したがってしきい値電圧の高低)によって1ビット目のデータが書き込まれ、さらに、領域14bに対する不純物イオンの注入/不注入によって2ビット目のデータが書き込まれる。このとき、特許文献1の技術では、不純物イオンを注入する場合の注入量を領域14a,14bで異ならせることにより、領域14a,14bのしきい値電圧Vtha,Vthb(ここではVtha<Vthbとする)に差異を持たせる(同文献の段落0011参照)。

当該トランジスタから、記憶値を読み出す際には、まず、ゲート電圧Vga(Vtha<Vga<Vthb)が印加される。このとき、領域14aに不純物イオンが注入されている場合は、この領域14aにチャネルが形成されてトランジスタがオンする。一方、領域14aに不純物イオン注入されていない場合は、領域14aにチャネルが形成されないので、トランジスタがオンしない。したがって、ゲート電圧Vgaが印加されたときにドレイン電流が発生するか否かによって、1ビット目の記憶値を読み出すことができる。

次いで、2ビット目を読み出すために、ゲート電圧を、Vgb(Vthb<Vgb)まで上昇させる。このとき、領域14bに不純物イオンが注入されていれば、領域14bにチャネルが形成されるので、トランジスタのチャネル幅が増大し、このためドレイン電流も増加する。一方、領域14bに不純物イオンが注入されていない場合には、領域14bにチャネルが形成されないので、トランジスタのチャネル幅は変化せず、このためドレイン電流も変化しない。したがって、ドレイン電流の増大/非増大によって、2ビット目の記憶値を読み出すことができる(同文献の段落0013参照)
特開平5−13724号公報

概要

1個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを提供する。各メモリトランジスタは、チャネル形成領域103を挟んでドレイン領域103およびソース領域104が形成され、チャネル形成領域103上に第1絶縁膜105が形成され、第1絶縁膜105上に、ドレイン領域103から離間して電荷蓄積部106が形成され、電荷蓄積部106の側面および上面を覆うように第2絶縁膜107が形成され、第1絶縁膜105上の、ドレイン領域103と電荷蓄積部106との間に、第1制御電極108が形成され、第2絶縁膜107上に第2制御電極109が形成される。そして、チャネル形成領域102に、ドレイン領域103から電荷蓄積部106に電荷を注入するための第1制御電極108のしきい値電圧が互いに異なる、複数の電荷移動領域102A〜102Cが形成される。

目的

この発明の課題は、1個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを安価に提供する点にある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体基板の表面に、チャネル形成領域を挟んで形成された第1、第2高濃度不純物領域と、前記チャネル形成領域上に形成された第1絶縁膜と、前記第1絶縁膜上に、前記第1高濃度不純物領域から離間して形成された電荷蓄積部と、前記電荷蓄積部の側面および上面を覆う第2絶縁膜と、前記第1絶縁膜上の、前記第1高濃度不純物領域と前記電荷蓄積部との間に形成された第1制御電極と、前記第2絶縁膜上に形成された第2制御電極と、を有し、前記チャネル形成領域が、前記第1高濃度不純物領域から前記電荷蓄積部に電荷注入するための前記第1制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有する、メモリトランジスタを備えることを特徴とする不揮発性半導体メモリ

請求項2

前記複数の電荷移動領域が、前記第1制御電極直下の前記チャネル形成領域をチャネル幅方向に分割し、それぞれの被分割領域の不純物濃度を異ならせることによって形成されたことを特徴とする請求項1に記載の不揮発性半導体メモリ。

請求項3

前記複数の電荷移動領域が、前記チャネル形成領域全体をチャネル幅方向に分割し、それぞれの被分割領域の不純物濃度を異ならせることによって形成されたことを特徴とする請求項1に記載の不揮発性半導体メモリ。

請求項4

前記チャネル領域が、2n−1個(nは前記メモリトランジスタに記憶させるビット数)の前記電荷移動領域を有することを特徴とする請求項1〜3のいずれかに記載の不揮発性半導体メモリ。

請求項5

前記第1高濃度不純物領域から前記電荷蓄積部に電荷を注入することによって前記メモリトランジスタへのデータ書き込みを行う際に、書き込み値に応じた個数の前記電荷移動領域にチャネルが形成されるように、前記第1制御電極の電位が設定されることを特徴とする請求項1〜4のいずれかに記載の不揮発性半導体メモリ。

請求項6

前記メモリトランジスタからのデータ読み出しを行う際に、前記第1制御電極の電位が、すべての前記電荷移動領域にチャネルが形成されるように設定され、前記第2制御電極の電位が、前記チャネル形成領域のうち、前記電荷蓄積部の電荷蓄積部分に対応する領域にはチャネルが形成されず、且つ、前記電荷蓄積部の電荷非蓄積部分に対応する領域にはチャネルが形成されるような値に設定される、ことを特徴とする請求項1〜5のいずれかに記載の不揮発性半導体メモリ。

請求項7

半導体基板の表面に、チャネル形成領域を挟んで形成された第1、第2高濃度不純物領域と、前記チャネル形成領域上に形成された第1絶縁膜と、前記第1絶縁膜上に、前記第1高濃度不純物領域から離間して形成された電荷蓄積部と、前記電荷蓄積部の側面および上面を覆う第2絶縁膜と、前記第1絶縁膜上の、前記第1高濃度不純物領域と前記電荷蓄積部との間に形成された第1制御電極と、前記第2絶縁膜上に形成された第2制御電極と、を有し、前記チャネル形成領域が、前記第1高濃度不純物領域から前記電荷蓄積部に電荷を注入するための前記第1制御電極のしきい値電圧が互いに異なる、3個の電荷移動領域を有するメモリトランジスタを備える不揮発性半導体メモリの製造方法であって、半導体基板の表面に所定膜を形成する第1工程と、前記所定膜を貫いて半導体基板表面に達する素子分離溝複数個形成する第2工程と、前記素子分離溝に素子分離膜を埋め込む第3工程と、前記所定膜を除去した後、前記素子分離膜の側面にサイドウォール状マスクパターンを形成する第4工程と、前記マスクパターンを用いて前記半導体基板のチャネル形成領域にしきい値調整用の第1不純物を導入する第5工程と、隣接する前記素子分離膜の対向する側面にそれぞれ形成された前記マスクパターンのうち、一方のみを除去する第6工程と、該第6工程で除去されなかった方の前記マスクパターンを用いて前記半導体基板の前記チャネル形成領域にしきい値調整用の第2不純物を導入する第7工程と、他方の前記マスクパターンを除去する第8工程と、を含むことを特徴とする不揮発性半導体メモリの製造方法。

請求項8

前記第1不純物と前記第2不純物とが、前記半導体形成領域の同じ深さまで導入されることを特徴とする請求項7に記載の不揮発性半導体メモリの製造方法。

技術分野

0001

この発明は、不揮発性半導体メモリおよびその製造方法に関し、より詳細には、不揮発性半導体メモリに多値化データを記憶させる技術に関する。この発明は、例えばツインMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)構造の不揮発性半導体メモリに適用することができる。

背景技術

0002

従来より、書き換え可能な不揮発性半導体メモリとして、窒化シリコン膜等からなる電荷蓄積部を有するトランジスタを用いたメモリが知られている。電荷蓄積部を有するトランジスタでは、かかる電荷蓄積部に電荷蓄積されている場合と蓄積されていない場合とで、しきい値電圧相違する。したがって、電荷蓄積部に対する充電放電によって、このトランジスタに対して1ビット分のデータを記録することができる。

0003

一方、1個のトランジスタに2ビット分のデータを記録することができるマスクROM(Read Only Memory)として、例えば下記特許文献1に開示されたものが知られている。特許文献1のトランジスタでは、チャネル形成領域14が、チャネル幅方向に沿って二つの領域14a,14bに分割されている(同文献の図2(B)参照)。そして、領域14aに対する不純物イオン注入/不注入(したがってしきい値電圧の高低)によって1ビット目のデータが書き込まれ、さらに、領域14bに対する不純物イオンの注入/不注入によって2ビット目のデータが書き込まれる。このとき、特許文献1の技術では、不純物イオンを注入する場合の注入量を領域14a,14bで異ならせることにより、領域14a,14bのしきい値電圧Vtha,Vthb(ここではVtha<Vthbとする)に差異を持たせる(同文献の段落0011参照)。

0004

当該トランジスタから、記憶値を読み出す際には、まず、ゲート電圧Vga(Vtha<Vga<Vthb)が印加される。このとき、領域14aに不純物イオンが注入されている場合は、この領域14aにチャネルが形成されてトランジスタがオンする。一方、領域14aに不純物イオン注入されていない場合は、領域14aにチャネルが形成されないので、トランジスタがオンしない。したがって、ゲート電圧Vgaが印加されたときにドレイン電流が発生するか否かによって、1ビット目の記憶値を読み出すことができる。

0005

次いで、2ビット目を読み出すために、ゲート電圧を、Vgb(Vthb<Vgb)まで上昇させる。このとき、領域14bに不純物イオンが注入されていれば、領域14bにチャネルが形成されるので、トランジスタのチャネル幅が増大し、このためドレイン電流も増加する。一方、領域14bに不純物イオンが注入されていない場合には、領域14bにチャネルが形成されないので、トランジスタのチャネル幅は変化せず、このためドレイン電流も変化しない。したがって、ドレイン電流の増大/非増大によって、2ビット目の記憶値を読み出すことができる(同文献の段落0013参照)
特開平5−13724号公報

発明が解決しようとする課題

0006

しかしながら、特許文献1の技術は、製造段階データ書き込みを行うための技術であり、書き換え可能な不揮発性半導体メモリに適用することはできない。

0007

この発明の課題は、1個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを安価に提供する点にある。

課題を解決するための手段

0008

(1)第1の発明は、半導体基板の表面にチャネル形成領域を挟んで形成された第1、第2高濃度不純物領域と、チャネル形成領域上に形成された第1絶縁膜と、第1絶縁膜上に第1高濃度不純物領域から離間して形成された電荷蓄積部と、電荷蓄積部の側面および上面を覆う第2絶縁膜と、第1絶縁膜上の第1高濃度不純物領域と電荷蓄積部との間に形成された第1制御電極と、第2絶縁膜上に形成された第2制御電極とを有する不揮発性半導体メモリに関する。

0009

そして、チャネル形成領域が、第1高濃度不純物領域から電荷蓄積部に電荷を注入するための第1制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有するメモリトランジスタを備える。

0010

(2)第2の発明は、半導体基板の表面にチャネル形成領域を挟んで形成された第1、第2高濃度不純物領域と、チャネル形成領域上に形成された第1絶縁膜と、第1絶縁膜上に第1高濃度不純物領域から離間して形成された電荷蓄積部と、電荷蓄積部の側面および上面を覆う第2絶縁膜と、第1絶縁膜上の第1高濃度不純物領域と電荷蓄積部との間に形成された第1制御電極と、第2絶縁膜上に形成された第2制御電極とを有し、チャネル形成領域が、第1高濃度不純物領域から電荷蓄積部に電荷を注入するための第1制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有するメモリトランジスタを備える不揮発性半導体メモリの製造方法に関する。

0011

そして、半導体基板の表面に所定膜を形成する第1工程と、所定膜を貫いて半導体基板表面に達する素子分離溝複数個形成する第2工程と、素子分離溝に素子分離膜を埋め込む第3工程と、所定膜を除去した後、素子分離膜の側面にサイドウォール状マスクパターンを形成する第4工程と、マスクパターンを用いて半導体基板のチャネル形成領域にしきい値調整用の第1不純物を導入する第5工程と、隣接する素子分離膜の対向する側面にそれぞれ形成されたマスクパターンのうち一方のみを除去する第6工程と、第6工程で除去されなかった方のマスクパターンを用いて半導体基板のチャネル形成領域にしきい値調整用の第2不純物を導入する第7工程と、他方のマスクパターンを除去する第8工程とを含む。

発明の効果

0012

(1)第1の発明に係る不揮発性半導体メモリでは、チャネル形成領域が、第1高濃度不純物領域から電荷蓄積部に電荷を注入するための第1制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有している。したがって、電荷蓄積部に電荷を注入するときのチャネル幅を、第1制御電極の印加電位によって制御することができ、これにより、電荷蓄積部に蓄積される電荷量を第1制御電極の印加電位によって高精度に制御することができる。したがって、第1の発明によれば、1個のメモリトランジスタに複数ビットのデータを記憶させることが可能になる。

0013

(2)第2の発明に係る不揮発性半導体メモリの製造方法では、素子分離膜の側面にサイドウォール状のマスクパターンを形成し(第4工程)、しきい値調整用の第1不純物を導入した後で(第5工程)、一方のマスクパターンを除去し(第6工程)、さらに、除去されなかった方のマスクパターンを用いて第2不純物を導入する(第7工程)。これにより、第2の発明によれば、少ない工程数で3個の電荷移動領域を形成することができる。

発明を実施するための最良の形態

0014

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

0015

第1の実施形態
以下、この発明に係る不揮発性半導体メモリの一実施形態について、図1図4を用いて説明する。この実施形態は、1個のメモリトランジスタに2ビットのデータを記憶させる場合を例に採って説明する。

0016

図1は、この実施形態に係る不揮発性半導体メモリの構造を示す概念図であり、(A)はチャネル長方向の断面図、(B)はチャネル幅方向の断面図(すなわち、(A)のB−B’断面図)、(C)は基板平面方向の断面図(すなわち、(A)のC−C’断面図)である。

0017

図1に示したように、この実施形態に係る不揮発性半導体メモリ100は、半導体基板101と、チャネル形成領域102と、ドレイン領域103と、ソース領域104と、第1絶縁膜105と、電荷蓄積部106と、第2絶縁膜107と、第1制御電極108と、第2制御電極109とを有する。

0018

半導体基板101は、例えば通常のp型シリコン基板である。

0019

ドレイン領域103およびソース領域104は、n型の高濃度不純物領域であり、半導体基板101の表面にチャネル形成領域102を挟んで形成される。この実施形態では、ドレイン領域103はビット線BLに接続され、ソース領域104はソース線SLに接続される。

0020

第1絶縁膜105は、チャネル形成領域102上に形成される、ゲート絶縁膜である。第1絶縁膜105としては、例えば、酸化シリコン膜を使用することができる。

0021

電荷蓄積部106は、第1絶縁膜105上に、例えば窒化シリコン膜によって形成される。図1に示したように、電荷蓄積部106は、ドレイン領域103から離間して、形成される。

0022

第2絶縁膜107は、電荷蓄積部106の側面および上面を覆うように、形成される。第2絶縁膜107としては、例えば酸化シリコン膜を使用することができる。

0023

第1制御電極108は、第1絶縁膜105表面のうち、ドレイン領域103と電荷蓄積部106との間の領域に形成される。第1制御電極108は、例えばn型ポリシリコンで形成することができる。第1制御電極108は、ワード線WLに接続される。

0024

第2制御電極109は、第2絶縁膜107を介して、電荷蓄積部106上に形成される。第2制御電極109は、例えばn型ポリシリコンで形成することができる。この実施形態では、第2制御電極109が、上述のソース線SLと一体に形成される。第1、第2制御電極108、109は、酸化シリコン膜等により絶縁される。

0025

チャネル形成領域102は、3個のp型電荷移動領域102A,102B,102Cを有する。これら電荷移動領域102A〜102Cは、第1制御電極108直下の領域をチャネル幅方向に三分割するように形成される。後述するように、ドレイン領域103から電荷蓄積部106に電荷を注入する際、電荷移動領域102A〜102Cには、第1制御電極108の印加電圧によってチャネルを形成することができる。電荷移動領域102A〜102Cは、互いに不純物濃度が異なるので、チャネル形成時のしきい値電圧も互いに異なる値になる。なお、この実施形態では、第1制御電極108直下のチャネル形成領域102Wのみを三分割して領域102A〜102Cとしたが、チャネル形成領域102の全域(すなわち、第1制御電極108直下のチャネル形成領域102Wおよび電荷蓄積部106直下のチャネル形成領域102Fの両方)をチャネル幅方向に三分割して、互いに異なるしきい値に形成してもよい。

0026

次に、図1に示した不揮発性半導体メモリ100の動作について、図2図4を用いて説明する。

0027

図2は、電荷移動領域102A〜102Cの特性を示すグラフである。図2のグラフにおいて、横軸は第1制御電極108(すなわちワード線WL)の印加電圧Vgであり、また、縦軸はドレイン領域103(すなわちビット線BL)を流れるドレイン電流Idsである。

0028

図2から解るように、この実施形態では、領域102A,102B,102Cのしきい値電圧VthA,VthB,VthCが、0<VthA<1<VthB<1.5<VthC<2[ボルト]になるように、これら領域102A〜102Cのp型不純物濃度を設定した。

0029

電荷移動領域102Aは、第1制御電極108の印加電圧がしきい値電圧VthAを超えた場合に、ドレイン電流を流す。同様に、電荷移動領域102B,102Cも、対応するしきい値VthB,VthCよりも高い電圧を印加された場合に、ドレイン電流を流す。この結果、図2から解るように、第1制御電極108の印加電圧が1ボルトのときは領域102Aのみに電流が流れるので総ドレイン電流Idsは5μAとなり、第1制御電極108の印加電圧が1.5ボルトのときは領域102A,102Bに電流が流れるので総ドレイン電流Idsは10μAとなり、第1制御電極108の印加電圧が2ボルトのときは全電荷移動領域102A〜102Cに電流が流れるので総ドレイン電流Idsは15μAとなる。

0030

このように、各電荷移動領域102A〜102Cは、同程度のドレイン電流が流れるように形成されることが望ましい。不揮発性半導体メモリ100の読み出し時に、記憶値毎の読み出し電流の差を均等にすることができ、書き込み制御が容易になるからである。各電荷移動領域102A〜102Cのドレイン電流を一致させるためには、例えば、電荷移動領域102A〜102Cのチャネル幅や深さを同一にすればよい。

0031

図3(A)〜(D)は、この実施形態に係る不揮発性半導体メモリ100のデータ書き込み動作を説明するための概念図である。

0032

不揮発性半導体メモリ100にデータを書き込む場合、ビット線BLの電圧(すなわちドレイン領域103の電圧)は例えば零ボルト、ソース線SLの電圧(すなわち、ソース領域104および第2制御電極109の電圧)は例えば6ボルトに設定される。そして、第1制御電極108(すなわちワード線WL)には、書き込みデータに応じた値の電圧Vgが、所定時間だけ印加される。

0033

図3(A)に示したように、不揮発性半導体メモリ100にデータ‘00’を書き込む場合、第1制御電極108に、所定時間、印加電圧Vgとして、2ボルトの電圧が印加される。上述のように(図2参照)、印加電圧Vgが2ボルトのときは、すべての電荷移動領域102A〜102Cに電流が流れ、総ドレイン電流Idは15μAになる。そして、電荷蓄積部106の全領域106A〜106Cに電荷が蓄積される。

0034

図3(B)に示したように、不揮発性半導体メモリ100にデータ‘01’を書き込む場合、第1制御電極108に、印加電圧Vgとして、1.5ボルトの電圧が印加される。電圧Vgの印加時間は、図3(A)の場合と同じである。上述のように、印加電圧Vgが1.5ボルトのときは、電荷移動領域102A,102Bのみに電流が流れ、総ドレイン電流Idは10μAになる。そして、電荷蓄積部106のうち、電荷移動領域102A,102Bに対応する領域106A,106Bのみに電荷が蓄積され、領域106Cには電荷が蓄積されない。領域106A,106Bに蓄積される電荷量は、それぞれ、図3(A)の場合と同じである。

0035

図3(C)に示したように、不揮発性半導体メモリ100にデータ‘10’を書き込む場合、第1制御電極108に、印加電圧Vgとして、1.0ボルトの電圧が印加される。電圧Vgの印加時間は、図3(A)の場合と同じである。上述のように、印加電圧Vgが1.0ボルトのときは、電荷移動領域102Aのみに電流が流れ、総ドレイン電流Idは5μAになる。そして、電荷蓄積部106のうち、領域106Aのみに電荷が蓄積され、領域106B,106Cには電荷が蓄積されない。領域106Aに蓄積される電荷量は、図3(A)の場合と同じである。

0036

図3(D)に示したように、不揮発性半導体メモリ100にデータ‘11’を書き込む場合、第1制御電極108の印加電圧Vgは零ボルトに設定される。このとき、ドレイン電流Idは0μAになる。したがって、電荷蓄積部106には、電荷が蓄積されない。

0037

このように、この実施形態では、電荷蓄積部106に対する電荷蓄積量を、第1制御電極108への電圧印加時間ではなく、該第1制御電極108の電圧によって制御することができる。

0038

図4(A)〜(D)は、この実施形態に係る不揮発性半導体メモリ100のデータ読み出し動作を説明するための概念図である。

0039

読み出し時には、ビット線BLの電圧(すなわちドレイン領域103の電圧)は例えば零ボルトに設定される。

0040

不揮発性半導体メモリ100からデータを読み出す場合、第1制御電極108の電位(ワード線WLの電位)は、すべての電荷移動領域102A〜102Cにチャネルが形成され得るように設定される(図2参照)。ここでは、第1制御電極108の電位を、2ボルトとする。

0041

また、第2制御電極109の電位(ソース線SLの電位)は、チャネル形成領域102のうち、電荷蓄積部106の電荷蓄積部分に対応する領域にはチャネルが形成されず、且つ、電荷蓄積部106の電荷非蓄積部分に対応する領域にはチャネルが形成され得るように設定される。チャネル形成領域102F(電荷蓄積部106直下の領域)のうち、電荷蓄積部106の電荷蓄積部分に対応する領域ではしきい値電圧が高くなり(VHとする)、電荷非蓄積部分に対応する領域ではしきい値電圧が低くなる(VLとする)。第2制御電極109の読み出し時電位Vrは、VL<Vr<VHとなるように設定される。ここでは、第2制御電極109の電位を、2.5ボルトとする。したがって、読み出し電流は、書き込みデータの値に応じて異なる。

0042

図4(A)に示したように、書き込みデータの値が‘00’の場合(すなわち、電荷蓄積部106の全領域106A〜106Cに電荷が蓄積されている場合)、チャネル形成領域102Fの全領域でしきい値がVHになり、読み出し電流が流れない。

0043

図4(B)に示したように、書き込みデータの値が‘01’の場合、(すなわち、電荷蓄積部106の領域106A,106Bのみに電荷が蓄積されている場合)、チャネル形成領域102Fのうち領域106A,106B直下の部分でしきい値がVHになる。したがって、領域106C直下の部分でのみ、読み出し電流が流れる。

0044

図4(C)に示したように、書き込みデータの値が‘10’の場合、(すなわち、電荷蓄積部106の領域106Aのみに電荷が蓄積されている場合)、チャネル形成領域102Fのうち領域106A直下の部分のみでしきい値がVHになる。したがって、領域106B,106C直下の部分でのみ、読み出し電流が流れる。このときの読み出し電流値は、図4(B)の場合の、約2倍になる。

0045

図4(D)に示したように、書き込みデータの値が‘11’の場合、(すなわち、電荷蓄積部106に電荷が全く蓄積されていない場合)、チャネル形成領域102Fの全領域で、読み出し電流が流れる。このときの読み出し電流値は、図4(B)の場合の、約3倍になる。

0046

このようにして、この実施形態では、電荷蓄積部106に対する電荷蓄積量に応じた読み出し電流を得ることができる。

0047

以上説明したように、この実施形態によれば、不揮発性半導体メモリ100の電荷蓄積部106に対する電荷蓄積量(すなわち、書き込みデータの値)を、第1制御電極108への電圧印加時間ではなく、該第1制御電極108の電圧によって制御することができる。このため、書き込み時に、メモリ特性の製造ばらつきによる影響が小さい。したがって、この実施形態によれば、不揮発性半導体メモリ100の歩留まりや、書き込み信頼性を向上させることができる。

0048

なお、ここでは、2ビットのデータを記憶する不揮発性半導体メモリを例に採って説明したが、3ビット以上のデータを記憶する不揮発性半導体メモリにこの発明を適用することも可能である。3ビット以上のデータを記憶させる場合も、電荷蓄積部に電荷を全く蓄積させない場合を記憶値の一つとすることができるので、全体として、2n−1個(nはメモリトランジスタに記憶させるビット数)の電荷移動領域をチャネル形成領域に設けることとすればよい。

0049

第2の実施形態
次に、この発明に係る製造方法の一実施形態について、図5図7を用いて説明する。この実施形態は、1個のメモリトランジスタに2ビットのデータを記憶させる不揮発性半導体メモリの製造方法を例に採って説明する。

0050

図5(A)〜(C)は、この実施形態に係る製造方法を説明するための概念的な平面図である。図6(A)〜(E)は、この実施形態に係る製造方法を説明するための工程断面図である。また、図7(A)〜(F)は、この実施形態に係る製造方法を説明するための工程断面図である。ここで、図6(A)は図5(A)のA−A’断面図、図7(A)は図5(B)のB−B’断面図、図7(E)は図5(C)のC−C’断面図である。

0051

(1)まず、半導体基板500の表面に、アクティブ領域501およびフィールド領域502が規定される。

0052

(2)半導体基板500の表面に、犠牲膜となる酸化膜601および窒化膜602を形成する。そして、窒化膜602上に、アクティブ領域501のみを覆うレジストパターン(図示せず)を形成する。さらに、このレジストパターンをマスクとしてエッチングを行うことにより、図5(A)および図6(A)に示したように、フィールド領域502の、酸化膜601、窒化膜602および半導体基板500の表面部分を除去する。

0053

(3)次に、フィールド酸化膜603を形成し、さらに、窒化膜602を除去する。そして、半導体基板500の全面にポリシリコンを堆積した後で、エッチングを施すことにより、フィールド酸化膜603の各側面に、サイドウォール状のポリシリコン膜604を形成する。続いて、これらのポリシリコン膜604をマスクとして、アクティブ領域501の表面に、しきい値調整用の第1のp型不純物(例えばBやBF2等)をイオン注入する。これにより、アクティブ領域501の表面に、図6(B)に示したような、不純物領域605が形成される。

0054

(4)半導体基板500の表面に、レジストパターン606を形成する。このレジストパターン606は、フィールド酸化膜603,603,・・・を一列おきに覆う。すなわち、奇数列目の各フィールド酸化膜603または偶数列目の各フィールド酸化膜603の一方が、レジストパターン606によって覆われる。さらに、レジストパターン606をマスクとしてエッチングを行うことにより、図6(C)に示したように、このレジストパターン606で覆われていない方のポリシリコン膜604が除去される。これにより、各アクティブ領域501に形成された、対向するポリシリコン膜604のうち、一方のみが除去されることになる。

0055

(5)レジストパターン606を除去した後、除去されなかった方のポリシリコン膜604をマスクとして、アクティブ領域501の表面に、しきい値調整用の第2のp型不純物(例えばBやBF2等)をイオン注入する。これにより、アクティブ領域501の表面に、図6(D)に示したような、不純物領域607が形成される。

0056

なお、第2のp型不純物は、上述の第1のp型不純物と同一である必要はなく、所望のしきい値が得られればよい。

0057

また、p型不純物領域605,607の深さは、必ずしも一致していなくてもよい。但し、各電荷移動領域は、チャネル形成時に流れる電流が一致することが望ましく、したがって、チャネル幅や深さは同一であることが望ましい。

0058

(6)周知のエッチング技術等を用いて、残りのポリシリコン膜604を除去する。また、フィールド酸化膜603の露出部分をエッチングして、アクティブ領域501とフィールド酸化膜603との間の段差を小さくする。この段差が大きいと、その後のワード線形成工程で、段差に沿ってワード線形成材料残留してしまい、ワード線間短絡する原因になるからである。

0059

以上により、アクティブ領域501に、図6(E)に示したような、不純物濃度が互いに異なる領域すなわち電荷移動領域102A〜102Cが完成する。

0060

(7)続いて、半導体基板500の全面に酸化シリコン膜701を形成し、さらに、この酸化シリコン膜701上に窒化シリコン膜を形成する。そして、周知のフォトリソグラフィ技術およびエッチング技術等を用いて、この窒化シリコン膜をパターニングする。これにより、図5(B)および図7(A)に示したような、犠牲膜としての窒化シリコン膜パターン503を得る。

0061

(8)酸化シリコン膜701の露出面上に、窒化シリコン膜702および酸化シリコン膜703を形成する。これにより、電荷蓄積部用ONO膜704が得られる。さらに、酸化シリコン膜703上にn+ポリシリコン膜を形成し、周知のエッチング技術を用いてサイドウォール状に加工することによって、図7(B)に示したような、第2制御電極705を得る。

0062

(9)窒化シリコン膜パターン503および第2制御電極705をマスクとしたエッチングによってONO膜704を除去する。そして、窒化シリコン膜702の側面を覆う酸化膜を形成することにより、電荷蓄積部706および第2絶縁膜707が完成する。さらに、これらの膜503,705をマスクとしてn型不純物(リンヒ素等)のイオンを注入する。これにより、ソース領域708が形成される。その後、半導体基板500の全面にn+ポリシリコンを堆積し、これを平坦化することにより、ソース線709を形成する。そして、第2制御電極705およびソース線709の表面を酸化することにより、酸化シリコン膜710を形成する。さらに、周知のエッチング技術等を用いて、窒化シリコン膜パターン503を除去することにより、図7(C)に示したような構造を得る。

0063

(10)半導体基板500の表面に露出したシリコン酸化膜701を除去した後、ゲート絶縁膜用のシリコン酸化膜711を形成し、さらに、半導体基板500の全面にn+ポリシリコン膜を堆積する。

0064

(11)周知のエッチング技術等を用いてn+ポリシリコン膜をサイドウォール状に加工することにより、図7(D)に示したような、第1制御電極713を形成する。

0065

(12)第1制御電極713、酸化シリコン膜710等をマスクとしてn型不純物(リン、ヒ素等)のイオンを注入することより、ドレイン領域714を形成する。そして、半導体基板500の全面に中間絶縁膜715を形成し、周知のフォトリソグラフィ技術およびエッチング技術等を用いて、コンタクトホール716を形成する。その後、周知の堆積技術等を用いて、コンタクトホール716内を充填する層間配線層717を、例えばタングステン(W)等により形成する。そして、周知の堆積技術やフォトリソグラフィ等を用いて、層間配線層717どうしを接続するビット線718を形成して、図7(E)および図5(C)に示したような構造を完成する。

0066

以上説明したように、この実施形態に係る不揮発性半導体メモリの製造方法では、素子分離膜603の側面にサイドウォール状のマスクパターン604を形成し、しきい値調整用のn+不純物をイオン注入した後で(上記工程(3)および図6(B)参照)、一方のマスクパターン604を除去し(上記工程(4)および図6(C)参照)、さらに、除去されなかった方のマスクパターンを用いてn+不純物をイオン注入する(上記工程(5)および図6(D)参照)。これにより、この実施形態によれば、少ない工程数で3個の電荷移動領域102A〜102Cを形成することができる。

図面の簡単な説明

0067

第1の実施形態に係る不揮発性半導体メモリの構造を示す概念図である。
第1の実施形態に係る不揮発性半導体メモリの特性を示すグラフである。
第1の実施形態に係る不揮発性半導体メモリのデータ書き込み動作を説明するための概念図である。
第1の実施形態に係る不揮発性半導体メモリのデータ読み出し動作を説明するための概念図である。
第2の実施形態に係る製造方法を説明するための概念的な平面図である。
第2の実施形態に係る製造方法を説明するための断面工程図である。
第2の実施形態に係る製造方法を説明するための断面工程図である。

符号の説明

0068

100不揮発性半導体メモリ
101半導体基板
102チャネル形成領域
103ドレイン領域
104ソース領域
105 第1絶縁膜
106電荷蓄積部
107 第2絶縁膜
108 第1制御電極
109 第2制御電極

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