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技術 半導体回路

出願人 ソニー株式会社
発明者 妹尾克徳
出願日 2007年9月25日 (13年2ヶ月経過) 出願番号 2007-248093
公開日 2008年1月31日 (12年10ヶ月経過) 公開番号 2008-022030
状態 特許登録済
技術分野 半導体集積回路 ICの設計・製造(配線設計等) 論理回路II
主要キーワード ユニット図 pチャネルMOS 高速化効果 目標最大 改善値 伝送素子 エンハンスメント型NMOSトランジスタ 改善後
関連する未来課題
重要な関連分野

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図面 (13)

課題

しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供する。

解決手段

低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Cから、およそその新たな最大遅延値Bまでの範囲にある遅延伝送パスとする。

概要

背景

近年、半導体回路では、低電力化のために、電源電圧DD下げる方法が一般的に取られている。
そして、電圧が下がったことによる伝送速度の劣化を補うために、各伝送配線経路に配置される伝送素子としての転送ゲートロジック回路を構成するトランジスタとして、しきい値電圧Vthが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。

一般に、速度vと電源電圧VDDとは次の関係を満足する。

[数1]
v∝VDD/(VDD−Vth)A …(1)

ここで、Aは速度飽和の影響を受ける係数で1〜2である。
この(1)式からわかるように、しきい値電圧Vthを小さくすることで、電源電圧VDDが下がっても速度低下を改善できる。

概要

低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供する。低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Cから、およそその新たな最大遅延値Bまでの範囲にある遅延伝送パスとする。

目的

本発明は、かかる事情に鑑みてなされたものであり、その目的は、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路であって、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部には、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置され、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした半導体回路。

請求項2

低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の遅延部にリピーターバッファが挿入されている請求項1記載の半導体回路。

請求項3

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項1記載の半導体回路。

請求項4

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項2記載の半導体回路。

請求項5

設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている機能ユニットが複数集積化され、しきい値電圧の絶対値を、他の伝送素子より小さい低しきい値電圧に設定すべき伝送素子があらかじめ決められた基準より多く含まれる機能ユニット単位で、伝送素子のしきい値電圧が他の機能ユニットの伝送素子より低く設定されている請求項1記載の半導体回路。

請求項6

少なくとも上記低しきい値電圧化すべき機能ユニットの基板が他の機能ユニットの基板と分離され、かつ、上記低しきい値電圧化すべき機能ユニットの基板電位を、通常のしきい値電圧より低くなるように調整する基板電位調整回路を有する請求項5記載の半導体回路。

請求項7

少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている請求項5記載の半導体回路。

請求項8

少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている請求項6記載の半導体回路。

請求項9

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項5記載の半導体回路。

請求項10

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項6記載の半導体回路。

請求項11

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項7記載の半導体回路。

請求項12

低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている請求項8載の半導体回路。

請求項13

上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている請求項1から12のいずれか1項に記載の半導体回路。

技術分野

0001

本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が配置された半導体回路に関するものである。

背景技術

0002

近年、半導体回路では、低電力化のために、電源電圧DD下げる方法が一般的に取られている。
そして、電圧が下がったことによる伝送速度の劣化を補うために、各伝送配線経路に配置される伝送素子としての転送ゲートロジック回路を構成するトランジスタとして、しきい値電圧Vthが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。

0003

一般に、速度vと電源電圧VDDとは次の関係を満足する。

0004

[数1]
v∝VDD/(VDD−Vth)A …(1)

0005

ここで、Aは速度飽和の影響を受ける係数で1〜2である。
この(1)式からわかるように、しきい値電圧Vthを小さくすることで、電源電圧VDDが下がっても速度低下を改善できる。

発明が解決しようとする課題

0006

しかしながら、トランジスタのサブスレッショルドリーク電流ILは、下記(2)式で表されるように、トランジスタのしきい値電圧Vthが下がることで、急増する。

0007

[数2]
IL∝exp(−Vth/S) …(2)

0008

ここで、Sはサブスレッショルドスウィングで、一般に80mV/dec程度である。

0009

従来、この低しきい値電圧トランジスタは半導体チップに対して全体的、またはかなり広範囲に適用されており、チップ規模が大きくなるとリークを発生する低しきい値電圧トランジスタの数も増大し、そのリーク電流電力の観点で問題となっている。

0010

たとえば、「IEEE JOURNALOF SOLID−STATCIRCUITS.VOL.31,NO.11.NOVEBER1996」や「IEEE JOURNAL OF SOLID−STATE CIRCUITS.VOL.32,NO.11.NOVEMBER 1997」に、最大450mWの電力中リーク電力が20mWやアクティブ17mW中リーク電力が4mWというように動作時においてもリーク電流は無視できなくなってきていることが報告されている。

0011

そのため、たとえば「IEEE JOURNALOF SOLID−STATECIRCUITS.VOL.30,NO.8.AUGUST 1995」に報告されているように、スタンバイ時のリーク電流を抑えるために、高しきい値電圧トランジスタのスイッチを低しきい値電圧トランジスタ回路直列に挿入しスタンバイ時に切り離すことでリーク電流を削減したり、「ISSCC95/SESSION 19/TECHNOLOGYGIRECTIONS:Quantum Computing & Low−Power Digital」に報告されているように、基板バイアスを制御することでスタンバイ時にしきい値電圧を大きくしてリーク電流を抑えるといった対策が必要になってしまう場合も考えられる。

0012

さらに、従来必要以上に広範囲に低しきい値電圧トランジスタを適用しているため、速度改善の必要のないクリティカルパスからはずれた速度の速い遅延の小さいパス群まで低しきい値電圧トランジスタが使われることにより、不必要に多くのリーク電流が発生しているという根本的問題があった。
この問題について、図面に関連付けてさらに説明する。

0013

図11および図12は全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路遅延パス)の遅延分布概念的に示す図である。
図において、横軸遅延値を表し、縦軸が遅延分布を表している。そして、図中、1が低しきい値電圧化前の遅延分布、2が低しきい値電圧化後の遅延分布、3が低しきい値電圧化前の最大遅延値、4が低しきい値電圧化後の最大遅延値(最大遅延値の改善値)をそれぞれ示している。

0014

図11に示すように、低しきい値電圧化を適用した場合には、遅延パス全体で高速化されることになる。
しかし、最大遅延値の改善値4より速い領域は低Vthを適用して高速化しても速度的に意味のない部分になる。
すなわち、図12ハッチングを施した部分は、不要に高速化され、つまり不必要にリークを発生している領域となる。
このように、電力、電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。

0015

本発明は、かかる事情に鑑みてなされたものであり、その目的は、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。

課題を解決するための手段

0016

上記目的を達成するため、本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路であって、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部には、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置され、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした。

0017

また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。

0018

また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の遅延部にリピーターバッファが挿入されている。

0019

また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。

0020

また、本発明では、設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている機能ユニットが複数集積化されている半導体回路であって、しきい値電圧の絶対値を、他の伝送素子より小さい低しきい値電圧に設定すべき伝送素子があらかじめ決められた基準より多く含まれる機能ユニット単位で、伝送素子のしきい値電圧が他の機能ユニットの伝送素子より低く設定されている。

0021

また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットの基板が他の機能ユニットの基板と分離され、かつ、上記低しきい値電圧化すべき機能ユニットの基板電位を、通常のしきい値電圧より低くなるように調整する基板電位調整回路を有する。

0022

また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている。

0023

また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。

0024

また、本発明では、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその伝送経路に低しきい値電圧の伝送素子が配置されて速度改善された遅延値までの遅延範囲にある遅延伝送経路とした。

0025

また、本発明では、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした。

0026

また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の当該遅延部にリピーターバッファが挿入されている。

0027

また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。

0028

本発明によれば、低しきい値電圧を適用限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流が最小に抑えられる。
その適用範囲とは、低しきい値電圧化の適用前の最大遅延値から、その遅延伝送経路が低しきい値電圧化で改善された遅延値、またはそれよりも遅い低しきい値電圧化された時の新たな最大遅延値である。
この低しきい値電圧化は、遅延伝送経路のトランジスタやセルレベルで行われる。その結果、低しきい値電圧化対象を最適に最小化できる効果がある。

0029

逆に、低しきい値電圧化の適用範囲が多く含まれるユニットベルで適用すると設計が簡単化する。

0030

また、配線抵抗Rと配線容量Cに基づくRC遅延により低しきい値電圧化による高速化効果が薄れる場合は、RC遅延部にリピーターバッファを挿入して改善される。
これにより、効率よく低しきい値電圧化の適用範囲が広げられる。
さらに、低しきい値電圧化の対象遅延伝送経路内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化が適用される。
これにより、効率よく速度改善効果を保ったままリーク電流を抑えることができる。

発明の効果

0031

以上説明したように、本発明によれば、低しきい値電圧化の適用を限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる。
また、遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので、低しきい値電圧化の対象を最適に最小化できる利点がある。

0032

また、本発明によれば、配線抵抗と配線容量に基づくRC遅延により低しきい値化による高速化効果が薄れる場合は、そのRC遅延部にリピーターバッファを挿入することから、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。

0033

さらに、本発明によれば、低しきい値電圧化の対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で低しきい値電圧化する伝送素子を選択して、適用することで、より効率よく速度改善効果を保ったままリーク電流を抑えることができる。

0034

また、本発明によれば、低しきい値電圧化の適用範囲が多く含まれるユニットレベルで適用することから、設計を簡単化できる利点がある。

発明を実施するための最良の形態

0035

第1実施形態
図1は、本発明に係る半導体回路の第1の実施形態を示すブロック図である。

0036

本半導体回路10は、同期系回路であって、信号送信側のフリップフロップFF)11−1,11−2,11−3、受信側のフリップフロップ12−1,12−2,12−3、送信側と受信側のフリップフロップを接続する主伝送経路(伝送パス)13,14,15、分岐パス13−1、15−1、高しきい値電圧の伝送素子としてのゲート素子16−1,16−2,16−3,16−4、および低しきい値電圧化された伝送素子としてのゲート素子17−1,17−2,17−3,17−4,17−5,17−6,17−7により構成されている。

0037

主伝送パス13は、信号送信側フリップフロップ11−1の出力と受信側フリップフロップ12−1の入力との間に接続されている。そして、主伝送パス13の分岐点13aから分岐パス13−1が分岐され、この分岐パス13−1がゲート素子17−2の一方の入力端子に接続されている。
そして、フリップフロップ11−1の出力と分岐点13aとの間の主伝送パス13にゲート素子16−1,16−2が配置され、分岐点13aと受信側フリップフロップ12−2の入力との間の主伝送パス13にゲート素子16−3が配置されている。

0038

主伝送パス14は、信号送信側フリップフロップ11−2の出力と受信側フリップフロップ12−2の入力との間に接続されている。
そして、フリップフロップ11−2の出力と受信側フリップフロップ12−2の入力との間の主伝送パス14にゲート素子16−4、17−1〜17−5が配置されている。
具体的には、ゲート素子17−1の一方の入力がゲート素子16−4の出力に接続され、ゲート素子17−1の出力がゲート素子17−2の他方の入力に接続され、ゲート素子17−2の出力側にゲート素子17−3〜17−5が接続されている。

0039

主伝送パス15は、信号送信側フリップフロップ11−3の出力と受信側フリップフロップ12−3の入力との間に接続されている。そして、主伝送パス15の分岐点15aから分岐パス15−1が分岐され、この分岐パス15−1がゲート素子17−1の一方の入力端子に接続されている。
そして、フリップフロップ11−3の出力と分岐点15aとの間の主伝送パス15にゲート素子17−6,17−7が配置されている。

0040

ゲート素子16−1,16−2,16−3,16−4は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちMIS系回路を用いて構成され、そのしきい値電圧Vthはゲート素子17−1〜17−7より高い値、たとえばNMOSトランジスタの場合には、通常のトランジスタと同様の0.8V程度に設定されている。

0041

ゲート素子17−1〜17−7は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちMIS系回路を用いて構成され、そのしきい値電圧Vthはゲート素子16−1〜16−74より低い値、たとえばNMOS系のエンハンスメント型トランジスタの場合には、通常のトランジスタの0.8V程度より低いしきい値電圧、たとえば0.3V〜0.6V度に設定される。また、低しきい値電圧トランジスタとしては、遅延パスの遅延値によっては、デプレッション型トランジスタにより構成される。

0042

なお、MOSトランジスタのしきい値電圧の設定は、たとえば製造工程において不純物添加濃度の調整により行われる。
また、通常のしきい値電圧を有するMOSトランジスタの基板電圧を、少なくとも信号伝送時に、たとえばある負電位からより高い電圧に切り換えることにより低しきい値電圧化を図るように構成することも可能である。
また、低しきい値電圧化は、トランジスタ単位あるいはセル単位で適用される。

0043

図2は、ゲート素子17−1(または17−2)の構成例を示す回路図である。
図2はゲート素子をNAND回路として構成した場合の一例である。

0044

図2に示すNAND回路は、低しきい値電圧化されたpチャネルMOS(PMOS)トランジスタPT171 ,PT172 およびエンハンスメント型NMOSトランジスタNT171 ,NT172 により構成されている。
電源電圧VDDの供給ライン出力ノードND171 との間にPMOSトランジスタPT171 ,PT172 が並列に接続され、出力ノードND171 と接地ラインとの間にNMOSトランジスタNT171 ,NT172 が直列に接続されている。
入力端子T171 がPMOSトランジスタPT171 およびNMOSトランジスタNT171 のゲートに接続され、入力端子T172 がPMOSトランジスタPT172およびNMOSトランジスタNT172 のゲートに接続されている。
そして、入力端子T171 が主伝送パス15(ゲート素子16−4の出力)に接続され、入力端子T182 が分岐パス15−1に接続され、出力端子TOUTがゲート素子17−2の他方の入力端子に接続されている。

0045

このNAND回路では、主伝送パス15および分岐パス15−1の信号レベルハイレベルの場合のみ、NMOSトランジスタNT171 ,NT172 の両方が導通状態となり、出力レベルローレベルとなる。

0046

上記したエンハンスメント型トランジスタの低しきい値電圧をいずれの値に設定するか、あるいはデプレッション型トランジスタを用いるかは、低しきい値電圧化した伝送素子としてのゲート素子の適用により、その遅延パスの不要な高速化やそれに伴う不要なリーク発生、スタンバイ時対応の必要性といった問題を解決し、低しきい値電圧化したゲート素子を適用したことによる速度改善効果を最大限に発揮しつつリーク電流を最小化できる、最適な範囲に限定できるか否かを考慮して決められる。

0047

以下に、本第1の実施形態に係る低しきい値電圧化の最適な適用範囲について、図3に関連付けて説明する。
図3は、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、21が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)、22が低しきい値電圧化後の遅延分布状態、23が低しきい値電圧化前の最大遅延値、24が低しきい値電圧化後の最大遅延値(最大遅延値の改善値)、25が低しきい値電圧化適用領域をそれぞれ示している。

0048

図1の同期系半導体回路10では、元々の遅延値が最大の遅延パスは、フリップフロップ11−3→主伝送パス15→ゲート素子17−6,17−7→分岐パス15−1→ゲート素子17−1→主伝送パス14→ゲート素子17−2〜17−5→フリップフロップ12−2の伝送経路である。
そして、低しきい値電圧化されたゲート素子17−1〜17−7の適用で、その最大遅延値が24の位置になっている。
この遅延値24が、チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり、他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値24の位置より高速なパスとなり、無用なリーク等の要因となる。
そこで、本第1の実施形態では、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値23から(これより高速で)これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値24までの(これより遅い)範囲にある遅延パスに限定している。
図3において、ハッチングを施した部分がその適用範囲である。

0049

すなわち、低しきい値電圧化したゲート素子をこの領域に適用して24で示す遅延値以下に高速化してシフトさせる、すなわち、新最大遅延値24以下に隠蔽させる。
この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し、つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。
そして、この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ、不要なリーク電流の発生が防止される。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。

0050

図1の半導体回路10においては、主伝送パス13を伝送される信号は、高しきい値電圧のトランジスタを用いて構成された3つのゲート素子16−1〜16−3を通って不要なリークを発生することなく、しかも大きく遅延することなく受信側フリップフロップ12−1に入力される。

0051

また、主伝送パス14を伝送される信号は、1つの高しきい値電圧のトランジスタを用いて構成されたゲート素子16−4、および低しきい値電圧化された5つのゲート素子17−1〜17−5を通って受信側フリップフロップ12−2に入力される。
この場合、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。

0052

また、主伝送パス15を伝送される信号は、2つの低しきい値電圧化されたゲート素子17−6,17−7を通って受信側フリップフロップ12−3に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。

0053

また、ゲート素子17−7から出力された信号は、分岐パス15−1に伝搬され、低しきい値電圧化された5つのゲート素子17−1〜17−5を通って受信側フリップフロップ12−2に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。

0054

以上説明したように、本第1の実施形態によれば、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値23から(これより高速で)これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値24までの(これより遅い)範囲にある遅延パスに限定したので、低しきい値電圧化による速度改善効果を最大限引き出しつつ、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えることができ、従来のようにチップに広範囲に適用されたような不要なリーク電流の問題を解決することができる。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。

0055

また、当然のことながら、低しきい値電圧化したゲート素子を適用する範囲の境界は元々の最大遅延の低しきい値電圧化による改善値や、後述する新たな最大遅延に100%厳密に一致していなくても本発明の意図する範囲から大きくはずれるわけではなく本発明は有効である。

0056

この図では一つの遅延パスにのみ適用しているが無論実際は適用領域にある一つ以上の遅延パスに適用される。
また、本第1の実施形態においては、同期回路で例を示しているが、非同期回路でも本発明が適用できることは言うまでもない。

0057

第2実施形態
図4は、本発明に係る半導体回路の第2の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、31が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。

0058

本第2の実施形態においては、たとえば遅延パス311は高しきい値電圧では遅延値Cで最大遅延パスとなっていて、低しきい値電圧化した伝送素子の適用で遅延値Aになる。
遅延パス312は、低しきい値電圧化した伝送素子の適用で遅延値Bに改善される。
遅延パス313は、低しきい値電圧化すると遅延値Dに改善される。

0059

通常だと元の最大遅延値Cが改善された遅延値Aでこれが改善された最大遅延となるが、何らかの理由で図の遅延パス312のように、遅延値Aより遅い遅延値Bで改善が止まってしまった場合は、遅延パス313は低しきい値電圧化して改善しても最大遅延値の改善には貢献しない。
このような場合には、配線抵抗Rおよび配線容量Cによる、いわゆるRC遅延が介在するような場合にもあり得ることであり、RC遅延自体は低しきい値電圧化の効果を受けないからである。
そして、この時、低しきい値電圧の適用限定範囲を改善後の最大遅延値Bから元の最大遅延値Cまでとすることで遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。

0060

このように、本第2の実施形態によれば、低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Cから、およそその新たな最大遅延値Bまでの範囲にある遅延伝送パスとすることから、遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。

0061

第3実施形態
図5は、本発明に係る半導体回路の第3の実施形態を示すブロック図である。

0062

本第3の実施形態では、第1の実施形態を示す図1の回路において、低しきい値電圧化したゲート素子17−1とゲート素子17−2とを接続する主伝送パス14に、いわゆるリピーターバッファ18を設けている。なお、本第3の実施形態では、リピーターバッファ18も低しきい値電圧化されたものを用いた例を示しているが、これに限定されるものではない。
このリピーターバッファ18は、低しきい値電圧のゲート素子を配置したことによる速度改善が、配線抵抗Rと配線容量Cに基づくRC遅延のために低しきい値電圧のゲート素子を配置する前の最大遅延伝送パスの改善より小さく、それが新たな最大遅延となる遅延伝送パスの当該遅延部に挿入されている。
本第3の実施形態では、この遅延部をゲート素子17−1とゲート素子17−2とを接続する主伝送パス14として説明しているが、この伝送パスに限定されるものでないことは勿論である。

0063

図6は、本発明に係る半導体回路の第3の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、41が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。

0064

本第3の実施形態においては、上述した第2の実施形態のように、元の最大遅延でない遅延パスが新たな最大遅延伝送パスになり、その原因がRC遅延であった場合に、そのRC遅延部にリピーターバッファ18を挿入することで、純粋なRC遅延成分を減らし、低しきい値電圧化の効果を上げることで、図4の遅延パス312のような改善であったのを、図6の遅延パス412のように遅延を改善して、有効に低しきい値電圧化の適用限定範囲を遅延値Aから遅延値Cと拡大して速度改善を図るものである。
ここでもしリピーターバッファ18による改善が遅延値Aに届かずその手前で止まった場合は、上述した第2の実施形態を示す図4に示すように、改善後の最大遅延値から遅延値Cまでが低しきい値電圧化の適用範囲となる。

0065

本第3の実施形態によれば、RC遅延により低しきい値電圧化の高速化効果が薄れる場合はRC遅延にリピーターバッファを挿入して改善することで、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。

0066

第4実施形態
図7は、本発明に係る半導体回路の第4の実施形態を示すブロック図である。

0067

本第4の実施形態と上述した第1の実施形態と異なる点は、元々の遅延値が最大の遅延パスである、フリップフロップ11−3→主伝送パス15→分岐パス15−1→主伝送パス14→フリップフロップ12−2の伝送パスに配置されるゲート素子の全てを低しきい値電圧化するのではなく、その一部のみのゲート素子を低しきい値電圧化したことにある。
具体的には、図7において、低しきい値電圧化したゲート素子17−2の出力とフリップフロップ12−2の入力との間に配置されるゲート素子17−3,17−4,17−5の代わりに、高しきい値電圧のままのトランジスタを用いて構成したゲート素子16−5,16−6,16−7を配置している。

0068

図8は、本発明に係る半導体回路の第4の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、51が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。

0069

本第4の実施形態では、遅延パス512,513を遅延最大伝送パスの遅延値Aより高速な範囲で低しきい値電圧化するトランジスタやセルを調整する。
これにより、低しきい値電圧化による速度改善効果を十分発揮した上で、さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。

0070

以上のように、本第4の実施形態によれば、低しきい値電圧化する対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化を適用することから、効率よく速度改善効果を保ったままリーク電流を抑えることができる。

0071

第5実施形態
図9は、本発明に係る半導体回路の第5の実施形態を説明するためのブロック図である。

0072

本第5の実施形態では、半導体チップ100内に形成される各機能ユニット101〜107のうち、高しきい値電圧のトランジスタを用いた機能ユニット101〜106と低しきい値電圧化した機能ユニット106,107とにユニット単位で分割している。
すなわち、本第5の実施形態においては、前述までの第1〜第4の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。

0073

本第5の実施形態によれば、前述までの第1〜第4の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。

0074

第6実施形態
図10は、本発明に係る半導体回路の第5の実施形態を説明するためのユニット図である。

0075

本第6の実施形態と前述した第5の実施形態と異なる点は、半導体チップ100内に形成される各機能ユニット101〜107のうち、高しきい値電圧のトランジスタを用いた機能ユニット101〜106と低しきい値電圧化する機能ユニット106,107とを基板で電気的に絶縁し(図中、破線で示している)、この基板分離された機能ユニット106,107の基板電位を、機能ユニットを構成するトランジスタのしきい値電圧が低くなるように、調整する基板電位調整回路110を設けたことにある。

0076

基板調整回路110は、機能ユニット106,107を構成するトランジスタが、たとえばNMOSトランジスタである場合、基板電位をある負電位からより高い電圧に調整して低しきい値電圧化を図る。

0077

すなわち、本第5の実施形態においては、前述までの第1〜第4の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。

0078

本第5の実施形態によれば、第4の実施形態と同様に、前述までの第1〜第4の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。

図面の簡単な説明

0079

本発明に係る半導体回路の第1の実施形態を示すブロック図である。
本発明に係るゲート素子の構成例を示す回路図である。
本発明の第1の実施形態に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
本発明に係る半導体回路の第2の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
本発明に係る半導体回路の第3の実施形態を示すブロック図である。
本発明に係る半導体回路の第3の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
本発明に係る半導体回路の第4の実施形態を示すブロック図である。
本発明に係る半導体回路の第4の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
本発明に係る半導体回路の第5の実施形態を説明するためのブロック図である。
本発明に係る半導体回路の第6の実施形態を説明するためのブロック図である。
全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路(遅延パス)の遅延分布を概念的に示す図であって、従来の課題を説明するための図である。

符号の説明

0080

10,10a,10b…半導体回路、11−1〜11−3…信号送信側フリップフロップ、12−2〜12−3…受信側フリップフロップ、13,14,15…主伝送パス、13−1,15−1…分岐パス、16−1〜16−7…高しきい値電圧のゲート素子、17−1〜17−7…低しきい値電圧化したゲート素子、18…リピーターバッファ、100,100a…半導体チップ、101〜105…高しきい値電圧のトランジスタで構成される機能ユニット、106,107…低しきい値電圧化される機能ユニット、110…基板電位調整回路。

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