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技術 シリコン系薄膜光電変換素子の製造方法、製造装置およびシリコン系薄膜光電変換素子

出願人 シャープ株式会社
発明者 三宮仁
出願日 2006年6月23日 (13年2ヶ月経過) 出願番号 2006-173847
公開日 2008年1月10日 (11年8ヶ月経過) 公開番号 2008-004813
状態 拒絶査定
技術分野 光起電力装置 CVD 光起電力装置
主要キーワード 可動仕切り 基幹装置 パルス変調出力 光電変換素子層 電力導入線 連続波形 投入電力量 n型半導体
関連する未来課題
重要な関連分野

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図面 (5)

課題

i型非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を同一の成膜室内プラズマCVD法により形成しても、i型非晶質シリコン系光電変換層にも良質な膜を得ることができる、シリコン系薄膜光電変換素子の製造方法、製造装置および光電変換素子を提供する。

解決手段

プラズマ発生用電力供給手段108にCW交流電源パルス変調された交流電源の両方を備え、CW交流電源を用いてi型結晶質シリコン系光電変換層を成膜し、パルス変調された交流電源を用いてi型非晶質シリコン系光電変換層を成膜する。パルス変調された交流電源では、瞬間的な印加電圧を大きくすることができ、均一なプラズマを発生させ、かつ、投入される電力量の時間平均値を低減し成膜速度を低下させることができるので、良質なi型非晶質シリコン系光電変換層が成膜できる。

概要

背景

近年、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用したシリコン系薄膜光電変換素子の開発および生産量の拡大が進められている。

シリコン系薄膜光電変換素子の特徴は、大面積の安価な基板上に、プラズマCVD装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した光電変換セルを分離接続させることにより、光電変換素子低コスト化高性能化を両立できる可能性を有している点である。

この光電変換素子の例として、非晶質シリコン系薄膜光電変換層とする光電変換素子層と、バンドギャップの異なる結晶質シリコン系薄膜を光電変換層とする光電変換素子層と、を積層した構造の積層型シリコン系薄膜光電変換素子が高変換効率を有する光電変換素子として注目を集めている。

しかしながら、このようなシリコン系薄膜光電変換素子の製造工程においては、デバイス作製基幹装置であるCVD装置に代表される製造装置の更なる低コスト化が、大規模な普及に対する課題のひとつとなっている。特にプラズマCVD装置においては、複数の半導体層を形成する必要がある。成膜条件あるいは使用ガスの異なる各半導体層の形成工程を別々のプラズマCVD成膜室内で行う方法が一般的であり、多数の成膜室が必要となる。

前述した非晶質シリコン系光電変換層結晶質シリコン系光電変換層を積層した積層型シリコン系薄膜光電変換素子のプラズマCVD成膜工程について、特許文献1には、結晶質シリコン系半導体層形成条件非晶質シリコン系半導体層の形成条件のうち、基板温度投入電力ガス流量を各々増加させ、さらに原料ガス水素濃度を高めることが好ましい旨の記載がある。すなわち、これらのシリコン系半導体膜を形成する工程においては、その形成条件が異なり、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を形成する場合より大きな投入電力が必要となる。

従来より、薄膜太陽電池のプラズマCVD装置としては、複数の成膜室(チャンバとも呼ばれる、以下同じ)を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。

インライン方式では、基板搬送動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるi型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、i型シリコン光電変換層の形成を行なう1つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられるという難点がある。

一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある1つの成膜室に不都合が生じた場合でも、他の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。

このような問題点に鑑みて、特許文献2には、p型半導体層、i型結晶質シリコン系光電変換層およびn型半導体層を、同一のプラズマCVD成膜室内で形成するシリコン系薄膜光電変換素子の製造方法が提案されている。

このように、シリコン系薄膜光電変換素子の半導体層を同一のプラズマCVD成膜室内において形成することにより、装置の簡略化および利用効率向上が試みられており、前述した積層型シリコン系薄膜光電変換素子の半導体膜形成工程においても同様の検討がなされている。
特開昭59−139682号公報
特開2000−252495号公報

概要

i型非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を同一の成膜室内プラズマCVD法により形成しても、i型非晶質シリコン系光電変換層にも良質な膜を得ることができる、シリコン系薄膜光電変換素子の製造方法、製造装置および光電変換素子を提供する。プラズマ発生用電力供給手段108にCW交流電源パルス変調された交流電源の両方を備え、CW交流電源を用いてi型結晶質シリコン系光電変換層を成膜し、パルス変調された交流電源を用いてi型非晶質シリコン系光電変換層を成膜する。パルス変調された交流電源では、瞬間的な印加電圧を大きくすることができ、均一なプラズマを発生させ、かつ、投入される電力量の時間平均値を低減し成膜速度を低下させることができるので、良質なi型非晶質シリコン系光電変換層が成膜できる。

目的

本発明は、上記の点に鑑みてなされたものであり、i非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を含むシリコン系薄膜光電変換素子の半導体層を同一の成膜室内でプラズマCVD法により形成するシリコン系薄膜光電変換素子の製造方法および製造装置であって、i非晶質シリコン系光電変換層の成膜速度を低下させ、かつ、アノード電極カソード電極電極間に均一なプラズマを発生させることが可能なシリコン系薄膜光電変換素子の製造方法および製造装置を提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

プラズマCVD法により同一の成膜室で、少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、前記i型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する工程と、前記i型結晶質シリコン系光電変換層をCW交流電力を用いて形成する工程と、前記パルス変調された交流電力と前記CW交流電力を切換える工程と、を有することを特徴とするシリコン系薄膜光電変換素子の製造方法。

請求項2

前記i型非晶質シリコン系光電変換層を形成する工程と前記i型結晶質シリコン系光電変換層を形成する工程は、前記成膜室に設けられたアノード電極カソード電極電極間距離が同一の構成で行われることを特徴とする請求項1に記載のシリコン系薄膜光電変換素子の製造方法。

請求項3

前記i型非晶質シリコン系光電変換層の光入射側に非晶質シリコン系半導体からなるp層を前記成膜室で形成する工程と、前記i型非晶質シリコン系光電変換層と前記p層の間に非晶質シリコン系半導体からなるバッファ層をパルス変調された交流電力を用いて前記成膜室で形成する工程と、をさらに有することを特徴とする請求項1または請求項2の何れか1項に記載のシリコン系薄膜光電変換素子の製造方法。

請求項4

プラズマCVD法により同一の成膜室で、少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、前記i型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する手段と、前記i型結晶質シリコン系光電変換層をCW交流電力を用いて形成する手段と、前記パルス変調された交流電力と前記CW交流電力を切換える手段と、を有することを特徴とするシリコン系薄膜光電変換素子の製造装置

請求項5

プラズマCVD法により同一の成膜室においてi型非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造装置であって、前記成膜室内に設置されたカソード電極とアノード電極の電極対と、前記i型非晶質シリコン系光電変換層形成用のパルス変調された交流電力と前記i型結晶質シリコン系光電変換層形成用のCW交流電力を切換えて前記カソード電極に供給する電力供給手段と、を備えていることを特徴とするシリコン系薄膜光電変換素子の製造装置。

請求項6

前記成膜室内にはカソード電極とアノード電極対が複数対設けられており、それらのうちの2以上のカソード電極は、1つのインピーダンス整合回路を介して1つの前記電力供給手段に接続されていることを特徴とする請求項4または請求項5の何れか1項に記載のシリコン系薄膜光電変換素子の製造装置。

請求項7

請求項1から請求項3の何れか1項に記載のシリコン系薄膜光電変換素子の製造方法または請求項4から請求項6の何れか1項に記載のシリコン系薄膜光電変換素子の製造装置を用いて製造されたシリコン系薄膜光電変換素子。

技術分野

0001

本発明は、シリコン系薄膜光電変換素子の製造方法、製造装置およびシリコン系薄膜光電変換素子に関するものであり、より詳しくは、同一の成膜室において少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層プラズマCVD法により形成するシリコン系薄膜光電変換素子の製造方法、製造装置およびそれらを用いて製造されたシリコン系薄膜光電変換素子に関するものである。

背景技術

0002

近年、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用したシリコン系薄膜光電変換素子の開発および生産量の拡大が進められている。

0003

シリコン系薄膜光電変換素子の特徴は、大面積の安価な基板上に、プラズマCVD装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した光電変換セルを分離接続させることにより、光電変換素子低コスト化高性能化を両立できる可能性を有している点である。

0004

この光電変換素子の例として、非晶質シリコン系薄膜光電変換層とする光電変換素子層と、バンドギャップの異なる結晶質シリコン系薄膜を光電変換層とする光電変換素子層と、を積層した構造の積層型シリコン系薄膜光電変換素子が高変換効率を有する光電変換素子として注目を集めている。

0005

しかしながら、このようなシリコン系薄膜光電変換素子の製造工程においては、デバイス作製基幹装置であるCVD装置に代表される製造装置の更なる低コスト化が、大規模な普及に対する課題のひとつとなっている。特にプラズマCVD装置においては、複数の半導体層を形成する必要がある。成膜条件あるいは使用ガスの異なる各半導体層の形成工程を別々のプラズマCVD成膜室内で行う方法が一般的であり、多数の成膜室が必要となる。

0006

前述した非晶質シリコン系光電変換層と結晶質シリコン系光電変換層を積層した積層型シリコン系薄膜光電変換素子のプラズマCVD成膜工程について、特許文献1には、結晶質シリコン系半導体層形成条件非晶質シリコン系半導体層の形成条件のうち、基板温度投入電力ガス流量を各々増加させ、さらに原料ガス水素濃度を高めることが好ましい旨の記載がある。すなわち、これらのシリコン系半導体膜を形成する工程においては、その形成条件が異なり、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を形成する場合より大きな投入電力が必要となる。

0007

従来より、薄膜太陽電池のプラズマCVD装置としては、複数の成膜室(チャンバとも呼ばれる、以下同じ)を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。

0008

インライン方式では、基板搬送動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるi型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、i型シリコン光電変換層の形成を行なう1つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられるという難点がある。

0009

一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある1つの成膜室に不都合が生じた場合でも、他の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。

0010

このような問題点に鑑みて、特許文献2には、p型半導体層、i型結晶質シリコン系光電変換層およびn型半導体層を、同一のプラズマCVD成膜室内で形成するシリコン系薄膜光電変換素子の製造方法が提案されている。

0011

このように、シリコン系薄膜光電変換素子の半導体層を同一のプラズマCVD成膜室内において形成することにより、装置の簡略化および利用効率向上が試みられており、前述した積層型シリコン系薄膜光電変換素子の半導体膜形成工程においても同様の検討がなされている。
特開昭59−139682号公報
特開2000−252495号公報

発明が解決しようとする課題

0012

しかしながら、結晶質シリコン系光電変換層と非晶質シリコン系光電変換層を含む積層型シリコン系薄膜光電変換素子を同一の成膜室内でプラズマCVD法により形成する場合には、以下のような問題が生じる。

0013

一般的に、良質な結晶質シリコン系薄膜層の形成条件および装置構成は、非晶質シリコン系薄膜層の場合よりもその設定範囲が狭く制限されるため、同一のプラズマCVD成膜室内において両薄膜層を形成するときは、結晶質シリコン系薄膜層の条件に適したように装置構成が設計される。

0014

上述したように、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を形成する場合より大きな投入電力が必要である。また、結晶質シリコン系半導体層を光電変換層として使用する場合には、その吸収係数が小さいため膜厚を厚くする必要があり、より速い成膜速度が要求される。これらの理由から、そのプラズマCVD装置の構成は、結晶質シリコン系半導体層形成条件において大きな電力プラズマ投入できるように設計されることが通常である。

0015

この装置を用いて、同一の成膜室内において非晶質シリコン系半導体層を形成する場合には、結晶質シリコン系半導体層の形成条件と異なるため以下のような問題がある。非晶質シリコン系半導体層を形成する場合、原料ガスの水素濃度が少ない(材料ガス希釈率が小さい)ため、結晶質シリコン系半導体層の形成時と同程度の電力を投入すると成膜速度が速くなり、その制御が難しくなる。また、i型非晶質シリコン系半導体層の形成において、その成膜速度を低下させることが膜質向上に好ましいことは一般的に知られている。成膜速度を低下させるために投入電力を小さくすることが考えられるが、所望の成膜速度とするために投入電力を小さくすると、アノード電極カソード電極電極間印加される電圧が小さくなり、結晶質シリコン系半導体層の形成条件に適した装置構成においては、その電極間に均一なプラズマを発生させておくことが難しくなる。

0016

本発明は、上記の点に鑑みてなされたものであり、i非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を含むシリコン系薄膜光電変換素子の半導体層を同一の成膜室内でプラズマCVD法により形成するシリコン系薄膜光電変換素子の製造方法および製造装置であって、i非晶質シリコン系光電変換層の成膜速度を低下させ、かつ、アノード電極とカソード電極の電極間に均一なプラズマを発生させることが可能なシリコン系薄膜光電変換素子の製造方法および製造装置を提供することを目的とする。

課題を解決するための手段

0017

本発明のプラズマCVD法により同一の成膜室で、少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、前記i型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する工程と、前記i型結晶質シリコン系光電変換層をCW交流電力を用いて形成する工程と、前記パルス変調された交流電力と前記CW交流電力を切換える工程と、を有するシリコン系薄膜光電変換素子の製造方法である。

0018

本発明のシリコン系薄膜光電変換素子の製造方法によると、i型結晶質シリコン系光電変換層の形成工程でCW交流電力を用いてプラズマを発生させることにより、大きな電力を投入でき、良質なi型結晶質シリコン系光電変換層をより速い成膜速度で形成することができる。また、前記i型結晶質シリコン系光電変換層の形成工程が行われる成膜室と同一の成膜室でi型非晶質シリコン系光電変換層を形成する工程では、パルス変調された交流電力を用いて、瞬間的な印加電圧を大きくして電極間に均一なプラズマを発生させ、かつ、パルス状に電力を投入することにより電力量の時間平均値を低減し成膜速度を低下させることが可能となる。これにより、i型非晶質シリコン系光電変換層の形成工程においても、所望の成膜速度で高品質なi型非晶質シリコン系光電変換層を面方向に均一に形成することができる。

0019

また、本発明では、前記i型非晶質シリコン系光電変換層を形成する工程と前記i型結晶質シリコン系光電変換層を形成する工程は、前記成膜室に設けられたアノード電極とカソード電極の電極間距離が同一の構成で行われるシリコン系薄膜光電変換素子の製造方法とすることができる。

0020

また、本発明では、前記i型非晶質シリコン系光電変換層の光入射側に非晶質シリコン系半導体からなるp層を前記成膜室で形成する工程と、前記i型非晶質シリコン系光電変換層と前記p層の間に非晶質シリコン系半導体からなるバッファ層をパルス変調された交流電力を用いて前記成膜室で形成する工程と、をさらに有するシリコン系薄膜光電変換素子の製造方法とすることができる。

0021

また、プラズマCVD法により同一の成膜室で、少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、
前記i型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する手段と、前記i型結晶質シリコン系光電変換層をCW交流電力を用いて形成する手段と、前記パルス変調された交流電力と前記CW交流電力を切換える手段と、を有するシリコン系薄膜光電変換素子の製造装置である。

0022

また、プラズマCVD法により同一の成膜室においてi型非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造装置であって、前記成膜室内に設置されたカソード電極とアノード電極の電極対と、前記i型非晶質シリコン系光電変換層形成用のパルス変調された交流電力と前記i型結晶質シリコン系光電変換層形成用のCW交流電力を切換えて前記カソード電極に供給する電力供給手段と、を備えているシリコン系薄膜光電変換素子の製造装置である。

0023

また、本発明では、前記成膜室内にはカソード電極とアノード電極対が複数対設けられており、それらのうちの2以上のカソード電極は、1つのインピーダンス整合回路を介して1つの前記電力供給手段に接続されているシリコン系薄膜光電変換素子の製造装置とすることができる。

0024

また、本発明によれば、上記シリコン系薄膜光電変換素子の製造方法または製造装置を用いて製造されたシリコン系薄膜光電変換素子が提供される。

発明の効果

0025

本発明のプラズマCVD法により同一の成膜室で、少なくともi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、前記i型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する工程と、前記i型結晶質シリコン系光電変換層をCW交流電力を用いて形成する工程と、前記パルス変調された交流電力と前記CW交流電力を切換える工程と、を有するシリコン系薄膜光電変換素子の製造方法である。

0026

また、プラズマCVD法により同一の成膜室においてi型非晶質シリコン系光電変換層とi型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造装置であって、前記成膜室内に設置されたカソード電極とアノード電極の電極対と、前記i型非晶質シリコン系光電変換層形成用のパルス変調された交流電力と前記i型結晶質シリコン系光電変換層形成用のCW交流電力を切換えて前記カソード電極に供給する電力供給手段と、を備えているシリコン系薄膜光電変換素子の製造装置である。

0027

これらの製造方法および製造装置とすることにより、以下の効果を得ることができる。
同一の成膜室で、異なった成膜条件のi型非晶質シリコン系光電変換層およびi型結晶質シリコン系光電変換層をプラズマCVD法により形成する場合、その装置構成は、i型結晶質シリコン系光電変換層の形成に適したように設計されることが一般的である。これは、良質な結晶質シリコン系光電変換層の形成条件および装置構成が、非晶質シリコン系薄膜層の場合よりもその設定範囲が狭く制限されるためである。

0028

i型結晶質シリコン系光電変換層を形成する工程では、成膜速度および結晶性の向上等の観点からプラズマへの投入電力を大きくすることが好ましく、一方、i型非晶質シリコン系光電変換層を形成する工程では、その成膜速度を低下させることが膜質向上に好ましいことが一般的に知られている。

0029

この装置において、良質なi型非晶質シリコン系光電変換層を形成するため成膜速度を低下させていくと、アノード電極カソード電極間に均一なプラズマを発生させておくことができなくなり、良質なi型非晶質シリコン系光電変換層を基板面方向に均一に形成できない。

0030

本発明のシリコン系薄膜光電変換素子の製造方法によると、i型結晶質シリコン系光電変換層の形成工程でCW交流電力を用いてプラズマを発生させることにより、大きな電力を投入でき、良質なi型結晶質シリコン系光電変換層をより速い成膜速度で形成することができる。また、前記i型結晶質シリコン系光電変換層の形成工程が行われる成膜室と同一の成膜室でi型非晶質シリコン系光電変換層を形成する工程では、パルス変調された交流電力を用いて瞬間的な印加電圧を大きくして電極間に均一なプラズマを発生させ、かつ、パルス状に電力を投入することにより電力量の時間平均値を低減し成膜速度を低下させることが可能となる。これにより、i型非晶質シリコン系光電変換層の形成工程においても、所望の成膜速度で高品質なi型非晶質シリコン系光電変換層を基板面方向に均一に形成することができる。

発明を実施するための最良の形態

0031

本発明の実施形態を図を基にして以下に説明する。
図1は、本発明の実施形態に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。

0032

密閉可能な成膜室101内に、カソード電極102・アノード電極103対が設置された平行平板型電極構造を有するプラズマCVD法によるシリコン系薄膜光電変換素子の製造装置である。カソード電極102とアノード電極103の電極間距離は、所望の成膜条件に従って決定され、数mmから数十mm程度とした。カソード電極102とアノード電極103は固定されていることが一般的であるが、可動可能であり電極間距離を調整できる構成であっても良い。可動式の場合は、各工程毎に形成条件に合わせて電極間距離を調整することも可能であるが、装置の複雑化、メンテナンスの点から量産装置には適さず、その可動範囲にも制限があるため実用的ではない。

0033

成膜室101外には、カソード電極102に電力を供給する電力供給手段108と、電力供給手段108とカソード電極102・アノード電極103対の間のインピーダンス整合を行うインピーダンス整合回路105が設置されている。

0034

電力供給手段108は、電力導入線106aの一端に接続され、他端は、インピーダンス整合回路105に接続されている。インピーダンス整合回路105には電力導入線106bの一端が接続され、他端は、カソード電極102に接続されている。

0035

電力供給手段108は、CW(連続波形交流出力とパルス変調(オンオフ制御)された交流出力が可能であれば良く、通常、交流電源変調回路により構成される。出力される交流電力の周波数は、13、56MHzが一般的であるが、これに限られるものではなく、数kHzからVHF帯、さらにマイクロ波帯の周波数を使用しても良い。また、パルス変調時のオン時間・オフ時間は任意に設定可能であり、数μ秒から数m秒程度の範囲で設定される。

0036

一方、アノード電極103は電気的に接地されており、アノード電極103上には、ワーク107が載置される。

0037

ワーク107は、カソード電極102上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極103上に設置されることが一般的である。

0038

成膜室101には、ガス導入口110が設けられている。ガス導入口110からは、希釈ガス、材料ガス、ドーピングガス等のガス118が導入される。

0039

また、成膜室101には、真空ポンプ116と圧力調整用バルブ117が直列に接続され、成膜室101内のガス圧力が略一定に保たれる。

0040

上記の構成を有するシリコン系薄膜光電変換素子の製造装置において、本発明のシリコン系薄膜光電変換素子の製造方法が実施される。

0041

本発明は、以下に示す実施形態に限られず、i型非晶質シリコン系光電変換層をパルス変調された交流電力により形成する工程と、i型結晶質シリコン系光電変換層をCW交流電力により形成する工程と、を有するシリコン系薄膜光電変換素子の半導体層形成工程であればその効果を得ることができる。

0042

(実施形態1)
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を図を基にして以下に説明する。

0043

本実施形態が実施される装置は、図1と同様である。
アノード電極103上には、ワーク107として第1電極202が形成された基板201が載置されている。基板201は、カソード電極102上に載置されていても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極103上に載置されることが一般的である。

0044

ガス導入口110からは、希釈ガス、材料ガス、ドーピングガスが導入される。希釈ガスとしては水素ガスを含むガス、材料ガスとしてはシラン系ガスメタンガスゲルマンガス等、p型不純物ドーピングガスとしてはジボランガス等、n型不純物ドーピングガスとしてはホスフィンガス等が使用される。

0045

図2は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。基板201上に第1電極202が形成され、第1電極202上に、第1p型半導体層211、i型非晶質シリコン系光電変換層212、第1n型半導体層213が順次積層され、第1pin構造積層体214が形成される。続いて、第2p型半導体層221、i型結晶質シリコン系光電変換層222および第2n型半導体層223が順次積層され、第2pin構造積層体224が形成される。第1pin構造積層体214および第2pin構造積層体224により二重pin構造積層体230が構成され、二重pin構造積層体230上には第2電極203が形成され、シリコン系薄膜光電変換素子が完成する。本発明において、半導体層とは、二重pin構造積層体230中の全ての層を含むものとする。

0046

基板201としては、プラズマCVD成膜プロセスにおける耐熱性および透光性を有するガラス基板ポリイミド等の樹脂基板が一般的に使用される。本実施形態においては、基板201としてガラス基板を使用した。

0047

第1電極202としては、酸化スズ酸化インジウムスズ、酸化亜鉛などの透明導電膜が使用される。これらは、CVD、スパッタ蒸着等の方法により形成することが一般的である。本実施形態においては、第1電極202として、酸化スズを使用した。

0048

二重pin構造積層体230は、同一の成膜室101内においてプラズマCVD法により形成される。本実施形態においては、基板201からp型、i型、n型の半導体を順に積層したpin構造とした。

0049

本実施形態においては、第1p型半導体層211をボロンドーピングしたp型非晶質シリコンカーバイド半導体層とし、i型シリコン系光電変換層212をi型非晶質シリコン半導体層とし、第1n型半導体層213をリンドーピングしたn型結晶シリコン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイドシリコンゲルマニウム等が一般的に用いられ、導電型半導体層ドーピング材料としては、p型にはボロン、アルミニウム等、n型にはリン等が用いられることが一般的である。

0050

第2電極203としては、銀,アルミニウム等の金属や酸化スズ、酸化インジウムスズ、酸化亜鉛などの透明導電膜あるいはこれらを積層したものが使用される。これらは、CVD、スパッタ、蒸着等の方法により形成することが一般的である。本実施形態においては、第2電極203として、酸化亜鉛と銀をこの順に積層した。

0051

以下に二重pin構造積層体230の形成方法について詳述する。
二重pin構造積層体230は、上述したように同一の成膜室101内においてプラズマCVD法により形成される。

0052

第1p型半導体層211であるp型非晶質シリコンカーバイド半導体層は、成膜圧力が200Pa以上3000Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.01W/cm2以上0.3W/cm2以下のCW出力の周波数13.56MHzの交流電力をカソード電極102に投入することにより形成される。

0053

成膜室101内に導入される混合ガスは、シランガス、水素ガス、メタンガスおよびジボランガスを含むものを使用する。成膜室101内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンあるいはトリメチルボロンを含むものであれば良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。

0054

第1p型半導体層211の膜厚は、i型非晶質シリコン系光電変換層212に十分な内部電界を与えるため2nm以上が好ましく、非活性層である第1p型半導体層211の光吸収量を抑えi型非晶質シリコン系光電変換層212へ到達する光を増大するため、できる限り薄いことが望ましく、通常50nm以下とされる。

0055

i型非晶質シリコン系光電変換層212であるi型非晶質シリコン半導体層は、成膜圧力が200Pa以上3000Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.01W/cm2以上0.3W/cm2以下のパルス変調された周波数13.56MHzの交流電力をカソード電極102に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数m秒程度の範囲で設定される。

0056

成膜室101内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、5倍以上20倍以下が好ましく、良好な膜質の非晶質i型光電変換層を形成することができる。

0057

i型非晶質シリコン系光電変換層212の膜厚は、光吸収量、光劣化による特性低下を考慮して、0.1μmから0.5μmの値に設定される。

0058

第1n型半導体層213であるn型結晶質シリコン半導体層は、成膜圧力が240Pa以上3600Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.02W/cm2以上0.5W/cm2以下の周波数13.56MHzのCW交流電力をカソード電極102に投入することにより形成される。

0059

成膜室101内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする。

0060

第1n型半導体層213の膜厚は、i型非晶質シリコン系光電変換層212に十分な内部電界を与えるため2nm以上が好ましく、非活性層である第1n型半導体層213の光吸収量を抑えるためできる限り薄いことが好ましく、通常50nm以下とされる。

0061

以上により、第1pin構造積層体214が形成される。
次に、第2pin構造積層体224の形成方法について説明する。

0062

第2p型半導体層221であるp型結晶質シリコン半導体層は、成膜圧力が240Pa以上3600Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.02W/cm2以上0.5W/cm2以下の周波数13.56MHzのCW交流電力をカソード電極102に投入することにより形成される。

0063

成膜室101内に導入される混合ガスは、シランガス、水素ガス、ジボランガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする。

0064

第2p型半導体層221の膜厚は、i型結晶質シリコン系光電変換層222に十分な内部電界を与えるため2nm以上が好ましく、非活性層である第2p型半導体層221の光吸収量を抑えi型結晶質シリコン系光電変換層222へ到達する光を増大するため、できる限り薄いことが望ましく、通常50nm以下とされる。

0065

第2p型半導体層221は、非晶質および結晶質のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で形成されていてもよい。また、第2のp型半導体層221は、異なる複数の薄膜を積層したものでも良い。

0066

i型結晶質シリコン系光電変換層222は、成膜圧力が240Pa以上3600Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.02W/cm2以上0.5W/cm2以下の周波数13.56MHzのCW交流電力をカソード電極102に投入することにより形成される。

0067

成膜室101内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、30倍以上が好ましく、また、100倍以下が好ましく、80倍以下がより好ましい。

0068

i型結晶質シリコン系光電変換層222の厚さは、光電変換層として十分な光吸収量を確保するため0.5μm以上が好ましく、1μm以上がより好ましい。また、i型結晶質シリコン系光電変換層222の厚さは、装置の生産性を確保することが必要であるため20μm以下が好ましく15μm以下がより好ましい。

0069

このようにして、ラマン分光法により測定される480nm-1におけるピークに対する520nm-1におけるピークのピーク強度比I520/I480が5以上10以下である十分な結晶化率を有するi型結晶質シリコン系光電変換層222が得られる。また、i型結晶質シリコン系光電変換層222として、i型結晶質シリコン薄膜または微量の不純物を含む弱p型もしくは弱n型で、光電変換機能を十分に備えている結晶質シリコン薄膜が用いられてもよい。さらに、i型結晶質シリコン系光電変換層222は、上記結晶質シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。

0070

第2n型半導体層223であるn型結晶質シリコン半導体層は、成膜圧力が240Pa以上3600Pa以下、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.02W/cm2以上0.5W/cm2以下の周波数13.56MHzのCW交流電力をカソード電極102に投入することにより形成される。

0071

成膜室101内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする。

0072

第2n型半導体層223の膜厚は、i型結晶質シリコン系光電変換層222に十分な内部電界を与えるため2nm以上が好ましく、非活性層である第2n型半導体層223の光吸収量を抑えるためできる限り薄いことが好ましく、通常50nm以下とされる。

0073

第2のn型半導体層223は、結晶質のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成されていてもよい。

0074

以上のようにして、第1pin構造積層体214および第2pin構造積層体224を同一の成膜室101内において連続して形成する。

0075

この後、酸化亜鉛などの導電膜とアルミニウム、銀などの金属膜スパッタ法や蒸着法などにより成膜し第2電極203を形成することにより、シリコン系薄膜光電変換素子を製造することができる。

0076

上述したように本実施形態において、i型結晶質シリコン系光電変換層222の形成工程ではCW交流電力を用い、i型非晶質シリコン系光電変換層212の形成工程ではパルス変調された交流電力を用いた。

0077

i型結晶質シリコン系光電変換層222の形成工程においては、シリコン系膜結晶化させるため非晶質シリコン系薄膜の形成の場合より投入電力および原料ガスの水素濃度を大きくする必要があり、より高電力を投入できるCW交流電力を使用することが望ましい。

0078

また、i型結晶質シリコン系光電変換層222の厚みは0.5μmから20μm程度と厚く、膜形成時間短縮の点から成膜速度の向上が望まれ、高電力を投入できるCW交流電力を使用することが望ましい。ここで、i型結晶質シリコン系光電変換層222の結晶性等の膜質を維持するために、上記シリコン系光電変換素子製造装置の構成はその形成条件に適したように設計される。

0079

一方、i型非晶質シリコン系光電変換層212は、その形成速度が速すぎると膜中の欠陥密度増大等の膜質低下が起こることが一般的に知られており、成膜速度の制御が重要である。上記装置でi型非晶質シリコン系光電変換層212を形成する工程において、所望の成膜速度とするため投入電力を小さくすると、電極間に均一なプラズマを発生させることができなくなり、形成される半導体膜の膜質および膜厚が面内方向において不均一になるといった問題がある。

0080

そこで、本実施形態では、i型非晶質シリコン系光電変換層212を形成する工程において、パルス変調された交流電源を用いることとした。これより、成膜速度の低下と均一なプラズマの発生を両立することができる。すなわち、パルス変調された交流電力を用いることにより、投入電力量の時間平均値を抑えて成膜速度を低減させ、かつ瞬時の投入電力および電圧を大きく均一なプラズマを発生させることが可能となる。

0081

(実施形態2)
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を以下に説明する。

0082

本実施形態のシリコン系薄膜光電変換素子の構造は実施形態1と同様であり、実施形態1の第1p型半導体層211の形成方法が異なる。実施形態1においては、第1p型半導体層211はパルス変調された交流電力をカソード電極102に投入することにより形成され、他の半導体層は実施形態1と同じ形成方法により形成される。以下、第1p型半導体層211の形成方法について説明する。

0083

第1p型半導体層211であるp型非晶質シリコンカーバイド半導体層は、成膜圧力が200Pa以上3000Pa、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.01W/cm2以上0.3W/cm2以下のパルス変調された13.56MHz交流電力をカソード電極102に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数m秒程度の範囲で設定される。

0084

成膜室101内に導入される混合ガスは、シランガス、水素ガス、メタンガスおよびジボランガスを含むものを使用する。成膜室101内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンあるいはトリメチルボロンを含むものであれば良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。

0085

第1p型半導体層211の膜厚は、i型非晶質シリコン系光電変換層212に十分な内部電界を与えるため2nm以上が好ましく、非活性層である第1p型半導体層211の光吸収量を抑えi型非晶質シリコン系光電変換層212へ到達する光を増大するため、できる限り薄いことが望ましく、通常50nm以下とされる。ここで、第1p型半導体層211の膜厚をできる限り薄くするために膜厚の調整が必要である場合には、その膜厚制御が容易であることが好ましい。このような形成工程においては、電力供給手段108の出力をパルス変調出力とし、成膜速度を低下させることにより、膜厚制御を容易にすることが有効である。

0086

また、実施形態1の場合と同様に、パルス変調された交流電力を用いることにより、成膜速度を低下させた場合でも、瞬時の投入電力および電圧を大きくでき均一なプラズマを発生させることが可能となる。

0087

(実施形態3)
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を図を基にして以下に説明する。

0088

図3は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。実施形態2の第1p型半導体層211とi型非晶質シリコン系光電変換層212の間にi型非晶質シリコン系半導体からなるバッファ層301が挿入された構造である。

0089

バッファ層301は、成膜圧力が200Paから3000Pa、基板201の下地温度が250℃以下の条件下で、カソード電極単位面積あたりの電力密度が0.01W/cm2以上0.3W/cm2以下のパルス変調された13.56MHzの交流電力をカソード電極102に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数m秒程度の範囲で設定される。

0090

成膜室101内に導入される混合ガスは、シランガス、水素ガス、メタンガスを含むものを使用する。成膜室101内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンを含むものでも良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。

0091

バッファ層301により、第1p型半導体層211のボロン不純物のi型非晶質シリコン系光電変換層212への拡散を低減することができ、i型非晶質シリコン系光電変換層212の膜質低下およびi型非晶質シリコン系光電変換層212中のバンドプロファイルの変化を抑え、太陽電池の特性低下を抑えることができる。

0092

バッファ層301の膜厚は、i型非晶質シリコン系光電変換層212へのボロン不純物の拡散低減の点から2nm以上が好ましく、バッファ層301の光吸収量を抑えることが必要である点で、50nm以下が好ましい。

0093

第1p型半導体層211とバッファ層301を非晶質シリコンカーバイド半導体膜とした場合には、バッファ層301のバンドプロファイルは、バンドギャップを第1p型半導体層211側から連続的または段階的に小さくし、i型非晶質シリコン系光電変換層212側までそのバンドギャップを変化させることが好ましい。バッファ層301のバンドギャップを連続的または段階的に小さくすることにより、膜界面におけるバンドプロファイルの不連続を低減し、電子正孔再結合を抑え、太陽電池特性を向上させることができる。

0094

このバンドギャップの制御は、材料ガスの一つであるメタンガスの流量を徐々に減じ、形成される膜の組成を変化させることにより行われる。この工程において、成膜速度を低減することによりメタンガスの流量調整が行い易く、所望のバンドプロファイルのバッファ層301を形成することが容易となる。

0095

本実施形態の製造方法により、実施形態2の場合より光電変換効率、光劣化特性の優れたシリコン系薄膜光電変換素子を製造することができる。

0096

(実施形態4)
本実施形態に係るシリコン系薄膜光電変換素子の製造装置を図を基にして以下に説明する。

0097

図4は、本実施形態に係るシリコン系薄膜光電変換素子の製造装置の概略図である。電力供給手段108からインピーダンス整合回路105一つに対して複数のアノード電極103・カソード電極102対を接続した構造である。

0098

この構造の場合、複数のアノード電極103・カソード電極102対にグロー放電プラズマを同時に発生させることが難しくなる。すなわち、複数の電極対のうちの一部にグロー放電プラズマが発生してしまうと、その電極間のインピーダンスが小さくなり、他の電極間に供給される電力が小さくなり、それらの電極間にプラズマが発生しないといった問題が発生する。

0099

この問題は、カソード電極102に投入する電力および電圧が小さい工程において特に問題となり、より大きな電圧を各電極間に印加する必要がある。各電極間に印加される電圧が大きいほど、グロー放電プラズマが各電極間に同時に発生する確率が高くなり、均一なプラズマを発生させることができる。

0100

本実施形態のシリコン系薄膜光電変換素子の製造装置において、実施形態1から3の形成方法を実施する場合、第1p型半導体層211、i型非晶質シリコン系光電変換層212およびバッファ層301の形成工程でパルス変調された交流電力を使用することにより、成膜速度を抑えると共に各電極間に大きな電圧を印加することができ均一なプラズマを発生させることができる。均一なプラズマを発生させることにより、シリコン系半導体層の膜質および膜厚の基板201面方向の均一性を向上することができる。

0101

本発明の1実施例を以下に説明する。
本実施例においては、図1に示すシリコン系薄膜光電変換素子の製造装置の同一の成膜室101内で、図2に示す二重pin構造積層体230を連続して形成して積層型シリコン系薄膜光電変換素子を作製した。製造装置の構成は、結晶質シリコン系半導体層を形成する条件に適したように設計した。具体的には、結晶質シリコン系半導体層を形成する条件において、カソード電極102・アノード電極103間にプラズマが容易に発生するように、膜形成時の成膜室101内の圧力pとカソード電極102・アノード電極103間距離dのpd積を調整した。

0102

本実施例における積層型シリコン系薄膜光電変換素子は、基板201としては厚さ4mmのガラス基板を用い、基板201上に、順次、第1電極202として厚さ1μmの酸化スズ膜、第1p型半導体層211としての厚さ10nmの非晶質シリコンカーバイド層、i型非晶質シリコン系光電変換層212として厚さ0.5μmの非晶質シリコン層、第1n型半導体層213として厚さ30nmの微結晶シリコン層、第2p型半導体層221として厚さ30nmの微結晶シリコン層、i型結晶質シリコン系光電変換層222として厚さ3μmの微結晶シリコン層、第2n型半導体層223として厚さ30nmの微結晶シリコン層、第2電極203として厚さ0.05μmの酸化亜鉛膜および厚さ0.1μmのAg膜が積層されている。

0103

ここで、第1p型半導体層211(非晶質シリコン層)およびi型非晶質シリコン系光電変換層212(非晶質シリコン層)の成膜においては、電力供給手段108出力として、パルス変調された13.56MHzの交流電力を使用した。パルス変調のON時間は100μ秒、OFF時間は400μ秒とし、デューティー比は20%とした。カソード電極102に投入される電力密度の時間平均値は0.04W/cm2とした。

0104

また、第1n型半導体層213(微結晶シリコン層)、第2p型半導体層221(微結晶シリコン層)、i型結晶質シリコン系光電変換層222(微結晶シリコン層)および第2n型半導体層223(微結晶シリコン層)の成膜においては、電力供給手段108出力として、CW出力の13.56MHz交流電力を使用した。カソード電極102に投入される電力密度は0.2W/cm2とした。

0105

上記形成方法により、同一の成膜質101内においてプラズマCVD法を用いて、結晶質シリコン系半導体層を形成し、かつ、非晶質シリコン系半導体層の形成工程において成膜速度を制御容易とし、均一なプラズマを発生することができた。上記形成方法により、良好な特性を有するシリコン系薄膜光電変換素子を製造することができた。

図面の簡単な説明

0106

本発明の実施形態1から実施形態3に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。
本発明の実施形態1および実施形態2に係るシリコン系薄膜光電変換素子の概略断面図である。
本発明の実施形態3に係るシリコン系薄膜光電変換素子の概略断面図である。
本発明の実施形態4に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。

符号の説明

0107

101成膜室
102カソード電極
103アノード電極
105インピーダンス整合回路
108電力供給手段
211 第1p型半導体層
212 i型非晶質シリコン系光電変換層
213 第1n型半導体層
214 第1シリコン系光電変換積層体
221 第2p型半導体層
222 i型結晶質シリコン系光電変換層
223 第2n型半導体層
224 第2シリコン系光電変換積層体
301 バッファ層

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