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技術 デルタシグマAD変換器および電子機器

出願人 シャープ株式会社
発明者 金澤雄亮
出願日 2006年4月27日 (14年0ヶ月経過) 出願番号 2006-124490
公開日 2007年11月15日 (12年5ヶ月経過) 公開番号 2007-300225
状態 特許登録済
技術分野 アナログ←→デジタル変換 圧縮、伸長・符号変換及びデコーダ
主要キーワード z変換 無線レシーバ 重みつき加算 側入力信号 プラス側出力 閉ループ動作 単位容量値 入力成分
関連する未来課題
重要な関連分野

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図面 (11)

課題

低歪かつ低消費電力のΔΣAD変換器を実現する。

解決手段

ΔΣAD変換器100は、アナログ入力信号uをデルタシグマ変調することによってデジタル出力信号vとする。入力信号uと出力信号vとの差信号フィルタ102によってフィルタ処理され、第一の加算器103はフィルタの出力信号を加算する。第一の加算器103の出力信号は増幅器104によって増幅された後、第二加算器105によって入力信号uと加算される。第二加算器105の出力信号は、量子化器106によって量子化され、出力信号vとされる。

概要

背景

デルタシグマ(ΔΣ)AD変換器は、高精度なアナログデジタル変換を実現できるため、例えば、オーディオ用AD変換器や無線レシーバ用AD変換器として利用されている。

低歪、低電圧動作を実現するΔΣAD変換器が、非特許文献1において提案されている。上記ΔΣAD変換器は、量子化器入力信号直接入力される信号経路を設けたことを特徴としている。この技術を用いて4次のΔΣAD変換器を構成した例を図8に示す。

図8に示すΔΣAD変換器1000は、減算器1001、フィルタ1002、加算器1003、量子化器1004、DA変換器1005を備えて構成されている。

減算器1001には、ΔΣAD変換器1000への入力信号uと、ΔΣAD変換器1000の出力信号vをDA変換器1005によってDA変換した信号とが入力される。減算器1001は、上記入力信号uから上記出力信号vを減算し、その差信号xをフィルタ1002に出力する。

フィルタ1002は、4つの積分器直列に接続してなり、各積分器からの出力はそれぞれa1倍,a2倍,a3倍,a4倍されて加算器1003に入力される。また、加算器1003には、ΔΣAD変換器1000への入力信号uも入力される。加算器1003は、入力された全信号を加算し、量子化器1004へと出力する。

量子化器1004は、加算器1003から入力された信号を量子化し、その量子化信号をΔΣAD変換器1000の出力信号vとして出力する。また、上述したように、量子化器1004の出力は、DA変換器1005によってDA変換された後、減算器1001にフィードバックされる。

ΔΣAD変換器1000の出力信号vは、フィルタ1002の伝達関数をH(z)、量子化器1004で発生する量子化誤差をeとすると、

で与えられる。この場合、フィルタ1002への入力信号xは、

で与えられる。すなわち、フィルタ1002が扱う信号は、フィルタリングされた量子化誤差のみとなり、ΔΣAD変換器1000への入力信号uを扱わない。したがって、入力信号uに起因する歪成分が生じないため、低歪・低消費電力のΔΣAD変換器を実現できる。
J. Silva, U. Moon, J. Steensgaard and G. Temes, “Wideband low-distortion delta sigmaADCtopology”, Electronics Letters, 7th June 2001, Vol.37, No. 12
P. Balmelli and Q. Huang, “A 25MS/s 14b 200mW DS Modulator in 0.18 mm CMOS” , ISSCC Digest of Technical Papers, pp.74-75, San Francisco , Feb. 2004.
Richard Schreier and Gabor C Temes, “Understanding Delta-Sigma Data Converters”, Wiley-IEEE Press, Nov. 19, 2004.

概要

低歪かつ低消費電力のΔΣAD変換器を実現する。ΔΣAD変換器100は、アナログの入力信号uをデルタシグマ変調することによってデジタルの出力信号vとする。入力信号uと出力信号vとの差信号はフィルタ102によってフィルタ処理され、第一の加算器103はフィルタの出力信号を加算する。第一の加算器103の出力信号は増幅器104によって増幅された後、第二加算器105によって入力信号uと加算される。第二加算器105の出力信号は、量子化器106によって量子化され、出力信号vとされる。

目的

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低歪かつ低消費電力のΔΣAD変換器を実現することにある。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

アナログ入力信号デルタシグマ変調することによってデジタル出力信号とするデルタシグマAD変換器において、上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、複数の積分器直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、上記フィルタ部の各積分器出力信号加算する第一加算部と、上記第一加算部の出力信号を増幅する増幅部と、上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、上記量子化部から出力される上記デジタル出力信号をDA変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するDA変換部とを備えていることを特徴とするデルタシグマAD変換器。

請求項2

上記第一加算部はパッシブSC加算器であり、上記増幅部は開ループ動作の増幅器であることを特徴とする請求項1に記載のデルタシグマAD変換器。

請求項3

増幅器の入力−出力間に容量を介したフィードバック経路を持ち、パッシブSC加算器である上記第一加算部と、閉ループ動作の増幅器である上記増幅部とは、組み合わされてアクティブSC加算器を構成していることを特徴とする請求項1に記載のデルタシグマAD変換器。

請求項4

上記請求項1ないし3のいずれかに記載のデルタシグマAD変換器を備えていることを特徴とする電子機器

技術分野

0001

本発明は、デルタシグマAD(Analog-Digital)変換器およびそれを用いた電子機器に関するものである。

背景技術

0002

デルタシグマ(ΔΣ)AD変換器は、高精度なアナログデジタル変換を実現できるため、例えば、オーディオ用AD変換器や無線レシーバ用AD変換器として利用されている。

0003

低歪、低電圧動作を実現するΔΣAD変換器が、非特許文献1において提案されている。上記ΔΣAD変換器は、量子化器入力信号直接入力される信号経路を設けたことを特徴としている。この技術を用いて4次のΔΣAD変換器を構成した例を図8に示す。

0004

図8に示すΔΣAD変換器1000は、減算器1001、フィルタ1002、加算器1003、量子化器1004、DA変換器1005を備えて構成されている。

0005

減算器1001には、ΔΣAD変換器1000への入力信号uと、ΔΣAD変換器1000の出力信号vをDA変換器1005によってDA変換した信号とが入力される。減算器1001は、上記入力信号uから上記出力信号vを減算し、その差信号xをフィルタ1002に出力する。

0006

フィルタ1002は、4つの積分器直列に接続してなり、各積分器からの出力はそれぞれa1倍,a2倍,a3倍,a4倍されて加算器1003に入力される。また、加算器1003には、ΔΣAD変換器1000への入力信号uも入力される。加算器1003は、入力された全信号を加算し、量子化器1004へと出力する。

0007

量子化器1004は、加算器1003から入力された信号を量子化し、その量子化信号をΔΣAD変換器1000の出力信号vとして出力する。また、上述したように、量子化器1004の出力は、DA変換器1005によってDA変換された後、減算器1001にフィードバックされる。

0008

ΔΣAD変換器1000の出力信号vは、フィルタ1002の伝達関数をH(z)、量子化器1004で発生する量子化誤差をeとすると、

0009

0010

で与えられる。この場合、フィルタ1002への入力信号xは、

0011

0012

で与えられる。すなわち、フィルタ1002が扱う信号は、フィルタリングされた量子化誤差のみとなり、ΔΣAD変換器1000への入力信号uを扱わない。したがって、入力信号uに起因する歪成分が生じないため、低歪・低消費電力のΔΣAD変換器を実現できる。
J. Silva, U. Moon, J. Steensgaard and G. Temes, “Wideband low-distortion delta sigmaADCtopology”, Electronics Letters, 7th June 2001, Vol.37, No. 12
P. Balmelli and Q. Huang, “A 25MS/s 14b 200mW DS Modulator in 0.18 mm CMOS” , ISSCC Digest of Technical Papers, pp.74-75, San Francisco , Feb. 2004.
Richard Schreier and Gabor C Temes, “Understanding Delta-Sigma Data Converters”, Wiley-IEEE Press, Nov. 19, 2004.

発明が解決しようとする課題

0013

上記のΔΣAD変換器1000を電子回路化する場合、加算器1003はパッシブスイッチキャパシタパッシブSC)加算器を用いて、図9のように構成される。この加算器1003の出力信号Voutは、フィルタ1002におけるi段目の積分器の出力信号をVfiとした場合、

0014

0015

で与えられる。すなわち、パッシブSC加算器を用いて加算器1003を構成する場合、量子化器1004への入力信号は1/(a1+a2+a3+a4+1)倍に減衰される。この場合、量子化器1004のオフセットがVoffであるとすると、加算器1003の入力に換算したオフセットは(a1+a2+a3+a4+1)Voffになり、オフセットが(a1+a2+a3+a4+1)倍されることに等しい。量子化器1004のオフセットが大きくなると、デルタシグマAD変換器の出力信号の高調波歪が大きくなるという問題を引き起こす。

0016

また、量子化器1004が多ビットである場合、量子化器1004の出力が(N+1)レベルであるとすると、量子化器1004はN個の1ビット量子化器から構成される。この場合は、図9に示す加算器1003は各1ビット量子化器に1個ずつ必要になる。そのため、フィルタ1002を構成する積分器の負荷容量はそれぞれ、a1×Cunit×N,a2×Cunit×N,a3×Cunit×N,a4×Cunit×Nとなり、フィルタ1002の各積分器においては大きな負荷容量を駆動しなければならず、積分器の消費電力が増大してしまう。ここで、SC回路を用いて重みつきの加算を実装する場合、容量の相対値で重みを実現する。そのため、図9で示した重み付き加算器(重み:a1,a2,a3,a4)を実現するには、ある基準の単位容量値Cunitに対して、a1,a2,a3,a4倍の容量を用いて加算器が作られる。

0017

これらの問題を解決する手段の一例が、非特許文献2に示されている。非特許文献2では、フィルタの出力を加算器に入力し、加算器の出力信号を増幅する増幅器を備えることを特徴としている。

0018

上記の技術を図8に示すΔΣAD変換器に適用した例を図10に示す。すなわち、図10に示すΔΣAD変換器1100は、図8に示すΔΣAD変換器1000とほぼ同様の構成を有するが、加算器1003と量子化器1004との間に増幅器1101を備えている点のみが異なっている。

0019

ΔΣAD変換器1100において、例えば、加算器1003を図9に示すパッシブSC加算器で構成した場合、増幅器1101のゲインを(a1+a2+a3+a4+1)に設定する。この場合、量子化器1004への入力信号(増幅器1101の出力信号y)は、

0020

0021

で与えられる。このように、増幅器1101の出力信号yにおいては、該信号が減衰しないため、加算器1003の入力に換算したオフセットが増幅されない。また、このΔΣAD変換器1100は多ビットであっても、フィルタ1002の負荷は増幅器1101のみであるため、フィルタ1002におけるそれぞれの積分器の負荷容量は増加しない。多ビットの場合、増幅器1101の負荷容量がN倍になるが、負荷容量は1ビット量子化器の入力容量のみであるため、それほど大きくならない。

0022

しかしながら、図10に示すΔΣAD変換器1100では、ΔΣAD変換器1100の性能を劣化させるといった問題がある。すなわち、ΔΣAD変換器1100では、増幅器1101の出力信号yは、

0023

0024

で与えられる。このように、増幅器1101の出力信号が入力信号成分を含むため、増幅器1101の非線形性により入力信号uに起因する歪が発生し、ΔΣAD変換器1100の性能を劣化させる。

0025

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低歪かつ低消費電力のΔΣAD変換器を実現することにある。

課題を解決するための手段

0026

本発明に係るΔΣAD変換器は、上記課題を解決するために、アナログ入力信号をΔΣ変調することによってデジタル出力信号とするΔΣAD変換器において、上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、複数の積分器を直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、上記フィルタ部の各積分器の出力信号を加算する第一加算部と、上記第一加算部の出力信号を増幅する増幅部と、上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、上記量子化部から出力される上記デジタル出力信号をDA変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するDA変換部とを備えていることを特徴としている。

0027

上記の構成によれば、上記第一加算部によって上記フィルタ部の各積分器の出力信号の重みつき加算が行われる。上記第一加算部は、通常、パッシブSC加算器で構成され、その出力信号は、1/(重みの合計)で減衰する。上記増幅部は、重みつき加算された第一加算部の出力信号を増幅し、歪性能を改善する。

0028

また、上記第一加算部の出力信号とΔΣAD変換器の入力信号との重みつき加算は、第二加算部によって行われる。言い換えれば、「フィルタ部の各積分器の出力信号」と「ΔΣAD変換器の入力信号」との重みつき加算は、第一加算部と第二加算部との二段階で行われ、「ΔΣAD変換器の入力信号」が増幅部を通らないようにされる。

0029

このため、上記増幅部にはΔΣAD変換器への入力信号成分が含まれず、上記増幅部に非線形性があってもΔΣAD変換器への入力成分に起因する歪成分が発生しない。第二加算部は増幅器を使用しないため、非線形性が非常に小さく、歪成分を発生しない。

0030

これらにより、パッシブSC加算器ですべての信号を加算する従来構成に比べて、信号の減衰が少なく、量子化器のオフセットに起因する歪成分が少なくなると共に、ΔΣAD変換器への入力信号成分が増幅部を通らないため、増幅部の非線形性に起因する歪成分が発生しない。また、第一加算部の出力信号振幅が小さいため、低電源電圧での動作に向くΔΣAD変換器を提供できる。

0031

また、上記ΔΣAD変換器は、上記第一加算部をパッシブSC加算器とし、上記増幅部を開ループ動作の増幅器とする構成とすることができる。

0032

上記の構成によれば、上記増幅部を開ループ動作の増幅器とすることで、高速なΔΣAD変換器を提供することができる。

0033

また、上記ΔΣAD変換器は、パッシブSC加算器である上記第一加算部と、閉ループ動作の増幅器である上記増幅部とを組み合わせてアクティブSC加算器を構成することができる。

0034

上記の構成によれば、閉ループ動作の増幅器を用いることで、素子ばらつきの影響を受けにくいΔΣAD変換器を提供することができる。

発明の効果

0035

本発明に係るΔΣAD変換器は、以上のように、アナログ入力信号をΔΣ変調することによってデジタル出力信号とするΔΣAD変換器において、上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、複数の積分器を直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、上記フィルタ部の各積分器の出力信号を加算する第一加算部と、上記第一加算部の出力信号を増幅する増幅部と、上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、上記量子化部から出力される上記デジタル出力信号をDA変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するDA変換部とを備えている構成である。

0036

それゆえ、パッシブSC加算器ですべての信号を加算する従来構成に比べて、信号の減衰が少なく、量子化器のオフセットに起因する歪成分が少なくなると共に、ΔΣAD変換器への入力信号成分が増幅部を通らないため、増幅部の非線形性に起因する歪成分が発生しないという効果を奏する。

0037

また、第一加算部の出力信号振幅が小さいため、低電源電圧での動作に向くΔΣAD変換器を提供できる。

発明を実施するための最良の形態

0038

〔実施の形態1〕
本発明の第1の実施形態について図面に基づいて説明すると以下の通りである。

0039

図1は、本実施の形態1に係るΔΣAD変換器の1構成例を示すものである。図1に示すΔΣAD変換器100は、減算器101、フィルタ102、第一加算器103、増幅器104、第二加算器105、量子化器106、およびDA変換器107を備えて構成されている。尚、本実施の形態1において、第一加算器103および第二加算器105はパッシブSC加算器である。

0040

減算器101には、ΔΣAD変換器100への入力信号uと、ΔΣAD変換器100の出力信号vをアナログ値に変換した信号とが入力される。減算器101は、上記入力信号uから上記出力信号vを減算し、その差信号xをフィルタ102に出力する。

0041

フィルタ102は、減算器101の出力信号xをフィルタリングするものであり、詳細な図示は省略するが、図8に示すフィルタ1002と同様に、複数(i段)の積分器を直列に接続してなる。各積分器からの出力はそれぞれa1、…、ai倍されて第一加算器103に入力される。第一加算器103は、フィルタ102における各積分器の出力信号の和を出力する。

0042

増幅器104は、第一加算器103の出力信号を増幅する。第二加算器105は、増幅器104の出力信号とΔΣAD変換器への入力信号uとを加算する。量子化器106は、第二加算器の出力信号を量子化し、ΔΣAD変換器100の出力信号vとして出力する。DA変換器107は、量子化器106の出力信号をアナログ値に変換し、そのアナログ信号を減算器101にフィードバックする。

0043

ΔΣAD変換器100の出力信号vは、フィルタ102と加算器103とを合わせた伝達関数をH(z)、量子化器106で発生する量子化誤差をeとすると、

0044

0045

で与えられる。また、フィルタ102への入力信号xは、

0046

0047

で与えられる。さらに、第一加算器103の出力信号kは、

0048

0049

で与えられる。この出力信号kが増幅器104への入力信号となるが、該信号kは入力信号成分を含んでおらず、増幅器104はΔΣAD変換器100への入力信号uを扱わない。したがって、入力信号uの振幅の変化に依存して増幅器104が扱う信号の振幅が変化することも無く、増幅器104の出力信号レンジに対する要求を緩和できる。また、増幅器104はΔΣAD変換器100への入力信号uを扱わないため、増幅器104の非線形性により発生する、入力信号に起因する歪成分が生じない。

0050

ΔΣAD変換器100のMATLABシミュレーションを行った結果に以下に説明する。以下の説明では、量子化器106のビット数を4ビット、ΔΣAD変換器100のスイッチング周波数を100MHz、ΔΣAD変換器100の信号帯域を4MHzとした。入力信号uとしては、周波数1MHz、振幅−2dBFS正弦波を与えた。

0051

ここでは、増幅器104が三次の非線形項を持つと仮定し、増幅器104を、

0052

0053

モデル化した。ここで、増幅器の出力信号をyとした。ΔΣAD変換器100の出力信号vのスペクトル図2に示す。また、図10に示す従来のΔΣAD変換器1100についても同様のシミュレーションを行った。結果を図3に示す。図2図3との結果を比較すると、従来のΔΣAD変換器1100の出力信号vのスペクトルには周波数3MHzの歪成分があるが、図1に示すΔΣAD変換器100の出力信号vには、歪成分がない。したがって、本実施の形態1に係るΔΣAD変換器100は、低歪のΔΣAD変換器を実現可能である。

0054

次に、図1に示すΔΣAD変換器100の回路構成例を図4を参照して説明する。尚、図4は、第一加算器103、増幅器104、第二加算器105、および量子化器106の具体的な回路構成を示すものである。

0055

図4に示す回路は差動回路であり、プラス側信号マイナス側信号の差が信号となる。また、図4の回路では、回路内の各スイッチをS1およびS2の2相クロックで駆動しており、S1で駆動するスイッチがオンであるとき、S2で駆動するスイッチはオフになる。クロックがHIGHであるときにはスイッチがオンになり、LOWであるときにはスイッチがオフになる。図4は、S1がHIgh、S2がLOWである時の状態を図示している。

0056

上記回路において、S1がLOW、S2がHIGHである時には、増幅器104へのプラス側入力信号Vxp、およびマイナス側入力信号Vxmは、

0057

0058

で与えられる。ここでVf1p、Vf2p、Vf3p、Vf4pは、それぞれ、ループフィルタを構成する1〜4段目の積分器のプラス側出力信号、Vf1m、Vf2m、Vf3m、Vf4mは、それぞれ、ループフィルタを構成する1〜4段目の積分器のマイナス側出力信号である。

0059

ここで、第一加算器103の出力信号の減衰を補償するため、増幅器104のゲインを(a1+a2+a3+a4)とする。また、図4に示す回路において、i番目の量子化器106への入力信号Vyp[i]、Vym[i]は

0060

0061

で与えられる。ここで、Vinp,VinmはΔΣAD変換器100への入力信号であり、入力信号uのプラス側信号およびマイナス側信号である。Vap,Vamは、それぞれ、(a1+a2+a3+a4)Vxp、(a1+a2+a3+a4)Vxpで与えられる増幅器104のプラス側およびマイナス側出力信号である。Vthp[i],Vthm[i]は、i番目の量子化器106のしきい値電圧である。Vrefは基準電圧である。

0062

i番目の量子化器106の出力信号Vd[i]は、Vyp[i]およびVym[i]の差を量子化した信号であり、

0063

0064

となる。ここで、VinはΔΣAD変換器への入力電圧であり、Vinp−Vinmで与えられ。Vf1,Vf2,Vf3,Vf4のそれぞれは、フィルタ102を構成する積分器の出力電圧でありVf1p−Vf1m,Vf2p−Vf2m,Vf3p−Vf3m,Vf4p−Vf4mで与えられる。Vthiは、i番目の量子化器106に与えられるしきい値電圧であり、Vthp[i]−Vthm[i]で与えられる。

0065

上式より、図4に示す回路を用いてΔΣAD変換器100を構成する場合、第一加算器103の入力に換算したオフセットは、図9に示す回路を用いる場合に比べて、2/(a1+a2+a3+a4+1)倍になる。通常、a1+a2+a3+a4>1であるため、第一加算器103の入力に換算したオフセットは減少する。

0066

次に、図1に示すΔΣAD変換器100において、DA変換器107およびフィルタ102の回路構成例を図5を参照して説明する。図5に示すフィルタ102は、直列に接続した4個のSC積分器で構成されている。また、図5の回路においても、回路内の各スイッチはS1およびS2の2相クロックで駆動されており、S1がHigh、S2がLOWである時の状態が図示されている。

0067

フィルタ102の第一段目の積分器への入力信号は、ΔΣAD変換器100への入力信号と、DA変換器107によりアナログ値に変換されたΔΣAD変換器100の出力信号とである。ΔΣAD変換器100の入力フルスケール電圧をVrefdacとし、あるタイミングnにおいて量子化器106の出力Vd[i,n]のうちHIGHがH個、LOWがL個であるとすれば、アナログ値に変換されたΔΣAD変換器100の出力信号Vdaは、

0068

0069

で与えられる。

0070

あるタイミングnにおいて、S1がLOW、S2がHIGHであるときに、入力信号側の容量111,112に蓄えられる電荷Q1p[n],Q1m[n]、DA変換器DACp,DACmの容量113,114に蓄えられる電荷Q1DAp[n],Q1DAm[n]、1段目の積分器の容量115,116に蓄えられる電荷Qint1p[n],Qint1m[n]は、それぞれ、

0071

0072

で与えられる。ここで、Vrefdac=Vrefp−Vrefmとした。

0073

さらに、タイミングn+1において、S1がHIGH、S2がLOWであるときには、一段目の積分器の出力電圧Vf1p,Vf1mは、それぞれ、

0074

0075

で与えられる。この二つの信号の差は、

0076

0077

で与えられる。すなわち、一段目の積分器は、ΔΣAD変換器100への入力信号とデジタルアナログ変換されたΔΣAD変換器100の出力信号との差を積分している。Cin=Cint1であるとして、上式をz変換すると、

0078

0079

となる。2,3,4段目の積分器は、前段の積分器の出力を積分しており、同様にz変換すると、

0080

0081

となる。上式より、図5に示す回路で構成したΔΣAD変換器100は、図1に示すΔΣAD変換器100のフィルタ102と加算器103とを合わせた伝達関数H(z)を、

0082

0083

とした場合に等しい。

0084

本実施の形態1に係るΔΣAD変換器100では、第一加算器103としてパッシブSC加算器を用いており、この第一加算器103に増幅器104を組み合わせている。また、増幅器104は開ループにて動作する。一般に、増幅器を開ループで動作させる場合、閉ループで動作させるよりも高速であるため、ΔΣAD変換器100は高速なΔΣAD変換器として提供できる。

0085

〔実施の形態2〕
上記実施の形態1では、第一加算器103としてパッシブSC回路を用い、第一加算器103の後段に開ループ動作の増幅器104を配置した構成のΔΣAD変換器を説明した。本実施の形態2では、第一加算器としてアクティブSC回路を用いた構成のΔΣAD変換器を説明する。

0086

図6は、本実施の形態2に係るΔΣAD変換器の1構成例を示すものである。図6に示すΔΣAD変換器200は、減算器101、フィルタ102、第一加算器203、第二加算器105、量子化器106、およびDA変換器107を備えて構成されている。ΔΣAD変換器200が図1に示すΔΣAD変換器100と異なっている点は、パッシブSC加算器であった第一加算器103に代えてアクティブSC加算器である第一加算器203を備えている点、および第一加算器103の後段の増幅器104を備えていない点である。但し、アクティブSC加算器は、それ自体が閉ループ動作の増幅部を備えているものであり、アクティブSC加算器からなる第一加算器103は、パッシブSC加算器からなる加算部と閉ループ動作の増幅部とを組み合わせた構成と言い換えることもできる。

0087

図7に、第一加算器203として使用されるアクティブSC加算器の構成例を示す。尚、図7は、第一加算器203、第二加算器105、および量子化器106の具体的な回路構成を示すものである。図7の回路においても、回路内の各スイッチはS1およびS2の2相クロックで駆動されており、S1がHigh、S2がLOWである時の状態が図示されている。第一加算器203において、S1がLOW、S2がHIGHである時には、回路中のすべての容量はリセットされる。一方、S1がHIGH、S2がLOWである時には、第一加算器203に含まれる増幅部211のゲインが十分高い場合、増幅部211出力電圧Vap,Vamは、

0088

0089

で与えられる。出力電圧VapおよびVamの差は、

0090

0091

となる。

0092

また、i番目の量子化器106への入力信号Vyp[i],Vym[i]は、図4の回路と同様に、

0093

0094

で与えられる。ここで、Vinp,VinmはΔΣAD変換器200への入力信号である。Vthp[i],Vthm[i]は、i番目の量子化器106のしきい値電圧である。Vrefは基準電圧である。

0095

i番目の量子化器106の出力信号Vd[i]は、Vyp[i],Vym[i]の差を量子化した信号であり、図4の回路と同様に、

0096

0097

で与えられる。

0098

上式より、図7に示す回路を用いてΔΣAD変換器200を構成する場合、第一加算器203の入力に換算したオフセットは、図10に示す回路を用いる場合に比べて、2/(a1+a2+a3+a4+1)倍になる。通常、a1+a2+a3+a4>1であるため、第一加算器203の入力に換算したオフセットは減少する。

0099

本実施の形態2に係るΔΣAD変換器200では、第一加算器203としてアクティブSC加算器を用いており、第一加算器203に含まれる増幅部211は閉ループにて動作する。この場合、増幅部211のゲインが十分に高ければ、該ゲインが変化しても第一加算器203の特性はほぼ一定であり、ΔΣAD変換器200は素子ばらつきの影響を受けにくくなる。

0100

本実施の形態1およb2では、4次のΔΣAD変換器の例を示したが、本発明はこれに限定されるものではなく、次数が異なっていてもよい。また、ΔΣAD変換器のフィルタ102については、非特許文献3に記載のcascaded integrators feedforward構成を例示したが、本発明はこれに限定されるものではなく、別の構成でもよい。また、差動回路によりΔΣAD変換器を構成した例を示したが、本発明はこれに限定されるものではなく、シングルエンド回路を用いたΔΣAD変換器であってもよい。

0101

高精度なアナログ・デジタル変換を実現でき、例えば、オーディオ用AD変換器や無線レシーバ用AD変換器として利用できる。

図面の簡単な説明

0102

本発明の実施形態を示すものであり、実施の形態1に係るΔΣAD変換器の概略構成を示すブロック図である。
図1に示すΔΣAD変換器の出力信号のスペクトルを示すグラフである。
図10に示す従来のΔΣAD変換器の出力信号のスペクトルを示すグラフである。
図1に示すΔΣAD変換器の第一加算器、増幅器、第二加算器、および量子化器の構成例を示す回路図である。
図1に示すΔΣAD変換器のDA変換器およびフィルタの構成例を示す回路図である。
本発明の実施形態を示すものであり、実施の形態2に係るΔΣAD変換器の概略構成を示すブロック図である。
図6に示すΔΣAD変換器の第一加算器、第二加算器、および量子化器の構成例を示す回路図である。
従来のΔΣAD変換器の概略構成を示すブロック図である。
パッシブSC加算器の構成例を示す回路図である。
他の従来のΔΣAD変換器の概略構成を示すブロック図である。

符号の説明

0103

100,200デルタシグマAD変換器
101減算器(減算部)
102フィルタ(フィルタ部)
103 第一加算器(第一加算部)
104増幅器(増幅部)
105 第二加算器(第二加算部)
106量子化器(量子化部)
107DA変換器(DA変換部)
203 第一加算器(第一加算部、増幅部)
211 増幅部

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