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技術 半導体装置及びその製造方法

出願人 日産自動車株式会社
発明者 林哲也星正勝下井田良雄田中秀明山上滋春
出願日 2006年3月10日 (14年8ヶ月経過) 出願番号 2006-066492
公開日 2007年9月20日 (13年2ヶ月経過) 公開番号 2007-243062
状態 特許登録済
技術分野 縦型MOSトランジスタ
主要キーワード 最短点 駆動ポイント 鋭角形状 導通領域 所定雰囲気 端部構造 導通性能 導通特性
関連する未来課題
重要な関連分野

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図面 (20)

課題

ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図ることを課題とする。

解決手段

ドレイン領域2とヘテロ半導体領域3とゲート絶縁膜4とが接する3重点aとゲート電極5との距離が最短となるゲート電極最短点bからゲート絶縁膜4とドレイン領域2との接合面に下ろした垂線が接合面と接する接触点cと、3重点aとの距離が、ゲート絶縁膜4の厚みよりも小さくなるように構成される。

概要

背景

従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている(特許文献1参照)。この文献に記載された技術では、N+ 型の炭化珪素基板上にN− 型の炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、N− 型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とN− 型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とN− 型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。

N− 型多結晶シリコン領域はソース電極に接続され、N+ 型の炭化珪素基板の裏面にはドレイン電極が形成されている。

このような構成の半導体装置は、ソース電極を接地しドレイン電極に所定の正の電位印加した状態で、ゲート電極の電位を制御することで、電界効果トランジスタのスイッチとして機能する。つまり、ゲート電極を接地した状態では、N− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。これに対して、ゲート電極に所定の正電圧が印加された状態では、N− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面ゲート電界が作用して、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなり、ドレイン電極とソース電極との間に電流が流れる。

この半導体装置では、電流の遮断導通制御チャネルとしてヘテロ接合部を用いており、チャネル長ヘテロ障壁の厚み程度で機能することから、低抵抗導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するN− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界ならびにドレイン電界が高いほどより低抵抗の導通が得られる。
特開2003−318398

概要

ヘテロ接合を有する半導体装置におけるオン抵抗の低減をることを課題とする。ドレイン領域2とヘテロ半導体領域3とゲート絶縁膜4とが接する3重点aとゲート電極5との距離が最短となるゲート電極最短点bからゲート絶縁膜4とドレイン領域2との接合面に下ろした垂線が接合面と接する接触点cと、3重点aとの距離が、ゲート絶縁膜4の厚みよりも小さくなるように構成される。

目的

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図った半導体装置及びその製造方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

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請求項1

一導電型半導体基体と、前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを有する半導体装置において、前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さいことを特徴とする半導体装置。

請求項2

前記ゲート絶縁膜と前記ヘテロ半導体領域との接合端部のなす角度が鋭角であることを特徴とする請求項1に記載の半導体装置。

請求項3

前記半導体基体と前記ヘテロ半導体領域との接合面と、前記半導体基体と前記ゲート絶縁膜との接合面とでなす角度は、180°以下であることを特徴とする請求項1または2に記載の半導体装置。

請求項4

前記半導体基体は炭化珪素からなることを特徴とする請求項1,2及び3のいずれか1項に記載の半導体装置。

請求項5

前記ヘテロ半導体領域は、単結晶シリコン多結晶シリコンならびにアモルファスシリコンのいずれかで構成されていることを特徴とする請求項1、2,3及び4のいずれか1項に記載の半導体装置。

請求項6

第一導電型の半導体基体に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を形成する第1の工程と、前記ヘテロ半導体領域に前記ヘテロ半導体領域を選択的に除去するマスク材を形成する第2の工程と、前記マスク材をマスクにして、前記ヘテロ半導体領域を選択的に除去する第3の工程と、前記半導体基体と前記ヘテロ半導体領域上にゲート絶縁膜を形成する第4の工程と、前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第5の工程と、前記ヘテロ半導体領域に接続されたソース電極を形成する第6の工程と、前記半導体基体に接続されたドレイン電極を形成する第7の工程とを備え、前記第3の工程は、前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さく形成することを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、ヘテロ接合を有する電界効果トランジスタ半導体装置及びその製造方法に関する。

背景技術

0002

従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている(特許文献1参照)。この文献に記載された技術では、N+ 型の炭化珪素基板上にN− 型の炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、N− 型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とN− 型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とN− 型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。

0003

N− 型多結晶シリコン領域はソース電極に接続され、N+ 型の炭化珪素基板の裏面にはドレイン電極が形成されている。

0004

このような構成の半導体装置は、ソース電極を接地しドレイン電極に所定の正の電位印加した状態で、ゲート電極の電位を制御することで、電界効果トランジスタのスイッチとして機能する。つまり、ゲート電極を接地した状態では、N− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。これに対して、ゲート電極に所定の正電圧が印加された状態では、N− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面ゲート電界が作用して、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなり、ドレイン電極とソース電極との間に電流が流れる。

0005

この半導体装置では、電流の遮断導通制御チャネルとしてヘテロ接合部を用いており、チャネル長ヘテロ障壁の厚み程度で機能することから、低抵抗導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するN− 型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界ならびにドレイン電界が高いほどより低抵抗の導通が得られる。
特開2003−318398

発明が解決しようとする課題

0006

しかしながら、上記従来の構造では、ゲート絶縁膜を介してゲート電極が接する多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面に印加されるゲート電界ならびにドレイン電界を高めるにも限界があった。このため、トランジスタにおけるオン抵抗低抵抗化障害となっていた。

0007

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図った半導体装置及びその製造方法を提供することにある。

課題を解決するための手段

0008

上記目的を達成するために、本発明の課題を解決する手段は、第一導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを有する半導体装置において、前記接合端部と前記ゲート電極との距離が最短となるゲート電極最短点から前記ゲート絶縁膜と前記半導体基体との接合面に下ろした垂線が前記接合面と接する接触点と、前記接合端部との距離が、前記半導体基体に接する前記ゲート絶縁膜の厚みよりも小さいことを特徴とする。

発明の効果

0009

本発明によれば、前記ヘテロ半導体領域と前記半導体基体との接合端部に、従来構造に比べてより高いゲート電界ならびにドレイン電界を印加することが可能となり、さらなるオン抵抗の低減が可能となる。

発明を実施するための最良の形態

0010

以下、図面を用いて本発明を実施するための最良の実施例を説明する。

0011

図1は本発明の実施例1に係る半導体装置の構成を示す断面図であり、図1ではこの実施例1の半導体装置となる電界効果トランジスタの単位セルが2つ対面した断面を示している。なお、実施例1を含む以下に示す実施例2ならびに実施例3では、炭化珪素を基板材料とした実施例で説明する。

0012

図1において、炭化珪素のポリタイプが例えば4HタイプのN+ 型の基板領域1上に
N− 型のドレイン領域2が形成されて半導体基体を形成し、ドレイン領域2の基板領域1との接合面に対向する主面に接するように、例えばN型多結晶シリコンからなるヘテロ半導体領域3が形成されている。すなわち、ドレイン領域2とヘテロ半導体領域3との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。

0013

ヘテロ半導体領域3とドレイン領域2との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜4が形成されている。また、ゲート絶縁膜4上にはゲート電極5が形成されている。ヘテロ半導体領域3のドレイン領域2との接合面に対向する対面には、ソース電極6が形成されている。基板領域1にはドレイン電極7が接続するように形成されている。

0014

さらに、本実施例1の特徴となり、図1に示すように、ヘテロ半導体領域3、ドレイン領域2ならびにゲート絶縁膜4の3つ領域が共に接する点a(以下、「3重点」と呼ぶ)を含むドレイン領域2とヘテロ半導体領域3との接合端部(3領域交差点)の形状が鋭角に形成されている。

0015

次に、図2(a)〜同図(d)の工程断面図を参照して、上記図1に示す装置の製造方法の一例を説明する。

0016

まず、N+ 型の基板領域1の上にN− 型のドレイン領域2をエピタキシャル成長させて形成したN型の炭化珪素半導体基体上に、例えばLPCVD法により多結晶シリコン層積層形成する。続いて、例えばイオン注入法リンもしくはヒ素不純物導入することで、N型のヘテロ半導体領域3を形成する。

0017

このとき、上記多結晶シリコン層は、電子ビーム蒸着法スパッタ法などで堆積した後、レーザーアニールなどで再結晶化させて形成してもよい。また、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。さらに、不純物ドーピングには固相拡散気相拡散を用いても構わない。

0018

その後、ヘテロ半導体領域3上に、例えばフォトリソグラフィにより所定のマスク材12を形成する。このとき、マスク材12に用いるフォトレジストの種類や厚み、さらにはリソグラフィの条件を制御してマスク材12の端部の形状を変えることによって、接合端部の角度(後述する図3に示すθsiの角度)を制御することができる。したがって、図2(a)に示すように、マスク材12の端部の形状を積極的に鋭角形状にしておくことで、θsiの角度をより鋭角にすることが可能となる。また、マスク材12としてSiO2 膜やSiN膜など他の材料を用いていてもよい(図2(a))。

0019

次に、上記工程で形成されたマスク材12をマスクとして、例えば反応性イオンエッチングドライエッチング)によりヘテロ半導体領域3を選択的に除去する。このとき、マスク材12もヘテロ半導体領域3と共に所定の選択比エッチングされて、端部の厚みが薄い部分はエッチングされて端部自体が徐々に後退し、ヘテロ半導体領域3層の開口部は徐々に広がるようになる。このような作用により、エッチング終了時には、マスク材12が後退した分だけ、ヘテロ半導体領域3の端部は傾斜を有することになり、θsiの角度を制御することができる。

0020

なお、エッチング方法として、ウェットエッチ法や酸化及び酸化膜除去によるエッチング法など他のエッチング方法を用いてもよい。これらのプロセスと組み合わせることで、ヘテロ半導体領域3端部の形状をいかようにも制御することが可能となる(図2(b))。

0021

次に、マスク材12を除去した後、例えば900℃のドライO2酸化にて犠牲酸化及び例えばフッ化アンモニウムとフッ酸との混合溶液ウエットエッチングによる犠牲酸化膜除去を行い、ドライエッチングよるエッチングダメージを除去する処理を行ってもよい。また、犠牲酸化膜の形成方法としては、ドライO2 酸化での酸化を一例としてあげているが、ドレイン領域2のエッチングダメージが除去できれば、どのような方法であっても構わない。なお、マスク材12の材料によっては、マスク材12を有した状態で上記犠牲酸化などのエッチングダメージ除去の工程を行ってもよい。

0022

その後、ヘテロ半導体領域3ならびにドレイン領域2の表層部に沿って、ゲート絶縁膜4を形成する。ゲート絶縁膜4は熱酸化によって形成してもよいし、あるいはCVD法によって形成した酸化膜を用いてもよい。また、酸化膜を形成後、所定温度所定雰囲気中でアニールする工程を行ってもよい。

0023

続いて、例えばLP−CVD法によって多結晶シリコン層をゲート電極5としてゲート絶縁膜4上に堆積形成する。その後、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、N型のゲート電極5層を形成する。なお、不純物導入には固相拡散や気相拡散を用いても構わない。

0024

引き続いて、ゲート電極5層上に、例えばフォトリソグラフィにより所定のマスク材を形成し、例えば反応性イオンエッチング(ドライエッチング)により、選択的にゲート電極5層をエッチングしてパターニングし、ゲート電極5を形成する。このとき、マスク材として、SiO2 膜やSiN膜など他の材料を用いていてもよい(図2(c))。

0025

最後に、上記マスク材を除去した後、必要であれば層間膜などを形成し、裏面側に相当する基板領域1に、例えばチタン(Ti)、ニッケル(Ni)からなるドレイン電極7を形成する。また、基板領域1の表面側には、ヘテロ半導体領域3に接するように、所定のコンタクトホールを形成した後、例えばチタン(Ti)、アルミニウム(Al)からなるソース電極6を形成し、図1に示した実施例1の半導体装置が完成する(図2(d))。

0026

以上のように、この実施例1の半導体装置は従来から採用されている製造技術で容易に実現することが可能である。

0027

次に、上記図1に示す装置の動作を説明する。

0028

本実施例1においては、例えばソース電極6を接地し、ドレイン電極7に正電位を印加して使用する。まず、ゲート電極5を例えば接地電位もしくは負電位とした場合に、遮断状態を保持する。これは、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。

0029

次に、遮断状態から導通状態へと転じるべくゲート電極5に正電位を印加した場合には、ゲート絶縁膜4を介してゲート電界が及ぶヘテロ半導体領域3ならびにドレイン領域2の表層部には電子蓄積層が形成される。これにより、ヘテロ半導体領域3ならびにドレイン領域2の表層部においては、3重点近傍まで自由電子が存在可能なポテンシャルとなり、ドレイン領域2側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が流れる。

0030

このとき、本実施例1においては、従来構造と同等のゲート電圧ならびにドレイン電圧を印加した場合に、従来構造に比べてより低抵抗で電流を流すことができる。以下に、その理由について詳述する。

0031

図3図1中の破線で囲まれた部分Aを拡大した拡大図である。図3において、3重点と接するヘテロ半導体領域端部の角度θsiを従来構造の90°から鋭角となる所定の角度例えば60°、45°、30°に変えたときに、トランジスタの導通特性がどの様に変化するのかについて、数値計算を試みた。この計算には、ドレイン領域2には例えば不純物濃度を1016cm−3としたN型の4H−SiCのモデルパラメータを、ヘテロ半導体領域3には例えば不純物濃度を1020cm−3としたN型の単結晶Siのモデルパラメータを、ゲート絶縁膜4にはSiO2 のモデルパラメータをそれぞれ使用した。そして、ヘテロ半導体領域3の所定部分にソース電位を、ドレイン領域2の所定部分にドレイン電位を、ゲート絶縁膜4の所定部分にゲート電位を印加した。ソース電位を接地とし、ゲート電位を所定の電位とした際のドレイン電流とドレイン電圧の関係を表す電流I−電圧V特性図4に示す。図4から分かるように、角度θsiがより鋭角に(小さく)なる程、I−V特性は低いドレイン電圧で立ち上がり低オン抵抗を示す。

0032

この角度θsiがより鋭角になる程、低オン抵抗を示す理由としては、2つの構造的要因があることが数値計算によるさらなる解析にて今回はじめて判明した。

0033

その理由の1つ目は、ヘテロ半導体領域端部の角度θsiをより急峻な鋭角にしていくと、3重点により高いゲート電界が印加されることである。上述したように、本実施例1では、ゲート電界が3重点近傍までドレイン領域2の表層部に蓄積層を形成し、ドレイン領域2側に伸びていたエネルギー障壁の厚みを小さくして、電子電流を流す構造となっている。このため、特にゲート絶縁膜4に接するドレイン領域2の表層部に沿って3重点まで高いゲート電界が印加されることが望ましい。

0034

図3において、3重点aから最短距離となるゲート電極5の最短点bからゲート絶縁膜4に接するドレイン領域2の接触面に垂線をおろした接触点cと3重点aとの距離をtgsとすると、3重点aから距離tgsの範囲にあるドレイン領域2の表層部は、ゲート電極5からの距離がドレイン領域2に接する部分のゲート絶縁膜4の厚みtoxより大きくなる。このため、3重点から距離tgsの範囲にあるドレイン領域2の表層部においては、ゲート電極5との最短距離がtoxとなるドレイン領域2の所定部分に比べて、ゲート電界が3重点に近づくに従って徐々に小さくなってしまう。このことから、距離tgsは小さいほど3重点近傍のドレイン領域2の表層部に高いゲート電界が印加されるため、オン抵抗を低減することが可能となる。

0035

すなわち、角度θsiが90°となる従来構造の場合には、上記tgsはtoxと同等であったのに対して、本実施例1では角度θsiを鋭角にすることでtgsをtoxより小さくし、例えば角度θsiを30°とした場合では、tgsはtoxの半分程度に短くなる。その結果、図4で示したように、従来に比べてより低オン抵抗の特性を得ることが可能になる。

0036

次に、2つ目の理由として、ヘテロ半導体領域端部の角度θsiをより急峻な鋭角にしていくと、3重点により高いドレイン電界が印加されることが挙げられる。3重点に印加されるドレイン電界はヘテロ半導体領域3とドレイン領域2間に生じるポテンシャル障壁をより急峻にする働きを持っている。このため、高いドレイン電界が印加されるとより低いオン抵抗が得られることになる。

0037

本実施例1においては、ヘテロ半導体領域3の端部が鋭角になっているため、従来構造に比べて3重点において高いドレイン電界が得られ易い。このため、オン抵抗が低いI−V特性を得ることができる。

0038

以上説明したように、本実施例1においては、距離tgsがゲート絶縁膜4の厚みtoxよりも小さくなるように、かつ角度θsiが鋭角になるように構成されているため、従来構造に比べてより高いゲート電界ならびにドレイン電界を3重点に印加することが可能となる。これにより、従来構造に比べてさらなるオン抵抗の低減が可能となる。

0039

次に、本実施例1において、導通状態から遮断状態に移行すべく、再びゲート電極5を接地電位とすると、ヘテロ半導体領域3ならびにドレイン領域2のヘテロ接合界面に形成されていた伝導電子の蓄積状態解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域3からドレイン領域2への伝導電子の流れが止まり、さらにドレイン領域2中にあった伝導電子は基板領域1に流れ枯渇すると、ドレイン領域2側にはヘテロ接合部から空乏層広がり遮断状態となる。

0040

また、本実施例1においては、従来構造と同様に、例えばソース電極6を接地し、ドレイン電極7に負電位が印加された逆方向導通(還流動作)も可能である。例えばソース電極6ならびにゲート電極5を接地電位とし、ドレイン電極7に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域2側からヘテロ半導体領域3側に伝導電子が流れ、逆導通状態となる。このとき、正孔注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極5を接地にせずに制御電極として使用することも可能である。

0041

以上、本実施例1においては、具体的な効果が判り易いように、一例として図3に示すようなヘテロ半導体領域3の端部構造で説明してきたが、実施例1の変形例として図5図9に示すような構造でも同様な効果を得ることができる。

0042

図4には、破線で囲まれた部分Bに示すように3重点の部分に厚みを有する変形例を例示している。一般的な半導体プロセスで鋭角形状を実現する場合には、厳密には端部に厚みを有する形状になる。この端部の厚みは、少なくともゲート絶縁膜4の厚みtoxより小さければ、図3で説明した場合と同様に、本発明の効果を得ることができる。

0043

図6ならびに図7には、破線で囲まれた部分C1(図6)ならびに部分C2(図7)に示すように、ヘテロ半導体領域3の3重点から所定距離だけ離れた部分に所定の段差が形成されている変形例を示している。

0044

本発明においては、少なくとも距離tgsがゲート絶縁膜4の厚みtoxより小さくなるような3重点近傍の形状となっていれば、少なくとも上述した効果が得られるので、3重点から離れたヘテロ半導体領域3側に関しては、どのような形状をとっていても構わない。すなわち、図6に示すような直角に段差を有する形状や、図7に示すような鈍角に段差を有する形状や、図示はしないものの鋭角に段差を有する形状であってもよい。

0045

このような形状にすることによって、トランジスタの駆動ポイントとなる3重点は鋭角形状で駆動力を得つつ、かつ3重点からソース電極6までのヘテロ半導体領域3自体の抵抗は、広い範囲で所定の厚みを確保することができるため、小さくすることができるという利点もある。

0046

なお、このような形状は、例えば所定の厚みまで反応性イオンエッチング(ドライエッチング)で形成し、その後残りをウェットエッチ法や酸化及び酸化膜除去の処理を行うことで、容易に実現することが可能である。

0047

図8ならびに図9には、ヘテロ半導体領域3の端部におけるゲート絶縁膜4と接する面が湾曲して、ヘテロ半導体領域3の端部における角度(ドレイン領域2とヘテロ半導体領域3との接合界面と、ヘテロ半導体領域3とゲート絶縁膜4の接合界面の接線とのなす角度)が3重点から離れるに従って変化する変形例を例示したものである。図8は3重点から離れるに従って角度θsiが大きくなる変形例を示し、図9は3重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、先に説明した実施例1の効果を得るための要件を満たしているので、同様の効果を得ることができる。

0048

なお、図8に示す構成では、さらに駆動ポイントである3重点はより急峻な鋭角形状となるので、上述した理由により大きな駆動力を得ることができるという利点を有する。

0049

このような形状は、マスク材の種類や反応性イオンエッチング(ドライエッチング)に使用するガス条件を変えることで、容易に形状を制御して形成することが可能である。

0050

また、今回例示していないが、少なくとも距離tgsが厚みtoxより小さくなるような3重点近傍の形状となっていれば、ヘテロ半導体領域3の端部における角度が鋭角でなく、鈍角であってもよい。

0051

以上説明したように、本実施例1においては、図1に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図10図13に示す実施例1の変形例に示すような各構造を単独もしくは複数備えていても構わない。

0052

図9に示す構成では、図1の構成に加えて、ゲート電極5とヘテロ半導体領域3が対向する部分から所定の距離離れてヘテロ半導体領域3に接するように、ドレイン領域2の表面に第一の電界緩和領域8と、ゲート絶縁膜4に接するようにドレイン領域2の表面に第二の電界緩和領域9が形成されている。

0053

このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域8ならびに第二の電界緩和領域9とドレイン領域2との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域8ならびに第二の電界緩和領域9によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域8ならびに第二の電界緩和領域9が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。

0054

図10に示す構成では、ゲート絶縁膜4ならびにヘテロ半導体領域3が接するドレイン領域2の表面に、ドレイン領域2より高濃度のN+ 型の導通領域10が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域3と導通領域10とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。

0055

図12ならびに図13に示す構成では、図1に示す構成に加えて、ヘテロ半導体領域3とは反対導電型電界緩和ヘテロ半導体領域11をドレイン領域2に接するように、ヘテロ半導体領域3中(図12)、またはドレイン領域2中(図13)に形成している。

0056

このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域11とドレイン領域2との仕事関数差が、ヘテロ半導体領域3とドレイン領域2との仕事関数差より大きくなるので、ドレイン領域2側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域11によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。

0057

また、図13に示すように、3重点よりも深い位置に電界緩和ヘテロ半導体領域11を形成することで、さらに高い遮断性を得ることができる。

0058

以上の説明において、図1ならびに図10図13では、ヘテロ半導体領域3をN型とし、トランジスタが導通状態においては3重点近傍に蓄積領域が形成される実施例について説明してきたが、3重点近傍に反転領域を形成するような、P型チャネル領域を有していてもよく、本発明の効果を得ることができる。

0059

図14は本発明の実施例2に係る半導体装置の構成を示す断面図であり、図14ではこの実施例2の半導体装置となる電界効果トランジスタの単位セルが2つ対面した断面を示している。

0060

図14において、この実施例2の特徴とするところは、先の図1に示す実施例1に比べて、ヘテロ半導体領域3の端部の角度θsiを鋭角としつつ、かつゲート絶縁膜4と接するドレイン領域2の一部がドレイン領域2側に掘り込まれていることにある。

0061

図15図14に示す破線で囲まれた部分Dを拡大した拡大図である。図15に示すように、ドレイン領域2とヘテロ半導体領域3とが接する面と、ドレイン領域2とゲート絶縁膜4とが接する面とがなす角度をθsic とすると、先の実施例1では角度θsic が180°であったのに対して、本実施例2においては角度θsic が180°以下となっている。このような構成にすることによって、実施例1では先に説明した距離tgsが0<tgs<toxの範囲であったのに対して、この実施例2では0≦tgs<toxの範囲を取ることができる。すなわち、一例として挙げた図15では、3重点aから最短距離となるゲート電極5の最短点bから、ゲート絶縁膜4に接するドレイン領域2に垂線を下ろした接触点が3重点aと一致する。すなわち、距離tgs=0となる。これにより、トランジスタの導通状態においては、より高いゲート電界が3重点に印加されるため、実施例1に比べてさらにオン抵抗を低減することができる。

0062

また、3重点におけるドレイン電界は、トランジスタの導通時は実施例1と同等の大きさが得られることに加えて、トランジスタの遮断状態においては、ゲート絶縁膜4を介してゲート電極5からのビルトインポテンシャルによって、ドレイン電界を緩和することができる。これにより、トランジスタの遮断性をさらに高めることができる。

0063

なお、ヘテロ半導体領域3の端部の形状は、ヘテロ半導体領域3ならびにドレイン領域2をエッチングする際のマスク材の種類、厚み、形状と、反応性イオンエッチングに用いるガスの種類で容易に制御することができる。

0064

上記実施例2でも、具体的な効果が判り易いように、一例として図15に示すようなヘテロ半導体領域3の端部構造、ならびにドレイン領域2の掘り込み構造で説明してきたが、図16図19の変形例に示すような構成であっても同様の効果を得ることができる。

0065

図14ではゲート絶縁膜4に接するヘテロ半導体領域3ならびにドレイン領域2の各面が同一平面状となる実施例を示したのに対して、図16ならびに図17では、破線で囲まれた部分E1(図16)、部分E2(図17)に示すように、3重点近傍を境にゲート絶縁膜4が角部を有する変形例を例示している。

0066

一般的な半導体プロセスでヘテロ半導体領域3端部の鋭角形状ならびにドレイン領域2の掘り込み形状を実現する場合には、エッチングガスなどとの組み合わせにより、図16ならびに図17に示すような角部を有する形状となる。本発明においては、角度θsic が180°以下である要件を満たしていれば、どのような形状であっても同様の効果を得ることができる。ただし、製造の容易性などの観点から見ると、角度θsic が90°以上である場合が容易に実現可能である。

0067

図18ならびに図19では、先の図8または図9に示す変形例で採用した特徴を、実施例2でも採用しており、ヘテロ半導体領域3の端部における角度が3重点から離れるに従って変化する変形例を例示したものである。図8は3重点から離れるに従って角度θsiが大きくなる変形例を示し、図9は3重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、本発明の効果を得ることができる。

0068

また、今回例示していないが、少なくとも距離tgsが厚みtoxより小さくなるような3重点近傍の形状、ならびに角度θsic が180°以下となっていればどのような形状であってもよい。

0069

以上説明したように、本実施例2においては、図14に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図20図23に示す実施例2の変形例に示すような各構造を単独もしくは複数備えていても構わない。

0070

図20に示す構成では、図14の構成に加えて、ゲート電極5とヘテロ半導体領域3が対向する部分から所定の距離離れてヘテロ半導体領域3に接するように、ドレイン領域2の表面に第一の電界緩和領域8と、ゲート絶縁膜4に接するようにドレイン領域2の表面に第二の電界緩和領域9が形成されている。

0071

このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域8ならびに第二の電界緩和領域9とドレイン領域2との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域8ならびに第二の電界緩和領域9によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域8ならびに第二の電界緩和領域9が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。

0072

図21に示す構成では、ゲート絶縁膜4ならびにヘテロ半導体領域3が接するドレイン領域2の表面に、ドレイン領域2より高濃度のN+ 型の導通領域10が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域3と導通領域10とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。

0073

図22ならびに図23に示す構成では、図14に示す構成に加えて、ヘテロ半導体領域3とは反対導電型の電界緩和ヘテロ半導体領域11をドレイン領域2に接するように、ヘテロ半導体領域3中(図22)、またはドレイン領域2中(図23)に形成している。

0074

このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域11とドレイン領域2との仕事関数差が、ヘテロ半導体領域3とドレイン領域2との仕事関数差より大きくなるので、ドレイン領域2側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域11によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。

0075

また、図23に示すように、3重点よりも深い位置に電界緩和ヘテロ半導体領域11を形成することで、さらに高い遮断性を得ることができる。

0076

以上の説明において、図14ならびに図20図23では、ヘテロ半導体領域3をN型とし、トランジスタが導通状態においては3重点近傍に蓄積領域が形成される実施例について説明してきたが、3重点近傍に反転領域を形成するような、P型のチャネル領域を有していてもよく、本発明の効果を得ることができる。

0077

図24は本発明の実施例3に係る半導体装置の構成を示す断面図であり、図24ではこの実施例3の半導体装置となる電界効果トランジスタの単位セルが2つ対面した断面を示している。

0078

図24において、この実施例3の特徴とするところは、先の図1に示す実施例1に比べて、ドレイン領域2の所定部分にヘテロ半導体領域3を埋め込み、かつヘテロ半導体領域3の端部の角度θsiを鋭角とし、角度θsicを180°以下としていることにある。

0079

図25図24に示す破線で囲まれた部分Fを拡大した拡大図である。図25に示すように、このような構成を採用することによって、先の実施例1では距離tgsが0<tgs<toxの範囲であったのに対して、この実施例3では先の実施例2と同様に0≦tgs<toxの範囲を取ることができる。すなわち、一例として挙げた図25では、3重点aから最短距離となるゲート電極5の最短点bから、ゲート絶縁膜4に接するドレイン領域2に垂線を下ろした接触点が3重点aと一致する。すなわち、距離tgs=0となる。これにより、トランジスタの導通状態においては、より高いゲート電界が3重点に印加されるため、実施例1に比べてさらにオン抵抗を低減することができる。

0080

また、3重点におけるドレイン電界は、トランジスタの導通時は実施例1と同等の大きさが得られることに加えて、トランジスタの遮断状態においては、ゲート絶縁膜4を介してゲート電極5からのビルトインポテンシャルによって、ドレイン電界を緩和することができる。これにより、トランジスタの遮断性をさらに高めることができる。

0081

さらに、この実施例3においては、実施例1ならびに実施例2で得られる効果に加えて、電流の経路となるヘテロ半導体領域3が平坦な形状であるので、トランジスタの導通時に電流集中によって生じる熱ストレスによる膜自身の応力集中が緩和されるので、信頼性を向上することができる。

0082

この実施例3においては、例えば反応性イオンエッチング(ドライエッチング)により、選択的にドレイン領域2をエッチングした後、多結晶シリコン層を形成し、さらに多結晶シリコン層をエッチバックCMP処理をすることで、容易にドレイン領域2の所定部分にヘテロ半導体領域3を埋め込んだ形状を得ることができる。ヘテロ半導体領域3の端部の形状は、ドレイン領域2をエッチングする際のマスク材の種類、厚み、形状と、反応性イオンエッチングに用いるガスの種類で容易に制御することができる。

0083

上記実施例3でも、具体的な効果が判り易いように、一例として図25に示すようなヘテロ半導体領域3の埋め込み構造ならびに端部構造で説明してきたが、図26図28の変形例に示すような構成であっても同様の効果を得ることができる。

0084

図24ではゲート絶縁膜4に接するヘテロ半導体領域3ならびにドレイン領域2の各面が同一平面状となる実施例を示したのに対して、図26では、破線で囲まれた部分Gに示すように、3重点近傍を境にゲート絶縁膜4が角部を有する変形例を例示している。一般的な半導体プロセスを用いてヘテロ半導体領域3を埋め込み形成する際には、ヘテロ半導体領域3がドレイン領域2の表面より高くなったりもしくは低くなったりするが、少なくとも角度θsic が180°以下である要件を満たしていれば、いずれの形状であっても同様の効果を得ることができる。

0085

図27ならびに図28では、先の図8または図9に示す変形例で採用した特徴を実施例3でも採用し、ヘテロ半導体領域3の端部における角度が3重点から離れるに従って変化する変形例を例示したものである。図27は3重点から離れるに従って角度θsiが大きくなる変形例を示し、図28は3重点から離れるに従って角度θsiが小さくなる変形例を示している。いずれの変形例においても、本発明の効果を得ることができる。

0086

また、今回例示していないが、少なくとも距離tgsが厚みtoxより小さくなるような3重点近傍の形状、ならびに角度θsic が180°以下となっていればどのような形状であってもよい。

0087

以上説明したように、本実施例3においては、図24に例示した少なくともスイッチ動作が可能なトランジスタの基本構造で説明してきたが、図29図31に示す実施例3の変形例に示すような各構造を単独もしくは複数備えていても構わない。

0088

図29に示す構成では、図24の構成に加えて、ゲート電極5とヘテロ半導体領域3が対向する部分から所定の距離離れてヘテロ半導体領域3に接するように、ドレイン領域2の表面に第一の電界緩和領域8と、ゲート絶縁膜4に接するようにドレイン領域2の表面に第二の電界緩和領域9が形成されている。

0089

このような構成にすることにより、トランジスタの遮断状態においては、第一の電界緩和領域8ならびに第二の電界緩和領域9とドレイン領域2との間にドレイン電位に応じた空乏層が拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が第一の電界緩和領域8ならびに第二の電界緩和領域9によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。なお、この変形例においては、第一の電界緩和領域8ならびに第二の電界緩和領域9が共に形成された場合を一例として示しているが、どちらか一方が形成されていてもよい。

0090

図30に示す構成では、ゲート絶縁膜4ならびにヘテロ半導体領域3が接するドレイン領域2の表面に、ドレイン領域2より高濃度のN+ 型の導通領域10が形成されている。このような構成にすることにより、トランジスタの導通状態においては、ヘテロ半導体領域3と導通領域10とのヘテロ接合のエネルギー障壁が緩和され、より高い導通特性を得ることができる。すなわち、オン抵抗がさらに小さくなり、導通性能が向上する。

0091

図31に示す構成では、図24に示す構成に加えて、ヘテロ半導体領域3とは反対導電型の電界緩和ヘテロ半導体領域11をドレイン領域2に接するように、ヘテロ半導体領域3中に形成している。

0092

このような構成にすることにより、トランジスタの遮断状態においては、電界緩和ヘテロ半導体領域11とドレイン領域2との仕事関数差が、ヘテロ半導体領域3とドレイン領域2との仕事関数差より大きくなるので、ドレイン領域2側にドレイン電位に応じた空乏層がより拡がる。すなわち、ヘテロ半導体領域3とドレイン領域2とのヘテロ接合界面に印加されたドレイン電界が仕事関数差が大きい電界緩和ヘテロ半導体領域11によって緩和されるため、遮断状態の漏れ電流が低減され、遮断性能が向上する。

0093

以上の説明において、図24ならびに図29図31では、ヘテロ半導体領域3をN型とし、トランジスタが導通状態においては3重点近傍に蓄積領域が形成される実施例について説明してきたが、3重点近傍に反転領域を形成するような、P型のチャネル領域を有していてもよく、本発明の効果を得ることができる。

0094

上記実施例1〜3においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコンシリコンゲルマン窒化ガリウムダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、ドレイン電極7とソース電極6とをドレイン領域2を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極7とソース電極6とを基板の同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。

0095

さらに、ヘテロ半導体領域3および電界緩和ヘテロ半導体領域11に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料や、ゲルマニウムやシリコンゲルマン等他の半導体材料や6H、3C等炭化珪素の他のポリタイプなど、何れの材料であってもかまわない。

0096

また、ドレイン領域2としてN型の炭化珪素を、ヘテロ半導体領域3としてN型の多結晶シリコンを用いて説明しているが、それぞれN型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とN型の多結晶シリコンの如何なる組み合わせであってもよい。

図面の簡単な説明

0097

本発明の実施例1に係る半導体装置の構成を示す断面図である。
本発明の実施例1に係る半導体装置の製造方法を示す工程断面図である。
図1の一部拡大を示す図である。
実施例1に係る半導体装置の電流I−電圧V特性を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例1の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2に係る半導体装置の構成を示す断面図である。
図14の一部拡大を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例2の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3に係る半導体装置の構成を示す断面図である。
図24の一部拡大を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。
本発明の実施例3の変形例に係る半導体装置の構成を示す図である。

符号の説明

0098

1…基板領域
2…ドレイン領域
3…ヘテロ半導体領域
4…ゲート絶縁膜
5…ゲート電極
6…ソース電極
7…ドレイン電極
8…第一の電界緩和領域
9…第二の電界緩和領域
10…導通領域
11…電界緩和ヘテロ半導体領域
12…マスク材

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