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技術 マスクROMを具備する半導体装置及びその製造方法

出願人 三星電子株式会社
発明者 楊すん震韓晶いく
出願日 2007年1月5日 (14年1ヶ月経過) 出願番号 2007-000827
公開日 2007年7月19日 (13年7ヶ月経過) 公開番号 2007-184620
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 工程バラツキ 凸レンズ形 網形状 オントランジスタ キャム 導電構造体 共通ソース電極 複合チップ
関連する未来課題
重要な関連分野

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図面 (20)

課題

マスクROM具備する半導体装置及びその製造方法を提供する。

解決手段

半導体基板100と、半導体基板の複数の活性領域を画定する素子分離膜パターン110と、活性領域に形成されノーマリオントランジスタノーマリオフトランジスタにより構成されたマスクROM領域MRRと、活性領域上に配置され素子分離膜パターン110上を交差して伸びゲートライン170と、ゲートライン170と活性領域との間に形成されたゲート絶縁膜121,160を有し、ノーマリオフトランジスタはさらに前記ゲートラインと前記ゲート絶縁膜190との間において浮遊導電パターン131とゲート層間絶縁膜パターン141を順に積層する。

概要

背景

携帯電話携帯情報端末(personal digital assistant;PDA)、デジタルカメラキャムコーダ及びゲーム機などのようなポータブル電子装置一般化することによって、メモリ論理回路とをともに内蔵する複合チップ(Embedded Memory and Logic、EML)半導体装置に対する需要が増加している。

図1は複合チップ半導体装置のチップレイアウトの一例を示したものである。

図1を参照すると、複合チップ半導体装置10は固有の機能を実行する論理回路領域11、データを記憶させるための不揮発性メモリ領域12及び所定のプログラムコードを記憶させるためのマスクROM領域13を含み得る。また、これに加えて、複合チップ半導体装置10はデータを一時記憶する揮発性メモリ領域14をさらに含み得る。従来、前記不揮発性メモリ領域12にはフラッシュメモリを含むEEPROM(Electrically erasable programmableread−onlymemory)を配置し、前記揮発性メモリ領域14にはSRAM(static random access memory)を配置している。また、前記マスクROM領域13には前記プログラムコードに対応したマスクROMセルを配置している。

前記マスクROMセルにおける各トランジスタ閾値電圧の差に応じてノーマリオントランジスタ及びノーマリオフトランジスタに区別される。ここで、ノーマリオントランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オンであることにより予め記憶したトランジスタをいう。ノーマリオフトランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オフであることにより予め記憶したトランジスタをいう。従来のマスクROMセルの製造方法においては、図2に示すように、閾値電圧の差を作るためにソースドレイン領域40を電気的に接続する不純物領域70を前記ノーマリオントランジスタのチャンネル領域に形成するという工程を経る必要があった。

つまり、従来のマスクROMセルの製造方法においては、前記不純物領域70を形成するために、所定のフォトレジストパターン50をイオンマスクとして用いて、前記オントランジスタのチャンネル領域に不純物を注入する工程60を含んでいた。しかし、この工程60において、前記チャンネル領域上にはゲート電極30が存在するため、前記不純物を前記チャンネル領域まで到逹させるためには、前記不純物のエネルギーを高くしなければならない。しかし、このような高いエネルギーを用いると、注入された不純物の拡散深さが増加するため、後続工程において隣接したトランジスタにまで拡散する。このような不純物の拡散は隣接したトランジスタの閾値電圧を変化させ、異常な動作特性をもたらし得るため好ましくない。

さらに、前記不純物イオン注入工程においては、高コストフォトリソグラフィ工程及び高コストの高エネルギーイオン注入工程が必要であるため、従来の複合チップの製造方法は製造コストが高いという短所を有している。また、高エネルギーイオン注入工程においては、技術的困難性が高い厚いフォトレジストパターンを形成しなければならないという問題がある。

概要

マスクROMを具備する半導体装置及びその製造方法を提供する。半導体基板100と、半導体基板の複数の活性領域を画定する素子分離膜パターン110と、活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクROM領域MRRと、活性領域上に配置され素子分離膜パターン110上を交差して伸びゲートライン170と、ゲートライン170と活性領域との間に形成されたゲート絶縁膜121,160を有し、ノーマリオフトランジスタはさらに前記ゲートラインと前記ゲート絶縁膜190との間において浮遊導電パターン131とゲート層間絶縁膜パターン141を順に積層する。B

目的

本発明の課題はフォトレジストパターンをイオンマスクとして用いるイオン注入工程を用いることなく、マスクROMトランジスタの閾値電圧を調節することができるマスクROMの製造方法を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域に形成され、ノーマリオントランジスタノーマリオフトランジスタにより構成されたマスクROM領域と、前記活性領域上に配置され、前記素子分離膜パターン上を交差して伸びゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において浮遊導電パターンゲート層間絶縁膜パターンが順に積層されていることを特徴とするマスクROM装置

請求項2

前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚いことを特徴とする請求項1に記載のマスクROM装置。

請求項3

前記ノーマリオントランジスタの前記ゲートラインの下に形成されるゲート絶縁膜の厚さは10Å乃至50Åであり、前記ノーマリオフトランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは50Å乃至400Åであることを特徴とする請求項2に記載のマスクROM装置。

請求項4

前記浮遊導電パターンは前記ゲート層間絶縁膜パターンによって前記ゲートラインから電気的に絶縁されることを特徴とする請求項1に記載のマスクROM装置。

請求項5

前記ゲート層間絶縁膜パターンは金属酸化膜で構成される高誘電膜シリコン酸化膜及びシリコン窒化膜のうちの1つからなることを特徴とする請求項1に記載のマスクROM装置。

請求項6

前記ノーマリオフトランジスタにおいて、前記ゲートラインの幅は前記浮遊導電パターンと同一または前記浮遊導電パターンより小さいことを特徴とする請求項1に記載のマスクROM装置。

請求項7

半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域のうちの一の活性領域に形成され、ノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクROM領域と、前記活性領域のうちの他の活性領域に形成され、不揮発性メモリ素子が形成された不揮発性メモリ領域と、前記活性領域上に配置され、前記素子分離膜パターンの上方を横切って伸びるゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において第1浮遊導電パターンと第1ゲート層間絶縁膜パターンが順に積層され、前記不揮発性メモリ素子は、前記ゲートラインと前記ゲート絶縁膜との間において第2浮遊導電パターンと第2ゲート層間絶縁膜パターンが順に積層され、前記ノーマリオントランジスタの前記ゲートラインはゲート絶縁膜に直接接触していることを特徴とするマスクROM具備する半導体装置

請求項8

前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚いことを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項9

前記ノーマリオフトランジスタのゲートラインの下のゲート絶縁膜は、前記不揮発性メモリ領域のゲートラインの下のゲート絶縁膜と同一の厚さを有する部分を含むことを特徴とする請求項8に記載のマスクROMを具備する半導体装置。

請求項10

前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは10Å乃至50Åであり、前記ノーマリオフトランジスタ及び前記不揮発性メモリ素子のゲートラインの下に形成されるゲート絶縁膜の厚さは50Å乃至400Åであることを特徴とする請求項9に記載のマスクROMを具備する半導体装置。

請求項11

前記第1浮遊導電パターンと前記第2浮遊導電パターンは同じ物質からなり、同じ厚さを有することを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項12

前記第1ゲート層間絶縁膜パターンと前記第2ゲート層間絶縁膜パターンは同じ物質からなり、同じ厚さを有することを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項13

前記第1浮遊導電パターン及び前記第2浮遊導電パターンはそれぞれ前記第1ゲート層間絶縁膜パターン及び第2ゲート層間絶縁膜パターンにより前記ゲートラインから電気的に絶縁されることを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項14

前記第1ゲート層絶縁パターン及び第2ゲート層間絶縁膜パターンのうちの少なくとも1つは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの1つからなることを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項15

前記ゲートラインは前記ノーマリオフトランジスタにおいて前記第1浮遊導電パターンと同一、または前記第1浮遊導電パターンより小さい幅を有し、前記不揮発性メモリ素子のゲートラインは前記第2浮遊導電パターンと同じ幅を有することを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項16

前記不揮発性メモリ素子のゲート絶縁膜はトンネル領域を含み、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜より膜厚が薄いことを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項17

さらに凸レンズ形状を有する一のシリコン酸化膜パターンを前記第1浮遊導電パターンと前記第1ゲート層間絶縁膜パターンとの間に有し、さらに凸レンズ形状を有する他のシリコン酸化膜パターンを前記第2浮遊導電パターンと前記第2ゲート層間絶縁膜パターンとの間に有し、前記第1浮遊導電パターンと前記第2浮遊導電パターンは前記一のシリコン酸化膜パターンと前記他のシリコン酸化膜パターンとそれぞれ接することにより上端部角度が鋭角であることを特徴とする請求項7に記載のマスクROMを具備する半導体装置。

請求項18

ノーマリオントランジスタ及びノーマリオフトランジスタで構成されるマスクROMセルアレイが配置される半導体基板と、前記半導体基板の所定領域に一方向に伸びて形成されて、前記ノーマリオントランジスタ及びノーマリオフトランジスタのドレイン領域及びチャンネル領域として用いられる第1活性領域と、前記半導体基板の所定領域に他の方向に伸びて形成されて、前記第1活性領域を連結させ、前記ノーマリオントランジスタ及びノーマリオフトランジスタのソース領域として用いられる第2活性領域と、前記第1活性領域の上方を横切って伸び、前記ノーマリオントランジスタ及びノーマリオフトランジスタのゲート電極として用いられるゲートラインと、前記ゲートラインの上方を横切って伸び、前記ドレイン領域を電気的に接続するビットラインと、前記ノーマリオフトランジスタのゲートラインとその下部の第1活性領域との間に配置される浮遊導電パターン及び前記浮遊導電パターンの上部に配置されるゲート層間絶縁膜パターンと、を具備することを特徴とするマスクROM装置。

請求項19

さらに、前記第1活性領域と前記ゲートラインとの間に配置されるゲート絶縁膜を含み、前記ノーマリオフトランジスタのゲートラインの下に配置されるゲート絶縁膜は前記浮遊導電パターンと前記第1活性領域との間に介在されることを特徴とする請求項18に記載のマスクROM装置。

請求項20

前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下でより前記ノーマリオフトランジスタのゲートラインの下でさらに厚いことを特徴とする請求項19に記載のマスクROM装置。

請求項21

半導体基板上にノーマリオントランジスタ及びノーマリオフトランジスタを形成する複数の活性領域を画定する素子分離膜パターンを形成する段階と、前記活性領域に第1ゲート絶縁膜と第1導電膜を形成する段階と、前記第1ゲート絶縁膜と前記第1導電膜をパターニングして、ノーマリオントランジスタが形成される活性領域を露出させ、前記ノーマリオフトランジスタを形成する活性領域上に順に積層された第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記ノーマリオントランジスタを形成する活性領域上に第2ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタの第2ゲート絶縁膜の上部及び前記ノーマリオフトランジスタの第1浮遊導電パターンの上部にそれぞれゲートラインを形成する段階と、を含むことを特徴とするマスクROMを含む半導体装置の製造方法。

請求項22

前記第2ゲート絶縁膜は前記第1ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項21に記載のマスクROMを含む半導体装置の製造方法。

請求項23

前記第1ゲート絶縁膜パターンの厚さは50Å乃至400Åであり、前記第2ゲート絶縁膜の厚さは10Å乃至50Åであることを特徴とする請求項22に記載のマスクROMを含む半導体装置の製造方法。

請求項24

前記第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階は、前記活性領域上に前記第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜が形成された結果物上に前記第1導電膜を形成する段階と、前記第1導電膜と前記第1ゲート絶縁膜をパターニングして、前記ノーマリオントランジスタの活性領域の上部面を露出させる段階とを含むことを特徴とする請求項21に記載のマスクROMを含む半導体装置の製造方法。

請求項25

さらに前記第1導電膜を形成した後、前記第1導電膜上にゲート層間絶縁膜を形成する段階を含み、前記ゲート層間絶縁膜は前記第1導電膜と前記第1ゲート絶縁膜をパターニングする段階でパターニングされて、前記第1浮遊導電パターンと前記ゲートラインとの間に配置されるゲート層間絶縁膜パターンを形成することを特徴とする請求項24に記載のマスクROMを含む半導体装置の製造方法。

請求項26

さらに前記第1導電膜を形成した後、前記第1導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階を含み、前記シリコン酸化膜パターンは前記第1導電膜及び前記第1ゲート絶縁膜をパターニングする段階において前記第1浮遊導電パターン及び前記第1ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられることを特徴とする請求項24に記載のマスクROMを含む半導体装置の製造方法。

請求項27

前記第2ゲート絶縁膜を形成する前に、前記第1浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成する段階と、前記マスクROM領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階と、をさらに含むことを特徴とする請求項26に記載のマスクROMを含む半導体装置の製造方法。

請求項28

前記ゲートラインは前記第1浮遊導電パターンと同一、またはより小さい幅で形成されることを特徴とする請求項21に記載のマスクROMを含む半導体装置の製造方法。

請求項29

半導体基板上に、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されたマスクROM領域と不揮発性メモリ領域が形成される活性領域を画定する素子分離膜パターンを形成する段階と、前記不揮発性メモリ領域及び前記ノーマリオフトランジスタが形成される活性領域上に、順に積層された第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記第1浮遊導電パターンが形成されない活性領域上に第2ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタが形成される第2ゲート絶縁膜の上部及び前記不揮発性メモリ領域及びオフセルの第1浮遊導電パターンの上部に、前記活性領域を横切って伸びるゲートラインを形成する段階と、を含むことを特徴とする半導体装置の製造方法。

請求項30

前記第2ゲート絶縁膜は前記第1ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項29に記載の半導体装置の製造方法。

請求項31

前記第1ゲート絶縁膜の厚さは50Å乃至400Åであり、前記第2ゲート絶縁膜の厚さは10Å乃至50Åであることを特徴とする請求項30に記載のマスクROM装置の製造方法。

請求項32

前記第1ゲート絶縁膜パターン及び前記第1浮遊導電パターンを形成する段階は、前記活性領域上に第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜が形成された結果物上に第1導電膜を形成する段階と、前記第1導電膜及び前記第1ゲート絶縁膜をパターニングして、前記ノーマリオントランジスタを形成する活性領域を露出させる段階と、を含むことを特徴とする請求項29に記載の半導体装置の製造方法。

請求項33

さらに、前記第1導電膜を形成した後前記第1導電膜上にゲート層間絶縁膜を形成する段階を含み、前記ゲート層間絶縁膜は前記第1導電膜及び前記第1ゲート絶縁膜をパターニングする段階でパターニングされることによって、前記第1浮遊導電パターンと前記ゲートラインとの間に位置するゲート層間絶縁膜パターンを形成することを特徴とする請求項32に記載の半導体装置の製造方法。

請求項34

さらに、前記第1導電膜を形成した後前記第1導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階をさらに含み、前記シリコン酸化膜パターンは前記第1導電膜及び前記第1ゲート絶縁膜をパターニングする段階において前記第1浮遊導電パターン及び前記第1ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられることを特徴とする請求項32に記載の半導体装置の製造方法。

請求項35

前記第2ゲート絶縁膜を形成する前に、前記第1浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成する段階と、前記マスクROM領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階と、をさらに含むことを特徴とする請求項34に記載の半導体装置の製造方法。

請求項36

前記ノーマリオフトランジスタにおいて、前記ゲートラインは前記第1浮遊導電パターンと同一、またはより小さい幅で形成されることを特徴とする請求項29に記載の半導体装置の製造方法。

請求項37

半導体基板の所定領域に、ノーマリオントランジスタ及びノーマリオフトランジスタを形成するための一方向に伸びる第1活性領域と他の方向に伸びて前記第1活性領域を連結する第2活性領域を画定する素子分離膜パターンを形成する段階と、前記ノーマリオフトランジスタを形成する活性領域上において順に積層される第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記第1浮遊導電パターンが形成されない第1及び第2活性領域上に、第2ゲート絶縁膜を形成する段階と、前記第1活性領域の上方を横切って伸び、かつ、前記ノーマリオントランジスタの第2ゲート絶縁膜及び前記ノーマリオフトランジスタの第1浮遊導電パターンの上部に位置するゲートラインを形成する段階と、前記ゲートラインをイオンマスクとして利用し、前記第1活性領域及び第2活性領域にそれぞれ配置されるドレイン領域及びソース領域を形成する段階とを含むことを特徴とするマスクROM装置の製造方法。

請求項38

前記第2ゲート絶縁膜は前記第1ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項37に記載のマスクROM装置の製造方法。

請求項39

前記素子分離膜パターンは前記第1及び第2活性領域によって囲まれるように形成され、前記第1及び第2活性領域は互いに交差して形成され、前記素子分離膜パターンは前記第1活性領域が伸びる方向に平行な長手方向を有することを特徴とする請求項37に記載のマスクROM装置の製造方法。

請求項40

前記素子分離膜パターンそれぞれの上部には、一対のゲートラインが形成され、前記一対のゲートラインは前記第1活性領域に垂直な方向に伸びて形成されることを特徴とする請求項39に記載のマスクROM装置の製造方法。

技術分野

0001

本発明は半導体装置及びその製造方法に関し、より具体的にはマスクROM具備する半導体装置及びその製造方法に関する。

背景技術

0002

携帯電話携帯情報端末(personal digital assistant;PDA)、デジタルカメラキャムコーダ及びゲーム機などのようなポータブル電子装置一般化することによって、メモリ論理回路とをともに内蔵する複合チップ(Embedded Memory and Logic、EML)半導体装置に対する需要が増加している。

0003

図1は複合チップ半導体装置のチップレイアウトの一例を示したものである。

0004

図1を参照すると、複合チップ半導体装置10は固有の機能を実行する論理回路領域11、データを記憶させるための不揮発性メモリ領域12及び所定のプログラムコードを記憶させるためのマスクROM領域13を含み得る。また、これに加えて、複合チップ半導体装置10はデータを一時記憶する揮発性メモリ領域14をさらに含み得る。従来、前記不揮発性メモリ領域12にはフラッシュメモリを含むEEPROM(Electrically erasable programmableread−onlymemory)を配置し、前記揮発性メモリ領域14にはSRAM(static random access memory)を配置している。また、前記マスクROM領域13には前記プログラムコードに対応したマスクROMセルを配置している。

0005

前記マスクROMセルにおける各トランジスタ閾値電圧の差に応じてノーマリオントランジスタ及びノーマリオフトランジスタに区別される。ここで、ノーマリオントランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オンであることにより予め記憶したトランジスタをいう。ノーマリオフトランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オフであることにより予め記憶したトランジスタをいう。従来のマスクROMセルの製造方法においては、図2に示すように、閾値電圧の差を作るためにソースドレイン領域40を電気的に接続する不純物領域70を前記ノーマリオントランジスタのチャンネル領域に形成するという工程を経る必要があった。

0006

つまり、従来のマスクROMセルの製造方法においては、前記不純物領域70を形成するために、所定のフォトレジストパターン50をイオンマスクとして用いて、前記オントランジスタのチャンネル領域に不純物を注入する工程60を含んでいた。しかし、この工程60において、前記チャンネル領域上にはゲート電極30が存在するため、前記不純物を前記チャンネル領域まで到逹させるためには、前記不純物のエネルギーを高くしなければならない。しかし、このような高いエネルギーを用いると、注入された不純物の拡散深さが増加するため、後続工程において隣接したトランジスタにまで拡散する。このような不純物の拡散は隣接したトランジスタの閾値電圧を変化させ、異常な動作特性をもたらし得るため好ましくない。

0007

さらに、前記不純物イオン注入工程においては、高コストフォトリソグラフィ工程及び高コストの高エネルギーイオン注入工程が必要であるため、従来の複合チップの製造方法は製造コストが高いという短所を有している。また、高エネルギーイオン注入工程においては、技術的困難性が高い厚いフォトレジストパターンを形成しなければならないという問題がある。

発明が解決しようとする課題

0008

本発明の課題はフォトレジストパターンをイオンマスクとして用いるイオン注入工程を用いることなく、マスクROMトランジスタの閾値電圧を調節することができるマスクROMの製造方法を提供することにある。

0009

本発明の他の課題は、低コストでマスクROMを具備する複合チップ半導体装置の製造方法を提供することにある。

0010

本発明のさらに他の課題は、不純物による閾値電圧の変化を減らすことができるマスクROM装置を提供することにある。

0011

本発明の他の課題は、不純物イオン注入工程によって引き起こされる閾値電圧の変化を回避することができるマスクROMを具備する複合チップ半導体装置を提供することにある。

課題を解決するための手段

0012

このような課題を解決するために、本発明はノーマリオフトランジスタのゲート構造浮遊導電パターンを有するマスクROM装置を提供する。このマスクROM装置は、半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクROM領域と、前記活性領域上に配置され前記素子分離膜パターン上を交差して伸びゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において浮遊導電パターンとゲート層間絶縁膜パターンを具備する。

0013

また、本発明に係るマスクROM装置の前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚く形成し得る。例えば、前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは10Å乃至50Åであり、前記ノーマリオフトランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは50Å乃至400Åであり得る。

0014

さらに、前記浮遊導電パターンは前記ゲート層間絶縁膜パターンによって前記ゲートラインから電気的に絶縁される。この時、前記ゲート層間絶縁膜パターンは金属酸化膜で構成される高誘電膜シリコン酸化膜及びシリコン窒化膜のうちの1つからなることができる。

0015

加えて、前記ノーマリオフトランジスタにおいて、前記ゲートラインの幅は前記浮遊導電パターンと同一、または前記浮遊導電パターンより小さい幅を有する。

0016

一方、本発明に係るマスクROMを具備する半導体装置においては、半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域のうちの一の活性領域に形成され、ノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクROM領域と、前記活性領域のうちの他の活性領域に形成され、不揮発性メモリ素子が形成された不揮発性メモリ領域と、前記活性領域上に配置され、前記素子分離膜パターン上を横切って伸びるゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において第1浮遊導電パターンと第1ゲート層間絶縁膜パターンが順に積層され、前記不揮発性メモリ素子は、前記ゲートラインと前記ゲート絶縁膜との間において第2浮遊導電パターンと第2ゲート層間絶縁膜パターンが順に積層される。このとき、前記ノーマリオントランジスタの前記ゲートラインはゲート絶縁膜に直接接触する。

0017

また、前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚く形成され得る。さらに、前記ノーマリオフトランジスタのゲートラインの下のゲート絶縁膜は前記不揮発性メモリ領域のゲートラインの下のゲート絶縁膜と同一の厚さを有する部分を含み得る。例えば、前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは10Å乃至50Åであり、前記ノーマリオフトランジスタ及び前記不揮発性メモリ領域のゲートラインの下に形成されるゲート絶縁膜の厚さは50Å乃至400Åであり得る。

0018

さらに、前記第1浮遊導電パターンと前記第2浮遊導電パターンは同じ物質からなり、同じ厚さを有し得る。また、前記第1ゲート層間絶縁膜パターンと前記第2ゲート層間絶縁膜パターンは同じ物質からなり、同じ厚さを有し得る。

0019

また、前記第1及び第2浮遊導電パターンはそれぞれ前記第1及び第2ゲート層間絶縁膜パターンにより前記ゲートラインから電気的に絶縁される。このとき、前記第1及び第2ゲート層間絶縁膜パターンのうちの少なくとも1つは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの1つからなることができる。

0020

また、前記ゲートラインは、前記ノーマリオフトランジスタにおいて、前記第1浮遊導電パターンと同一、または前記第1浮遊導電パターンより小さい幅を有し、前記不揮発性メモリ素子のゲートラインは前記第2浮遊導電パターンと同じ幅を有し得る。

0021

さらに、前記不揮発性メモリ素子のゲート絶縁膜はトンネル領域を含み、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜より膜厚が薄く形成する。また、前記第1ゲート層間絶縁膜パターンと前記第2ゲート層間絶縁膜パターンは凸レンズ形状を有するシリコン酸化膜パターンから成り、前記第1浮遊導電パターンと前記第2浮遊導電パターンは前記第1ゲート層間絶縁膜パターンと前記第2ゲート層間絶縁膜パターンにそれぞれ接することにより上端部角度が鋭角であり得る。

0022

本発明に係るマスクROM装置においては、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されるマスクROMセルアレイが配置される半導体基板と、前記半導体基板の所定領域に一方向に伸びて形成されて、前記ノーマリオントランジスタ及びノーマリオフトランジスタのドレイン領域及びチャンネル領域として用いられる第1活性領域と、前記半導体基板の所定領域に他の方向に伸びて形成されて、前記第1活性領域を連結させ、前記ノーマリオントランジスタ及びノーマリオフトランジスタのソース領域として用いられる第2活性領域と、前記第1活性領域の上方を横切って伸び、前記ノーマリオントランジスタ及びノーマリオフトランジスタのゲート電極として用いられるゲートラインとを具備する。さらに、前記ドレイン領域を電気的に接続するビットラインが前記ゲートラインを上方で交差して配置され、前記ノーマリオフトランジスタのゲートラインとその下部の第1活性領域との間には浮遊導電パターン及び前記浮遊導電パターン上部にゲート層間絶縁膜パターンが配置される。

0023

一方、本発明に係るマスクROM装置の製造方法においては、半導体基板上にノーマリオントランジスタ及びノーマリオフトランジスタを形成する複数の活性領域を画定する素子分離膜パターンを形成する段階と、前記活性領域に第1ゲート絶縁膜と第1導電膜を形成する段階と、前記第1ゲート絶縁膜と前記第1導電膜をパターニングして、ノーマリオントランジスタが形成される活性領域を露出させ、前記ノーマリオフトランジスタを形成する活性領域上に順に積層された第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記ノーマリオントランジスタを形成する活性領域上に第2ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタの第2ゲート絶縁膜の上部及び前記ノーマリオフトランジスタの第1浮遊導電パターンの上部にそれぞれゲートラインを形成する段階と、を含む。

0024

また、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜パターンより薄い厚さで形成されることができる。例えば、前記第1ゲート絶縁膜パターンの厚さは50Å乃至400Åであり、前記第2ゲート絶縁膜の厚さは10Å乃至50Åであり得る。

0025

前記第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階は、前記活性領域上に前記第1ゲート絶縁膜を形成する段階と、前記第1ゲート絶縁膜が形成された結果物上に前記第1導電膜を形成する段階と、前記第1導電膜と前記第1ゲート絶縁膜をパターニングして前記ノーマリオントランジスタの活性領域の上部面を露出させる段階を含み得る。

0026

また、前記第1導電膜を形成した後、前記第1導電膜上にゲート層間絶縁膜を形成する段階をさらに含み得る。前記ゲート層間絶縁膜は前記第1導電膜と前記第1ゲート絶縁膜をパターニングする段階でパターニングされて、前記第1浮遊導電パターンと前記ゲートラインとの間に配置されるゲート層間絶縁膜パターンを形成する。

0027

さらに、前記第1導電膜を形成した後、前記第1導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階をさらに含み得る。ここで、前記シリコン酸化膜パターンは、前記第1導電膜及び前記第1ゲート絶縁膜をパターニングする段階において前記第1浮遊導電パターン及び前記第1ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられる。また、前記第2ゲート絶縁膜を形成する前に、前記第1浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成した後、前記マスクROM領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階をさらに実施し得る。

0028

前記ゲートラインは前記第1浮遊導電パターンと同一、またはより小さい幅で形成され得る。

0029

一方、本発明に係る半導体装置の製造方法においては、半導体基板上に、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されたマスクROM領域と不揮発性メモリ領域が形成される活性領域を画定する素子分離膜パターンを形成する段階と、前記不揮発性メモリ領域及び前記ノーマリオフトランジスタが形成される活性領域上に、順に積層された第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記第1浮遊導電パターンが形成されない活性領域上に第2ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタが形成される第2ゲート絶縁膜の上部及び前記不揮発性メモリ領域及びオフセルの第1浮遊導電パターンの上部に、前記活性領域を横切ってゲートラインを形成する段階と、を含む。

0030

また、本発明に係るマスクROM装置の製造方法においては、半導体基板の所定領域に、ノーマリオントランジスタ及びノーマリオフトランジスタを形成するための一方向に伸びる第1活性領域と他の方向に伸びて前記第1活性領域を連結する第2活性領域を画定する素子分離膜パターンを形成する段階と、前記ノーマリオフトランジスタを形成する活性領域上において順に積層される第1ゲート絶縁膜パターン及び第1浮遊導電パターンを形成する段階と、前記第1浮遊導電パターンが形成されない第1及び第2活性領域上に、第2ゲート絶縁膜を形成する段階と、前記第1活性領域の上部を横切って伸び、かつ、前記ノーマリオントランジスタの第2ゲート絶縁膜及び前記ノーマリオフトランジスタの第1浮遊導電パターンの上部に位置するゲートラインを形成する段階と、前記ゲートラインをイオンマスクとして利用し、前記第1活性領域及び第2活性領域にそれぞれ配置されるドレイン領域及びソース領域を形成する段階と、を含む。

0031

前記素子分離膜パターンは前記第1及び第2活性領域によって囲まれるように形成され、前記第1及び第2活性領域は互いに交差して形成され、前記素子分離膜パターンは前記第1活性領域が伸びる方向に平行な長手方向を有するように形成される。

0032

また、前記素子分離膜パターンそれぞれの上部には、一対のゲートラインが形成され、前記一対のゲートラインは前記第1活性領域に垂直な方向に伸びて形成される。

発明の効果

0033

本発明によると、ゲートラインと電気的に絶縁された浮遊導電パターンがマスクROMのノーマリオフトランジスタのゲートにのみ選択的に配置される。すなわち、前記浮遊導電パターンはノーマリオントランジスタのゲートには配置されない。このような浮遊導電パターンの有無はチャンネル領域に印加されるゲートライン電圧への影響に差をもたらすため、ノーマリオントランジスタとノーマリオフトランジスタの閾値電圧の差を発生させるために利用することができる。これにより、本発明に係るマスクROMは別途フォトリソグラフィ工程と高エネルギー不純物イオン注入工程が必要である従来技術と比較すれば、低コストで製造されることができ、さらに、従来の技術のように高エネルギーイオン注入工程による短チャンネル効果が発生することがない。

0034

また、本発明に係るマスクROMにおいては、ノーマリオフトランジスタはノーマリオントランジスタに比較して厚いゲート絶縁膜を有する。このようなゲート絶縁膜厚の差もノーマリオントランジスタとオフトランジスタで閾値電圧の差を生じさせるため、マスクROMの各メモリ素子に記録された情報を区別するために利用することができる。

0035

また、前記浮遊導電パターンの有り無しのトランジスタ、及び前記ゲート絶縁膜厚の差を有するトランジスタは不揮発性メモリの製造工程を利用して形成することができるため、本発明に係る複合チップ半導体装置に工程の増加を要することなく、優れた特性を有するマスクROMを具備させることができる。

発明を実施するための最良の形態

0036

以上の本発明の目的、特徴及び利点は添付した図面及び以下説明する発明を実施するための最良の形態を通じて容易に理解されるであろう。しかし、本発明は、以下説明する実施形態に限定されず、他の実施形態をも当然に含むものである。ここで紹介される実施形態は当業者にして本発明の思想を十分理解できる程度に開示することを目的として提供するものである。

0037

本明細書において、ある膜が他の膜または基板上にあると記載した場合は、それは他の膜または基板と直接接して形成する場合と、それらの間に第3の膜が介在される場合の両方を意味する。また、図面において、膜及び領域の厚さは技術的内容を判りやすく説明するために誇張したものである。また、本明細書に記載した実施形態において第1、第2、第3などの用語を異なる領域、異なる膜などを記述するために用いた場合は、これら領域、膜がこのような用語によって限定されて解釈されてはならない。これらの用語は一の領域または膜を他の領域または膜と区別させるために用いたに過ぎないのであって、従って、一の実施形態において第1膜として言及された膜が他の実施形態においては第2膜として言及されることもある。ここに説明及び例示される各実施形態はそれぞれの相補的な実施形態も含むものである。

0038

本発明は、図1に示した複合チップ半導体装置及びこれを製造する方法に適用され得る。しかし、本発明はマスクROM装置または不揮発性メモリ及びマスクROMよりなる半導体装置にも個別的に適用され得ることは言うまでもない。

0039

図3は本発明に係るマスクROMのセルアレイ構造を示す回路図である。

0040

図3に示すように、本発明に係るマスクROMのセルアレイMRAは2次元的に配列されたトランジスタにより構成される。前記トランジスタのゲート電極及びドレイン電極は互いに交差する複数個ワードラインWL1〜WL4及びビットラインBL1〜BL3によってそれぞれ電気的に接続される。この時、独立的な動作電圧が印加されるように、それぞれのワードラインWL1〜WL4及びそれぞれのビットラインBL1〜BL3は互いに電気的に絶縁する。また、前記トランジスタのソース電極は前記ワードラインに平行なソースラインSL1、SL2に電気的に接続する。前記ソースラインSL1、SL2は共通の電位を有するように互いに接続し得る。

0041

前記マスクROMのセルアレイMRAを構成するトランジスタは閾値電圧に応じてノーマリオントランジスタ及びノーマリオフトランジスタ99に区別される。前記ノーマリオントランジスタ及び前記ノーマリオフトランジスタ99は開発者が提供するプログラムコードに対応して2次元的に配列される。

0042

本発明に係るマスクROMにおいては、前記ノーマリオフトランジスタ99のゲート電極は前記ワードラインWLと半導体基板との間に配置される浮遊導電パターンを具備する。前記浮遊導電パターンは前記ワードラインWLと電気的に絶縁される。後述するように、前記ノーマリオフトランジスタ99のゲート電極は、不揮発性メモリのゲート構造と類似する形態を有する。ノーマリオフトランジスタの構造において、このような付加的な前記浮遊導電パターンを有することにより、前記読み出し動作で印加されるワードライン電圧によって前記ノーマリオフトランジスタ99のチャンネル領域をターンオンさせることができないため、前記ノーマリオフトランジスタはオフ状態としてセンスされる。

0043

さらに、本発明によると、前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜厚は前記ノーマリオントランジスタよりも前記ノーマリオフトランジスタの方が厚く形成され得る。このようなゲート絶縁膜厚の差も前記ノーマリオフトランジスタがオフ状態としてセンスされるのに利用される。前記浮遊導電パターンの有無及び前記ゲート絶縁膜厚の差がトランジスタの特性にどう影響するかについては、後に断面図を参照してさらに詳細に説明する。また、本発明に係るマスクROMは、上述した不揮発性メモリのゲート構造と類似するため不揮発性メモリ装置の製造方法を利用して製造することができる。特に、不揮発性メモリ及びマスクROMをともに具備する複合チップ半導体装置の場合は、工程数の増加を最小限として前記複合チップを製造することが可能である。

0044

図4A図5A図6A図7A図8Aは本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図であり、図4B図5B図6B図7B図8Bは本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。ここで、図4B図5B図6B図7B図8Bの左側に示したセルアレイ領域(cell array region;CAR)は不揮発性メモリのセルアレイ領域の断面を示し、右側に示したマスクROM領域(mask ROM region;MRR)は図4B図5B図6B図7B図8B点線I−I'に沿って切断したときの断面を示す。

0045

図4A及び図4Bを参照すると、半導体基板100の所定領域に活性領域105を画定する素子分離膜パターン110を形成する。前記半導体基板100にはノーマリオントランジスタ及びノーマリオフトランジスタを有するマスクROM領域MRRが形成される。前記ノーマリオントランジスタ及び前記ノーマリオフトランジスタはそれぞれ所定の領域に配置される。後述するように、本発明に係るノーマリオフトランジスタは不揮発性メモリのゲート構造と同様にゲート絶縁膜上に浮遊導電パターンを有し得る。

0046

前記素子分離膜パターン110はシャロートレンチ素子分離(shallow trench isolation)又はLOCOS(Local Oxidation of Silicon)技術を利用して形成し得る。本発明の第1実施形態においては、前記マスクROM領域MRRに形成される活性領域105は一方向に伸びて形成される第1活性領域101及び他方向に伸びて形成されて前記第1活性領域101を連結させる第2活性領域102を有する。本第1実施形態によると、前記素子分離膜パターン110は前記第1活性領域101の方向と長手方向が平行になるように島形状で形成され、前記活性領域105は前記素子分離膜パターン110を囲む網形状で形成される。後続工程において、前記第1活性領域101にはトランジスタのドレイン領域及びチャンネル領域が形成され、前記第2活性領域102にはトランジスタのソース領域が形成される。

0047

前記活性領域105上には第1ゲート絶縁膜120が形成される。前記第1ゲート絶縁膜120は熱酸化工程を通じて形成されるシリコン酸化膜であることが望ましいが、化学蒸着または原子層蒸着技術を用いて形成される高誘電膜であってもよい。このような高誘電膜にはタンタル酸化膜(Ta2O5)、アルミニウム酸化膜(Al2O3)、チタン酸化膜(TiO2)、シリコン酸化膜(SiO2)、シリコン窒化膜(Si3N4)、ハフニウム酸化膜(HfO2)及びBST((Ba、Sr)TiO3)及びPZT(Lead Zirconium Titanate)といった物質膜が含まれ得る。また、前記第1ゲート絶縁膜120はほぼ50Å乃至400Åの厚さで形成され得る。

0048

前記第1ゲート絶縁膜120が形成された結果物上に、第1導電膜130を形成する。前記第1導電膜130は多結晶シリコンからなるのが望ましく、その厚さはほぼ600Å乃至2000Åであり得る。本第1実施形態においては、前記第1導電膜130上に、ゲート層間絶縁膜140が形成される。前記ゲート層間絶縁膜140はシリコン酸化膜及びシリコン窒化膜のどちらかにより形成され得る。本第1実施形態においては、前記ゲート層間絶縁膜140は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層されることにより形成され得る。前記ゲート層間絶縁膜140は化学蒸着工程を通じて形成されることができ、その厚さはほぼ80Å乃至200Åであり得る。

0049

一方、本発明はFLOTOX EEPROMを含む複合チップ半導体装置の製造に適用され得る。本第1実施形態においては、前記第1導電膜130を形成する前に、不揮発性メモリが形成される前記セルアレイ領域CARの活性領域105上に前記第1ゲート絶縁膜120より薄い膜厚のトンネル絶縁膜125をさらに形成し得る。具体的には、前記第1ゲート絶縁膜120をパターニングして前記活性領域105(より詳細には、第1活性領域101)の一部分を露出させるトンネル開口部を形成した後、前記トンネル開口部に前記トンネル絶縁膜125を形成する。前記トンネル絶縁膜125は熱酸化工程または蒸着工程を通じて形成されるシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のうちの少なくとも一つであり得る。また、前記トンネル絶縁膜125を形成する前に、前記トンネル開口部の下の活性領域105にトンネル不純物領域200を形成し得る。

0050

本第1実施形態においては、前記ゲート層間絶縁膜140を形成する前に、標準的なFLOTOX EEPROMの製造方法と同様に、前記第1導電膜130をパターニングして前記素子分離膜パターン110の上部面を露出させる浮遊開口部(図示しない)を形成する段階をさらに含むことができる。前記浮遊開口部はFLOTOX EEPROMの浮遊ゲート電極を定義するのに利用される。

0051

図5A及び図5Bを参照すると、前記ゲート層間絶縁膜140、前記第1導電膜130及び前記第1ゲート絶縁膜120をパターニングし、第1ゲート絶縁膜パターン121、第1浮遊導電パターン131、第1ゲート層間絶縁膜パターン141の順に積層されたパターンを形成する。この工程には前記ゲート層間絶縁膜140上にエッチングマスクとして用いられるマスクパターン150を形成する段階を含む。前記マスクパターン150はフォトリソグラフィ工程を通じて形成されるフォトレジストパターンであり得る。前記第1浮遊導電パターン131及び前記第1ゲート層間絶縁膜パターン141は前記マスクROM領域MRRに形成され、該マスクROM領域MRRであって前記パターンが形成された活性領域105以外の活性領域105を露出させる。前記不揮発性メモリ領域のセルアレイ領域CARにおいては、前記第1浮遊導電パターン131及び前記第1ゲート層間絶縁膜パターン141はエッチングされずに残存させる。

0052

このようなパターニング工程は、不揮発性メモリの製造工程を利用するため、工程を追加する必要がない。具体的には、不揮発性メモリの製造方法においては、浮遊ゲートパターンが形成されるセルアレイ領域CAR以外の領域で前記ゲート層間絶縁膜140、前記第1導電膜130及び前記第1ゲート絶縁膜120を除去して、前記活性領域105の上部面を露出させる工程を含んでいるため、このような工程を利用することによって、工程数を増加させることなく、前記マスクROM領域MRRにおいて、前記第1ゲート絶縁膜パターン121、第1浮遊導電パターン131及び第1ゲート層間絶縁膜パターン141からなるパターンを形成し、前記パターンが形成される活性領域105以外の活性領域105を露出させることができる。

0053

図6A及び図6Bに示すように、前記露出した活性領域105の上部面に第2ゲート絶縁膜160を形成する。前記第2ゲート絶縁膜160は熱酸化工程を通じて形成されるシリコン酸化膜であることが望ましく、その厚さはほぼ10乃至50Åであり得る。すなわち、前記第2ゲート絶縁膜160は前記第1ゲート絶縁膜120より薄い膜厚を有する。

0054

一方、前記第2ゲート絶縁膜160は前記第1ゲート層間絶縁膜パターン141の上部及び前記第1浮遊導電パターン131の側壁にも形成され得る。よって、前記ゲート層間絶縁膜140及び前記第1浮遊導電パターン131はこのような追加的な蒸着厚さ及び側壁酸化膜の厚さを考慮して形成されることが望ましい。

0055

図7A及び図7Bに示すように、マスクROM領域MRRにおいて、前記第2ゲート絶縁膜160が形成された結果物上に、第2導電膜を形成する。前記第2導電膜は多結晶シリコンを含む導電性物質で形成されることができ、望ましくは、順に積層された多結晶シリコン膜及びシリサイド膜で形成される。この時、前記第2導電膜の厚さはほぼ600Å乃至3000Åであり得る。

0056

続いて、ゲートパターニング工程を実施して前記第2導電膜をパターニングし、前記活性領域105上に配置されるゲートライン170を形成する。本発明においては、前記ゲートパターニング工程は前記不揮発性メモリ領域に不揮発性ゲート構造体を形成する段階及びその以外の領域にMOSゲート電極を形成する段階に分けて実施されることができる。

0057

不揮発性メモリ領域CARにおいて、前記不揮発性ゲート構造体を形成する段階は、順に積層された前記第2導電膜、前記第2ゲート層間絶縁膜パターン142及び前記第2浮遊導電パターン132を順にエッチングする段階を含む。この段階は1つのエッチングマスクを用いて前記第1ゲート絶縁膜パターン121が露出するまでエッチングを実施することが望ましい。本工程を実施した結果、前記不揮発性メモリ領域のセルアレイ領域CARには、順に積層された第2浮遊導電パターン132、第2ゲート層間絶縁膜パターン142及び前記ゲートライン170を含むメモリゲートパターンMG及び選択ゲートパターンSGが形成される。前記メモリゲートパターンMGは前記素子分離膜パターン110上を横切り、前記トンネル絶縁膜125の上に配置される。ここで、前記メモリゲートパターンMGの第2浮遊導電パターン132は前記第2ゲート層間絶縁膜パターン142によって前記ゲートライン170から電気的に絶縁されることによって、浮遊ゲート電極(floating gate electrode)として用いられる。一方、前記選択ゲートパターンSGの第2浮遊導電パターン132は所定領域で前記ゲートライン170と電気的に接続される。

0058

マスクROM領域MRRにおいて、前記MOSゲート電極を形成する段階は、前記第2ゲート絶縁膜160及び前記第1ゲート層間絶縁膜パターン141が露出するまで前記第2導電膜を異方性エッチングする段階を含む。前記ゲートライン170は前記第2ゲート絶縁膜160上に配置されて、前記活性領域105を横切るようにパターニングされる。このように形成されるゲートライン170はマスクROM及び論理回路などを構成するトランジスタのゲート電極として用いられる。

0059

本発明によると、前記ゲートライン170は、前記マスクROM領域MRRにおいて、前記第1浮遊導電パターン131上にも形成され、前記第1ゲート層間絶縁膜パターン141によって前記第1浮遊導電パターン131と電気的に絶縁される。ミスアラインによる不良を減らすため、前記第1浮遊導電パターン131上に形成される前記ゲートライン170の幅W1は、図示したように、前記第1浮遊導電パターン131の幅W2と同一、小さいことが望ましい(すなわち、W1≦W2)。

0060

前記ゲートパターニング工程を実施した後、前記ゲートライン170をマスクとして用いるイオン注入工程を実施し、前記活性領域105に不純物領域210を形成する。前記不純物領域210は複合チップ半導体装置を構成するトランジスタのソース電極またはドレイン電極として用いられる。この時、前記不揮発性メモリのセルアレイ領域CARと前記マスクROM領域MRRに形成される不純物領域210は互いに異なるイオン注入工程を通じて形成することにより2つの領域は互いに異なる構造を有し得る。本発明の一実施形態によると、前記マスクROM領域MRRに配置される不純物領域210は低電圧トランジスタのソース/ドレイン電極の構造と類似の形態で形成される。例えば、前記マスクROM領域MRRに配置される不純物領域210は標準的なLDD(lightly doped drain)構造またはハロ(Halo)領域を有するLDD構造であり得る。前記不純物領域210を形成する段階はイオンマスクとして用いられるゲートスペーサ80を形成する工程をさらに含み得る。

0061

図8A及び図8Bを参照すると、前記不純物領域210が形成された結果物上に、層間絶縁膜190を形成する。前記層間絶縁膜190は化学蒸着工程を通じて形成されるシリコン酸化膜であることが望ましい。続いて、前記層間絶縁膜190をパターニングして前記不純物領域210を露出させるコンタクトホールを形成した後、前記コンタクトホールを満たすコンタクトプラグ195を形成する。前記層間絶縁膜190上にはビットライン220が形成される。前記ビットライン220は、上方にて前記ゲートライン170と交差する方向に形成され、前記コンタクトプラグ195に接続するビットライン220が形成される。

0062

図9A図10A図11A図12A、13Aは本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図であり、図9B図10B図11B図12B図13Bは本発明の第2実施形態に係るマスクROMの製造方法を説明するための断面図である。この時、図9B図10B図11B図12B、13Bの左側に示したセルアレイ領域CARは不揮発性メモリのセルアレイ領域の断面を示し、右側に示したマスクROM領域MRRは図9A図10A図11A図12A、13Aの点線I−I’に沿って切断したときの断面を示したものである。

0063

本発明の第2実施形態に係る不揮発性メモリはスプリットゲート型フラッシュメモリで構成されるため、図4B、5B、6B、7B、8Bに示したEEPROMを具備する複合チップ半導体装置の製造方法に関する第1実施形態とは不揮発性メモリの構造において差を有する。しかし、このような構造上の差を除けば、この実施形態の技術的特徴は図4B5B、6B、7B、図8Bを参照して説明した第1実施形態と同様である。よって、図4B5B、6B、7B、図8Bを参照して説明した前記第1実施形態と同様の技術的特徴については重複説明となるため、説明を省略する。

0064

図9A及び図9Bを参照すると、前記活性領域105上に第1ゲート絶縁膜120を形成した後、前記第1ゲート絶縁膜120が形成された結果物上に第1導電膜130及びマスク層240を順に形成する。ここで、既に説明した第1実施形態と異なり、本第2実施形態においては、前記トンネル絶縁膜125及びトンネル不純物領域200を形成する段階を含まない。従って、前記第1ゲート絶縁膜120は前記第1導電膜130と前記活性領域105との間において均一の膜厚を有する。前記マスク層240は化学蒸着工程を通じて形成されるシリコン窒化膜またはシリコン酸窒化膜であり得る。

0065

図10A及び図10Bを参照すると、前記マスク層240をパターニングして、前記第1導電膜130の上部面を露出させる開口部を有するマスクパターン245を形成する。以後、前記露出した第1導電膜130の上部面を熱酸化させる。これによって、前記開口部の底にはシリコン酸化膜パターン250が形成される。このような熱酸化工程は周知のLOCOS工程と類似の方式で実施されることができる。その結果、前記シリコン酸化膜パターン250は端部に比べて中央部の方が厚い凸レンズ形態で形成される。

0066

図11A及び図11Bを参照すると、前記マスクパターン245を除去して前記第1導電膜130の上部面を露出させる。この段階は、前記シリコン酸化膜パターン250に対してエッチング選択性を有する湿式エッチングの方法で実施することが望ましい。以後、前記シリコン酸化膜パターン250をエッチングマスクとして用いて、前記露出した第1導電膜130及び前記第1ゲート絶縁膜120をパターニングする。その結果、前記シリコン酸化膜パターン250の下には、第1ゲート絶縁膜パターン121及び第1浮遊導電パターン131が順に積層されたパターンが形成されており、前記パターンが形成された前記活性領域105以外の前記活性領域105においては、前記活性領域105の上部面が露出している。

0067

一方、上述したように、前記シリコン酸化膜パターン250は凸レンズ形状を有するため、その下部に配置される前記第1浮遊導電パターン131は中央部に比べて端部が厚い凹レンズ形状を有する。言い換えれば、前記第1浮遊導電パターンの上端部断面は図11Bに図示したように鋭角となる。周知のように、導電パターンが鋭角構造を有する場合、該鋭角部に電界が集中する。本発明に係るスプリットゲート型フラッシュメモリは書き込み動作での効率性を増大させるためにこのような電場の集中を利用する。

0068

前記マスクROM領域MRRにおいては、図12A及び図12Bに示すように、前記第1浮遊導電パターン131が上部に形成されていない活性領域105に第2ゲート絶縁膜160を形成する。本第2実施形態においては、前記第2ゲート絶縁膜160を前記マスクROM領域MRRの露出した活性領域105において前記第1ゲート絶縁膜パターン121より薄い膜厚さで形成する。

0069

一方、前記マスクROM領域MRRにおいて前記第2ゲート絶縁膜160を形成する前に、前記不揮発性メモリ領域において、活性領域105にトンネル絶縁膜310及びゲート層間絶縁膜320を形成する段階を実施し得る。前記トンネル絶縁膜310は前記露出した活性領域105の上部面を熱酸化させる方法で形成することが望ましく、前記ゲート層間絶縁膜320は化学蒸着工程を利用して前記トンネル絶縁膜310が形成された結果物の全面に形成し得る。本第2実施形態においては、前記ゲート層間絶縁膜320は化学蒸着技術を用いて形成される中温シリコン酸化膜(medium temperature oxide;MTO)であり得る。前記中温シリコン酸化膜を用いることにより、前記トンネル絶縁膜310は前記第1浮遊導電パターン131の側壁にも形成されることができ、前記トンネル絶縁膜310及び前記ゲート層間絶縁膜320は前記マスクROM領域MRRに形成されてもよい。

0070

本第2実施形態においては、前記第2ゲート絶縁膜160を形成する前に、前記マスクROM領域MRRを含む所定の領域において前記トンネル絶縁膜310及び前記ゲート層間絶縁膜320を除去する段階を実施する。この除去段階は、前記不揮発性メモリ領域を覆うフォトレジストパターンをエッチングマスクとして用いることが望ましい。前記第2ゲート絶縁膜160は前記除去段階後、熱酸化工程を利用して形成される。

0071

図13A及び図13Bを参照すると、前記マスクROM領域MRRにおいて、前記第2ゲート絶縁膜160が形成された結果物上に第2導電膜を形成した後、前記第2導電膜をパターニングして前記ゲートライン170を形成する。前記ゲートライン170を形成する段階は前記第2ゲート絶縁膜160及び前記ゲート層間絶縁膜パターン320が露出するまで前記第2導電膜を異方性エッチングする段階を含む。前記ゲートライン170は前記第2ゲート絶縁膜160上に形成されて、前記活性領域105を横切るようにパターニングされる。このように形成されるゲートライン170はマスクROM及び論理回路などを構成するトランジスタのゲート電極及び前記不揮発性メモリトランジスタ制御ゲート電極(control gate electrode)として用いられる。

0072

第1実施形態と同様に、前記第1浮遊導電パターン131上に配置される前記ゲートライン170の幅W1は、図13Bに示すように、前記第1浮遊導電パターン131の幅W2と同一か、それより小さいことが望ましい。すなわち、W1≦W2の関係を満たすことが望ましい。前記ゲートライン170を形成した後、第1実施形態と同じ方法で、前記不純物領域210、前記層間絶縁膜190、前記コンタクトプラグ195及び前記ビットライン220を順に形成する。

0073

本発明に係るマスクROM装置はノーマリオフトランジスタを具備し、前記ノーマリオフトランジスタは不揮発性メモリのゲートと類似の構造を有する。以下、図8A及び8B、さらに図13A及び13Bを参照して、本発明に係るマスクROM装置の構造に関して説明する。しかし、本発明に係るマスクROMの構造は既に説明した製造方法に関する説明においても一部開示されたため、以下、上述した説明において十分に開示されていない構造的特徴のみについて簡潔に説明する。しかし、本発明に係るマスクROMの構造は以下説明する内容に限定されるという訳ではない。

0074

再度、図8A及び8Bを参照すると、本発明に係るマスクROM装置は半導体基板100の所定領域に配置されて活性領域105を画定する素子分離膜パターン110を有する。前記活性領域105は一の方向に伸びて形成される第1活性領域101及び他の方向に伸びて形成されて、前記第1活性領域101を連結させる第2活性領域102を含む。ここで、前記第1活性領域101にはトランジスタのドレイン領域及びチャンネル領域が形成され、前記第2活性領域102はトランジスタのソース領域が形成される。本第1実施形態によると、前記素子分離膜パターン110は前記第1活性領域101が伸びる方向に平行な長手方向を有する島形状であり、前記活性領域105は前記素子分離膜パターン110を囲む網形状であり得る。

0075

前記活性領域105上にはワードラインとして用いられるゲートライン170が配置される。前記ゲートライン170と前記活性領域105との間にはゲート絶縁膜が配置される。本発明の第1実施形態においては、前記ゲート絶縁膜はその膜厚によって第1ゲート絶縁膜パターン121か第2ゲート絶縁膜160に区別することができる。この時、前記第1ゲート絶縁膜パターン121はノーマリオフトランジスタのゲート絶縁膜として用いられ、前記第2ゲート絶縁膜160はノーマリオントランジスタのゲート絶縁膜として用いられる。前記第1ゲート絶縁膜パターン121は前記第2ゲート絶縁膜160より膜厚が大きいことが望ましい。例えば、前記第1ゲート絶縁膜パターン121は50Å乃至400Åであり得る。または前記第2ゲート絶縁膜160は10Å乃至50Åであり得る。

0076

このような膜厚の差により、所定の読み出し電圧条件で、前記第2ゲート絶縁膜160下のチャンネル領域がターンオンされても、前記第1ゲート絶縁膜パターン121下のチャンネル領域はターンオンされないようにすることもできる。本発明に係るマスクROMはゲート絶縁膜のこのような膜厚の差による閾値電圧の差を、記録されたディジタル情報に対応させて利用することができる。

0077

一方、本発明に係るマスクROMは不揮発性メモリを具備する複合チップ半導体装置の一部分であり得る。この場合、前記第1ゲート絶縁膜パターン121は前記不揮発性メモリのゲート絶縁膜として用いられ得る。

0078

これに加えて、本発明においては、前記オフトランジスタのゲート絶縁膜とゲートライン170との間には第1浮遊導電パターン131を配置し得る。前記第1浮遊導電パターン131は前記ゲートライン170を含む導電構造体から電気的に絶縁されることが望ましく、このために、前記第1浮遊導電パターン131と前記ゲートライン170との間には第1ゲート層間絶縁膜パターン141が配置される。

0079

前記第1浮遊導電パターン131のこのような電気的絶縁(electric isolation)は前記活性領域105に印加される前記ゲートライン170の電圧を小さくするため、前記オフトランジスタと前記オントランジスタの閾値電圧の差の発生に寄与する。その結果、本発明に係るマスクROMは記録されたディジタル情報をセンスするために前記第1浮遊導電パターン131の有無による閾値電圧の差を利用することができる。

0080

ここで、前記第1浮遊導電パターン131は多結晶シリコンからなることができ、前記第1ゲート層間絶縁膜パターン141は金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの1つからなることができる。また、前記ゲートライン170は多結晶シリコンを含む導電物質で形成されることができ、望ましくは、多結晶シリコン膜とシリサイド膜の順で積層された積層膜であり得る。この時、前記ゲートライン170の膜厚はほぼ600Å乃至3000Åであり得る。または前記第1ゲート層間絶縁膜パターン141の厚さはほぼ80Å乃至200Åであり得る。

0081

一方、前記不揮発性メモリ領域には前記第1浮遊導電パターン131及び前記第1ゲート層間絶縁膜パターン141と同一の物質及び同一の厚さを有する第2浮遊導電パターン132及び第2ゲート層間絶縁膜パターン142が配置されることができる。(ここで、物質及び厚さの‘同一’は同じ工程を通じて形成された結果物であることを示し、したがって、製造工程で発生する工程バラツキの範囲内で同一であるということを意味する)。また、前記第2浮遊導電パターン132は浮遊ゲート電極として用いられ、前記ゲートライン170は前記第2ゲート層間絶縁膜パターン142上に配置されて、制御ゲート電極として用いられる。

0082

前記ゲートライン170両側の活性領域105には不純物領域210が形成される。本発明の第1実施形態においては、1つの第1活性領域101の上部には前記第2活性領域102の方向に平行な一対のゲートライン170が配置される。ここで、一対のゲートライン170の間の第1活性領域101に形成される不純物領域210はマスクROMトランジスタのドレイン電極として用いられ、前記第2活性領域102に形成される不純物領域210はマスクROMトランジスタのソース電極として用いられる。上述したように、図8Aに示したように、前記第1活性領域101は前記第2活性領域102によって連結されるため、前記第2活性領域102に形成される不純物領域210は共通ソース電極として用いられる。

0083

前記ゲートライン170の上部には層間絶縁膜190が形成され、前記不純物領域210には前記層間絶縁膜190を貫通するコンタクトプラグ195が接続する。これに加えて、前記層間絶縁膜190上には前記ゲートライン170を上方にて交差し、前記コンタクトプラグ195と電気的に接続されるビットライン220が形成される。

0084

本発明の第2実施形態においては、マスクROM装置のノーマリオフトランジスタゲートはスプリットゲート型フラッシュメモリのゲートと類似の構造を有することができる。具体的には、図13A及び図13Bに示したように、前記第1浮遊導電パターン131と前記ゲートライン170との間にはこれらを電気的に分離させるシリコン酸化膜パターン250が配置されることができる。これによって、上述した実施形態と同様に、前記第1浮遊導電パターン131が電気的に絶縁し、このような電気的絶縁により前記活性領域105に印加される前記ゲートライン170の電圧を小さくする。

0085

ここで、前記第1浮遊導電パターン131が前記ノーマリオントランジスタではなく、前記ノーマリオフトランジスタのみに配置されることは前記シリコン酸化膜パターン250を用いる場合であっても前記第1実施形態の場合と同様である。その結果、本発明の第2実施形態に係るマスクROMは記録されたディジタル情報をセンスするために前記第1浮遊導電パターン131及び前記シリコン酸化膜パターン250の有無によって発生する閾値電圧の差を利用することができる。

図面の簡単な説明

0086

複合チップ半導体装置の一実施形態を示すためのチップレイアウトである。
従来の技術によるマスクROMの製造方法を説明するための工程断面図である。
本発明に係るマスクROMのセルアレイ構造を示す回路図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第1実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための工程断面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための平面図である。
本発明の第2実施形態に係るマスクROMの製造方法を説明するための工程断面図である。

符号の説明

0087

10複合チップ半導体装置、
11論理回路領域、
12不揮発性メモリ、
13マスクROM、
14揮発性メモリ
30ゲート電極、
40ソース/ドレイン電極、
50フォトレジストパターン、
60不純物を注入する段階、
70 不純物領域、
99ノーマリオフトランジスタ、
100半導体基板、
101 第1活性領域、
102 第2活性領域、
105 活性領域、
110素子分離パターン
120 第1ゲート絶縁膜、
121 第1絶縁膜パターン
125トンネル絶縁膜、
130 第1導電膜、
131 第1浮遊導電パターン、
132 第2浮遊導電パターン、
140ゲート層間絶縁膜、
141 第1ゲート層間絶縁膜パターン、
142 第2ゲート層間膜パターン、
150マスクパターン、
160 第2ゲート絶縁膜、
170ゲートライン、
190層間絶縁膜、
195コンタクトプラグ、
200トンネル不純物領域、
210 不純物領域、
220ビットライン、
240マスク層、
250シリコン酸化膜パターン、
310 トンネル絶縁膜、
320 ゲート層間絶縁膜。

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