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技術 薄膜トランジスタ搭載配線基板及びその製造方法

出願人 株式会社ジャパンディスプレイセントラル
発明者 松浦由紀
出願日 2005年7月8日 (15年5ヶ月経過) 出願番号 2005-200669
公開日 2007年1月25日 (13年11ヶ月経過) 公開番号 2007-019336
状態 特許登録済
技術分野 液晶5(電極、アクティブマトリックス) 半導体の電極 半導体のドライエッチング 半導体集積回路装置の内部配線 薄膜トランジスタ
主要キーワード 変化差 テーパ角度α テーパ形 テーパ角度θ テーパー加工 分解能限界 全面被覆 テーパー化
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図面 (5)

課題

層間絶縁膜におけるクラックの発生による不純物汚染の防止と、配線間隔狭小化両立する。

解決手段

基板上に半導体層が形成され、半導体層上にゲート絶縁膜を介してゲート電極が形成されている。また、ゲート電極と同一レイヤー配線が形成されている。そして、ゲート電極の側壁テーパ角度と、配線の側壁のテーパ角度が異なっている。具体的には、ゲート電極の側壁のテーパ角度が基板面に対して30°〜85°であり、配線の側壁のテーパ角度が基板面に対して85°以上である。ゲート電極のエッチングと配線のエッチングとを異なるエッチングプロセスにより行い、ゲート電極のエッチングにおいては、レジストマスク基板面全体に対する被覆率を45%以上とする。

概要

背景

多結晶シリコン膜を用いた薄膜トランジスタ搭載配線基板、例えば液晶パネルの製造においては、ドライバー回路電源回路等、駆動用回路を構成する薄膜トランジスタ基板上に作り込むことが行われており、例えば外付け集積回路(IC)として設置していた駆動回路も基板上に作り込むようになってきている。この場合、薄膜トランジスタのトランジスタ特性の向上や、液晶パネルの周囲に配線形成等のために必要となるいわゆる額縁領域狭小化等を実現するためには、配線微細化が要求されている。そして、配線を微細化するためには、ゲート電極信号配線配線幅配線間隔を小さくする必要がある。

従来、前述のような多結晶シリコン半導体層に用いたドライバ内蔵型の液晶パネルの製造においては、半導体層上のゲート電極及びゲート電極間の配線は一括エッチングにより形成するのが一般的である。従来のエッチング方法について説明すると、ゲート電極、及びこれと同一レイヤーとして形成される配線は、金属等のゲート材料を基板全面に成膜した後、フォトリソ工程で所定のパターンレジストマスクを形成し、これをマスクとして前記ゲート材料をエッチングして全配線を形成する。

あるいは、ゲート電極及び配線を2回のフォトリソ工程、エッチング工程で形成する技術も知られている(例えば、特許文献1等を参照)。この特許文献1記載の技術では、pチャンネル型薄膜トランジスタのゲート電極をエッチングする第1フォトリソグラフィ工程と、nチャンネル型トランジスタのゲート電極及び走査配線等をエッチングする第2フォトリソグラフィ工程の2回のフォトリソグラフィ工程を行い、且つ、第2フォトリソグラフィ工程において2段階のエッチングを行っている。
特開2002−111001号公報

概要

層間絶縁膜におけるクラックの発生による不純物汚染の防止と、配線間隔の狭小化を両立する。基板上に半導体層が形成され、半導体層上にゲート絶縁膜を介してゲート電極が形成されている。また、ゲート電極と同一レイヤーで配線が形成されている。そして、ゲート電極の側壁テーパ角度と、配線の側壁のテーパ角度が異なっている。具体的には、ゲート電極の側壁のテーパ角度が基板面に対して30°〜85°であり、配線の側壁のテーパ角度が基板面に対して85°以上である。ゲート電極のエッチングと配線のエッチングとを異なるエッチングプロセスにより行い、ゲート電極のエッチングにおいては、レジストマスクの基板面全体に対する被覆率を45%以上とする。

目的

以上のように、ゲート電極とゲート電極間の配線(引き回し)等を同一の工程で形成する従来方法では、層間絶縁膜におけるクラックの発生による不純物汚染の防止と、配線間隔の狭小化(すなわち、例えば額縁領域の狭小化)を両立することは難しいの実情である。本発明は、このような従来の実情に鑑みて提案されたものであり、ゲート電極と配線のテーパ形状をそれぞれ最適化することができ、不純物汚染によるトランジスタ特性の劣化を防ぐことができ、しかも配線間を狭くすることで狭額縁化することが可能な薄膜トランジスタ搭載配線基板及びその製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
3件
牽制数
0件

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請求項1

基板上に半導体層が形成され、当該半導体層上にゲート絶縁膜を介してゲート電極が形成されて薄膜トランジスタが構成されるとともに、前記ゲート電極と同一レイヤー配線が形成されてなり、前記ゲート電極の側壁テーパ角度と、前記配線の側壁のテーパ角度が異なることを特徴とする薄膜トランジスタ搭載配線基板

請求項2

前記ゲート電極の側壁のテーパ角度が、前記配線の側壁のテーパ角度よりも小であることを特徴とする請求項1記載の薄膜トランジスタ搭載配線基板。

請求項3

前記ゲート電極の側壁のテーパ角度が基板面に対して30°〜85°であり、前記配線の側壁のテーパ角度が基板面に対して85°以上であることを特徴とする請求項2記載の薄膜トランジスタ搭載配線基板。

請求項4

基板上に半導体層を形成し、これを覆ってゲート絶縁膜及び金属膜成膜し、前記金属膜をエッチングしてゲート電極と配線とを形成するに際し、前記ゲート電極のエッチングと前記配線のエッチングとを、異なるエッチングプロセスにより行うことを特徴とする薄膜トランジスタ搭載配線基板の製造方法。

請求項5

前記ゲート電極のエッチングにおいては、レジストマスク基板面全体に対する被覆率を45%以上とすることを特徴とする請求項4記載の薄膜トランジスタ搭載配線基板の製造方法。

技術分野

0001

本発明は、アクティブマトリックス型液晶表示等に用いられる薄膜トランジスタ搭載配線基板及びその製造方法に関するものであり、特に、薄膜トランジスタゲート電極信号配線等の配線とでテーパ角度が異なる新規な薄膜トランジスタ搭載配線基板及びその製造方法に関する。

背景技術

0002

多結晶シリコン膜を用いた薄膜トランジスタ搭載配線基板、例えば液晶パネルの製造においては、ドライバー回路電源回路等、駆動用回路を構成する薄膜トランジスタを基板上に作り込むことが行われており、例えば外付け集積回路(IC)として設置していた駆動回路も基板上に作り込むようになってきている。この場合、薄膜トランジスタのトランジスタ特性の向上や、液晶パネルの周囲に配線形成等のために必要となるいわゆる額縁領域狭小化等を実現するためには、配線の微細化が要求されている。そして、配線を微細化するためには、ゲート電極や信号配線の配線幅配線間隔を小さくする必要がある。

0003

従来、前述のような多結晶シリコン半導体層に用いたドライバ内蔵型の液晶パネルの製造においては、半導体層上のゲート電極及びゲート電極間の配線は一括エッチングにより形成するのが一般的である。従来のエッチング方法について説明すると、ゲート電極、及びこれと同一レイヤーとして形成される配線は、金属等のゲート材料を基板全面に成膜した後、フォトリソ工程で所定のパターンレジストマスクを形成し、これをマスクとして前記ゲート材料をエッチングして全配線を形成する。

0004

あるいは、ゲート電極及び配線を2回のフォトリソ工程、エッチング工程で形成する技術も知られている(例えば、特許文献1等を参照)。この特許文献1記載の技術では、pチャンネル型薄膜トランジスタのゲート電極をエッチングする第1フォトリソグラフィ工程と、nチャンネル型トランジスタのゲート電極及び走査配線等をエッチングする第2フォトリソグラフィ工程の2回のフォトリソグラフィ工程を行い、且つ、第2フォトリソグラフィ工程において2段階のエッチングを行っている。
特開2002−111001号公報

発明が解決しようとする課題

0005

ところで、前述の従来例では、ゲート電極及び配線を一括エッチングする場合においても、あるいは特許文献2記載の発明のように2回のフォトリソ工程を行う場合においても、ゲート電極(特許文献1においてはnチャンネル型薄膜トランジスタのゲート電極)と配線とは同一のフォトリソ工程でエッチングされることになり、したがってゲート電極と配線の側壁テーパ形状(角度)は同じである。

0006

一方で、薄膜トランジスタの特性を向上させるためには、ゲート電極幅(いわゆるL長)を1μm〜1.5μmと小さく設計する必要があり、この場合、線幅バラツキ制御が必要になる。そのためには、レジスト形状のバラツキを小さくする必要があり、通常、レジストのテーパ角度を65°〜80°程度に設定している。前記のようなレジストマスクを用いてエッチングを行った場合、ゲート電極や配線の側壁のテーパ角度は90°前後になり、側壁が垂直に近い状態でエッチングされる。

0007

しかしながら、薄膜トランジスタを構成するゲート電極の側壁が垂直に近いと、ゲート電極上に形成される層間絶縁膜ゲート電極端部でのカバレッジが悪くなり、クラック入り易くなるという問題が生ずる。半導体層上のゲート電極端部において層間絶縁膜にクラックが入ると、その部分から不純物汚染があり、トランジスタ特性が劣化するという不良が発生する。

0008

前記クラックの発生や不純物汚染を防止するためには、例えば半導体層上のゲート電極の側壁のテーパ角度が50°〜70°程度になるようにテーパ加工を施すことが考えられるが、この場合にはゲート電極以外の配線の側壁もテーパ形状となるので、エッチング変換差が大きくなって配線間隔を小さくできないという問題が生ずる。特許文献1記載の発明では、ゲート電極及び配線の形成を2回のフォトリソ工程、エッチング形成で行っているが、pチャンネル型薄膜トランジスタ、あるいはnチャンネル型薄膜トランジスタのいずれか一方のゲート電極と配線とは同一の工程で加工されるため、やはり前記の問題が残る。

0009

以上のように、ゲート電極とゲート電極間の配線(引き回し)等を同一の工程で形成する従来方法では、層間絶縁膜におけるクラックの発生による不純物汚染の防止と、配線間隔の狭小化(すなわち、例えば額縁領域の狭小化)を両立することは難しいの実情である。本発明は、このような従来の実情に鑑みて提案されたものであり、ゲート電極と配線のテーパ形状をそれぞれ最適化することができ、不純物汚染によるトランジスタ特性の劣化を防ぐことができ、しかも配線間を狭くすることで狭額縁化することが可能な薄膜トランジスタ搭載配線基板及びその製造方法を提供することを目的とする。

課題を解決するための手段

0010

前述の目的を達成するために、本発明に係る薄膜トランジスタ搭載配線基板は、基板上に半導体層が形成され、当該半導体層上にゲート絶縁膜を介してゲート電極が形成されて薄膜トランジスタが構成されるとともに、前記ゲート電極と同一レイヤーで配線が形成されてなり、前記ゲート電極の側壁のテーパ角度と、前記配線の側壁のテーパ角度が異なることを特徴とする。

0011

本発明の薄膜トランジスタ搭載配線基板においては、前述の通りゲート電極の側壁のテーパ角度と配線の側壁のテーパ角度が異なり、それぞれ最適の角度に設定されている。したがって、例えば配線の側壁のテーパ角度を垂直に近いものとすることで、配線間を狭くすることができ、狭額縁化が実現される。同時に、ゲート電極の側壁のテーパ角度を小さく設定することで、ゲート電極端部での層間絶縁膜のカバレッジを良好なものとすることができ、これによってクラックの発生が抑制され、不純物汚染によるトランジスタ特性の劣化も抑えられる。

0012

前記のように、ゲート電極の側壁のテーパ角度と配線の側壁のテーパ角度をそれぞれ最適化するには、ゲート電極と配線とをそれぞれ最適条件でエッチング形成すればよい。これを規定したのが、本発明の製造方法である。すなわち、本発明の薄膜トランジスタ搭載配線基板の製造方法は、基板上に半導体層を形成し、これを覆ってゲート絶縁膜及び金属膜を成膜し、前記金属膜をエッチングしてゲート電極と配線とを形成するに際し、前記ゲート電極のエッチングと前記配線のエッチングとを、異なるエッチングプロセスにより行うことを特徴とする。

0013

なお、ゲート電極のエッチングにおいて、例えばレジストマスクのテーパ角度を65°〜80°に設定し、エッチング時のレジスト後退によりテーパ加工を行う場合、オーバーエッチング時にサイドエッチングが入り易く、結果的にゲート電極の側壁のテーパ角度が小さくなるように制御することが難しいという問題がある。本発明者は、その原因について検討した結果、レジストの被覆率が大きく影響しているとの知見を得るに至った。例えば、レジスト被覆率が20%、あるいは30%程度である場合には、前記現象により、ゲート電極の側壁のテーパ角度を小さくすることは難しい。これに対して、レジスト被覆率を大きくして、例えばレジスト被覆率45%以上としてゲート電極のエッチングを行えば、テーパ角度を小さく制御することが可能になる。

0014

このような知見を基にゲート電極のエッチングにおけるレジスト被覆率を規定したのが本願の請求項5記載の発明である。請求項5記載の発明は、前記本発明の製造方法において、ゲート電極のエッチングにおいては、レジストマスクの基板面全体に対する被覆率を45%以上とすることを特徴とする。

発明の効果

0015

本発明においては、ゲート電極及びゲート電極と同一レイヤーに形成される配線を異なるフォトリソ工程及びエッチング工程において形成し、これらゲート電極と配線のテーパ形状をそれぞれ最適化しているので、不純物汚染によるトランジスタ特性の劣化の防止と、配線間の狭小化(狭額縁化)を両立することが可能である。

発明を実施するための最良の形態

0016

以下、本発明を適用した薄膜トランジスタ搭載配線基板及びその製造方法について、図面を参照して詳細に説明する。

0017

本実施形態の薄膜トランジスタ搭載配線は、図1に示すように、ガラス基板1上にアンダーコート層2を介して多結晶半導体層ポリシリコン層)3A,3Bを形成し、当該多結晶半導体層3A,3Bをチャンネル層として利用してなるものである。

0018

ガラス基板1上には、前記の通りアンダーコート層2が形成されるが、これはガラス基板1の表面の傷や穴等を塞いで平坦化すること、ガラス基板1に含まれる不純物の多結晶半導体層3への拡散を防止すること等を目的に形成されている。このアンダーコート層2は、例えばシリコン酸化膜シリコン窒化膜等を成膜することにより形成されるが、例えば、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板1が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層2を省略することも可能である。

0019

前記アンダーコート層2上に形成される多結晶半導体層3A,3Bは、例えばプラズマCVD法により成膜された非晶質シリコン(a−Si)をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶半導体層3A,3Bは、エッチングにより島状に素子分離されている。

0020

なお、本実施形態の場合、前記多結晶半導体層3Aはnチャンネル型薄膜トランジスタに対応するものであり、多結晶半導体層3Bはpチャンネル型薄膜トランジスタに対応するものである。したがって、各多結晶半導体層3A,3Bには、不純物注入によりソース領域3Aa,3Ba及びドレイン領域3Ab,3Bbが形成されており、さらにnチャンネル型薄膜トランジスタにおいては、LDD領域(低濃度不純物拡散領域)3Ac、3Adが形成されている。

0021

前記多結晶半導体層3A,3B上には、ゲート絶縁膜4を介してゲート電極5及び配線6が形成されているが、本実施形態においては、ゲート電極5と配線6の側壁のテーパ角度が異なることが大きな特徴である。具体的には、前記ゲート電極5の側壁のテーパ角度θが30°〜85°に設定されている。このゲート電極5の側壁のテーパ角度θが前記範囲を外れて大きすぎると、ゲート電極5の側壁が垂直に近くなりすぎ、この上に形成される後述の層間絶縁膜のカバレッジが悪くなってクラックが入り易くなる。なお、トランジスタ特性を向上するためにはゲート電極5の線幅バラツキの制御が重要となるが、前記テーパ角度を30°未満とすると前記制御が難しくなり、現実的ではない。

0022

一方、前記配線6は、側壁のテーパ角度αが前記ゲート電極5の側壁のテーパ角度θよりも大きく設計されている。具体的には、前記配線6の側壁のテーパ角度αは85°以上である。前記配線6のテーパ角度αを85°以上とすることにより、配線6の形成に際してエッチング変換差を最小にした加工を施すことが可能になり、配線6間の間隔を狭くすることができる。ただし、前記テーパ角度αが90°を超えて配線6がいわゆるオーバーハングした形状になると、後述の層間絶縁膜のカバレッジ等に問題が生ずるおそれがあるので好ましくない。

0023

前記多結晶半導体層3A,3Bやゲート電極5、さらには配線6は、例えばシリコン酸化膜等からなる層間絶縁膜7やパッシベーション膜8によって覆われており、この層間絶縁膜7に形成されたコンタクトホールを介して信号電極9が多結晶半導体層3A,3B(ソース領域3Aa,3Ba及びドレイン領域3Ab,3Bb)に接続されている。ここで、前記の通り、ゲート電極5の側壁のテーパ角度θが小さな値に設定されており、側壁が垂直ではなく斜めに形成された形になっているので、層間絶縁膜7のカバレッジが良好なものとなり、ゲート電極5端部で層間絶縁膜6にクラックが入ることがなく、不純物汚染が生ずることはない。

0024

以上のような構成を有する本実施形態の薄膜トランジスタ搭載配線基板においては、前記の通り、ゲート絶縁膜5の側壁のテーパ角度θと配線6の側壁のテーパ角度αがそれぞれ最適化されているが、これらゲート電極5や配線6は2回のフォトリソ工程及びエッチング工程を経ることにより形成することができる。以下、前記薄膜トランジスタ搭載配線基板の製造プロセスについて説明する。

0025

図2は、図1に示す薄膜トランジスタ搭載配線基板の製造プロセスを工程順に従って示す図面である。薄膜トランジスタを作製するには、先ず、図2(a)に示すように、ガラス基板1上にアンダーコート層2を形成し、アンダーコート層2上に多結晶半導体層3A,3Bを形成する。多結晶半導体層3A,3Bは、例えばCVD等の手法によりアモルファスシリコン膜を形成し、これをレーザアニール等の手法によって多結晶化することにより形成する。なお、多結晶半導体層3A,3Bは、薄膜トランジスタの配列に応じてエッチングし、島状に分離する。また、nチャンネル型薄膜トランジスタに対応する多結晶半導体層3Aについては、この段階でソース領域3Aa及びドレイン領域3Abにn+型不純物ドーピングしておく。

0026

さらに、前述の多結晶半導体層3A,3Bを覆ってゲート絶縁膜4及び金属膜11を全面に成膜し、前記金属膜11をエッチングすることによりゲート電極5及び配線6を同一レイヤーで形成する。金属膜11には、ゲート材料として使用可能な金属材料であれば任意の材料を選択することができ、場合によっては金属でなくともよい。

0027

前記金属膜11のエッチングに際しては、ゲート電極5をエッチングする第1のエッチング工程と、配線6をエッチングする第2のエッチング工程の2段階エッチングを行い、形成されるゲート電極5及び配線6の側壁のテーパ形状を最適化する。具体的には、先ず、第1のエッチング用のレジスト層12を形成し、図2(a)に示すように、ゲート電極5のパターン形状に応じてフォトリソ技術によりパターニングし、ゲート電極パターン部12aと配線部12bを形成する。ここで、前記ゲート電極パターン部12aは、図3に平面形状を示すように、ゲート電極5のパターン形状に応じてパターニングされており、一方、配線部12bは、配線6が形成される領域を全面被覆する形で形成されている。

0028

ここで、前記第1のエッチング工程においては、レジストパターン(ゲート電極パターン部12aと配線部12b)の被覆率(基板全面の面積に対するレジストパターンの面積の割合)が重要であり、本実施形態においては当該被覆率を45%以上とする。前記被覆率を45%以上とすることで、エッチング形成されるゲート電極5の側壁の形状を所定のテーパ形状とすることができる。図2(b)は、前記レジストパターンをマスクとする第1のエッチング工程後の状態を示すものであり、この段階でnチャンネル型薄膜トランジスタ側にリン等をドーピング(N−ドーピング)し、LDD領域3Ac、3Adを形成する。第1のエッチングにより、ゲート電極5が所定のパターン及び所定のテーパ形状で形成される。また、この段階では配線部の金属膜11は、そのままの状態(いわゆるベタ電極の状態)で残存している。

0029

次に、図2(c)に示すように、nチャンネル型薄膜トランジスタに対応するゲート電極5をレジストパターン13でマスクし、pチャンネル型薄膜トランジスタを構成する多結晶半導体層3Bのソース領域3Ba、ドレイン領域3Bbに不純物(例えばボロン)をドーピングする。

0030

続いて、図2(d)に示すように、レジストパターン14aによりnチャンネル型薄膜トランジスタ及びpチャンネル型薄膜トランジスタのゲート電極5をマスクし、レジストパターン14bをマスクとして配線部のエッチング(第2のエッチング)を行う。第2のエッチングは、テーパ形状とする必要がなく、形成される配線6の側壁が垂直に近くなるように、またエッチング変換差が最小となるようにエッチング条件を設定すればよい。

0031

前記第2のエッチングにより、図2(e)に示すように配線6が形成され、エッチングを完了する。前記2段階エッチングにより、ゲート電極5はテーパ形状に、配線6は垂直形状にパターニングすることが可能である。

0032

ゲート電極5及び配線6のパターニングの後、図2(f)に示すように、これらゲート電極5や配線6を覆って層間絶縁膜7を形成し、さらには層間絶縁膜7にコンタクトホールを形成して信号電極9を形成する。最後にパッシベーション膜8で被覆して薄膜トランジスタ搭載配線基板を完成する。

0033

以上のように、多結晶半導体層3A,3B上のゲート電極5及び当該ゲート電極5と同一レイヤーに形成される配線6を異なるフォトリソ工程において形成し、ゲート電極形成時のレジスト被覆率を基板全体の45%以上とすることによって、ゲート電極5にテーパ加工を施すことができ、また配線6はエッチング変化差を最小とした加工を施すことができる。これによって、不純物汚染による薄膜トランジスタの特性劣化を防ぐことができ、且つ配線間を狭くすることで、例えば狭額縁化した液晶表示デバイスを提供することができる。

0034

以下、本発明の具体的な実施例について説明する。

0035

本実施例においては、先ず、ガラス基板上にポリシリコン層を膜厚50nmで形成し、ゲート絶縁膜を膜厚100nmで全面に成膜した。次いで、その上にゲート配線材料スパッタにより膜厚300nmで成膜した。

0036

続いて、リソグラフィ工程によって、レジスト塗布工程、露光工程、現像工程を行い、エッチングのためのレジストマスクを形成した。レジストにはi線用レジストを用い、レジストテーパー角度が70°となるようにパターニングした。このポリシリコン上のゲート電極部のエッチングマスクの被覆率は、55%とした。なお、前記レジストは、半導体層(ポリシリコン層)上にゲート電極を形成できるようにパターニングした。

0037

次に、前記レジストをマスクに、ドライエッチングでゲート電極を形成した。エッチングには、RIEと呼ばれるリアクティブイオン・エッチング(RIE)装置を用いた。 前記RIE装置としては、イオンの引き込み電圧プラズマ生成のための電圧発生装置が分離した2周波電源を持つリアクタが用いられることが多く、誘導結合型ECRプラズマもこの中に入る。エッチングに際しては、エッチングガスSF6/O2を用いた。テーパー加工となるように、SF6/O2=250/550sccm、Ps(ソースパワー)/Pb(バイアスパワー)=1000/750W、圧力=70mTorrとした。得られたゲート電極のテーパー角度は60°であり、ゲート電極幅(=TFTのL長)は1.5μmになった。ここでのエッチング変換差は、テーパー加工としたために0.6μmと大きい。

0038

図4に、レジスト被覆率とゲート電極のテーパー角度の関係を示す。レジスト被覆率45%以下では、テーパー角度が90°を越えることがあり、層間絶縁膜にクラックからの不純物汚染によるトランジスタに特性劣化(Vthシフト)が見られた。

0039

前記エッチングでは、ゲート電極部のみを形成するので、レジストを多く残すパターンにすることが可能であり、n−chTFT及びp−chTFTの両方のゲート電極部を容易にテーパー化することできる。ポリシリコン上のゲート電極部をテーパー化することにより、ゲート電極上の層間絶縁膜のカバレッジを良好にすることができ、チャネル近傍の不純物汚染を防ぐことができた。

0040

前記エッチングの後、n−ch側にリンのドーピング(N−ドーピング)を行ない、n−chのLDDを形成した。このドーピングにおいては、p−ch側にもリンがドーピングされるが、少量のため問題にはならない。

0041

次に、もう一度リソグラフィ工程によって、レジスト塗布工程、露光工程、現像工程を行い、エッチングのためのレジストマスクを形成した。この場合のエッチングマスクの被覆率は問題とはならず、半導体層上のゲート電極以外の全ての配線を形成できるパターンとすればよい。ここでは、被覆率は20%であった。

0042

前記レジストマスクの形成の後、1回目と同様に、RIEを用いてエッチングを行なった。このエッチングにおいては、配線の加工であるので、エッチング変換差を小さくできるエッチング条件に設定した。具体的には、SF6/O2=700/100sccm、Ps/Pb=1500/1000W、圧力=40mTorrとした。これにより、エッチング変換差は0.1μmであり、配線のテーパー角度は90°であった。エッチング変換差を重視したエッチング条件であるため、配線のテーパーは低くならなかった。露光機分解能にも左右されるが、前記により、配線幅/配線間隔は、分解能限界に最も近い1.5/1.6μmで設計できるようになった。

0043

続いて、ボロンをドーピングして、p−chTFTのソース・ドレインを形成した。次に、熱活性化によりソース・ドレイン領域の抵抗下げた後に、層間絶縁膜を基板全面に膜厚500nmで成膜し、フォトリソ工程・エッチング工程を行うことでN型・p型トランジスタのソース・ドレイン部にコンタクトホールを開けた。さらに、信号線材料をスパッタによって膜厚500nmで成膜し、フォトリソ工程・エッチング工程を行うことで信号線パターンを形成した。このようにして液晶表示デバイスのスイッチング部及びシフトレジスタ等の回路部に使用する薄膜トランジスタを形成した。

図面の簡単な説明

0044

本発明を適用した薄膜トランジスタ搭載配線基板の一例を示す要部概略断面図である。
図1に示す薄膜トランジスタ搭載配線基板の製造プロセスを工程順に示す要部概略断面図であり、(a)は第1のエッチング用レジストパターン形成工程、(b)はゲート電極エッチング工程、(c)はp−chドーピング工程、(d)は第2のエッチング用レジストパターン形成工程、(e)は配線エッチング工程、(f)は層間絶縁膜及び信号電極形成工程をそれぞれ示す。
第1のエッチング用のレジストパターンの平面形状を示す模式的な平面図である。
レジスト被覆率とゲート電極のテーパ角度の関係を示す特性図である。

符号の説明

0045

1ガラス基板、2アンダーコート層、3A,3B多結晶半導体層、3Aa,3Baソース領域、3Ab,3Bbドレイン領域、3Ac,3Ad LDD領域、4ゲート絶縁膜、5ゲート電極、6配線、7層間絶縁膜、8パッシベーション膜、9信号電極、11金属膜、12レジスト層、12aゲート電極パターン部、12b 配線部、13,14a,14b レジストパターン

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  • 株式会社半導体エネルギー研究所の「 表示システム」が 公開されました。( 2020/10/29)

    【課題・解決手段】解像度の高い表示システムを提供する。表示品位の高い表示システムを提供する。処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題・解決手段】新規な半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置、記憶装置、及び電子機器」が 公開されました。( 2020/10/29)

    【課題・解決手段】ビット線寄生容量が低減された記憶装置を提供する。記憶装置は、ビット線に電気的に接続されているセンスアンプと、センスアンプ上に積層されているメモリセルアレイとを有する。メモリセルアレイ... 詳細

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