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技術 高速データ変換器用の入力/出力(I/O)インターフェース

出願人 アジレント・テクノロジーズ・インク
発明者 ロバート・エム・アール・ネフケネス・ディー・ポウルトンブライアン・ディー・セターバーグバーンド・ウッパーマンスコット・アラン・ジェンサーアレン・モンティジョ
出願日 2006年6月30日 (14年7ヶ月経過) 出願番号 2006-181504
公開日 2007年1月18日 (14年1ヶ月経過) 公開番号 2007-012072
状態 未査定
技術分野 A/D、D/A変換器を用いたデータの入出力
主要キーワード パラレル構成 ディジタルデータバス 共平面導波路 高電力消費 信号導体間 信号漏れ シリアルデータ線 パラレルデータバス
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図面 (6)

課題

高速データ変換器のための入力/出力インターフェースを提供する。

解決手段

I/Oインターフェースは、埋め込まれたクロックを各々が有する複数のシリアルデータ線を提供して、高速データ変換器に関連付けられた高データレートに対応するための十分なデータ処理能力を提供する。

概要

背景

入力/出力(I/O)インターフェースは、アナログ−ディジタル変換器ADC)及びディジタル−アナログ変換器(DAC)のようなデータ変換器を、メモリか、ディジタル信号プロセッサか、又は他のシステムに結合する。高速データ変換器のためのI/Oインターフェースは、高速データ変換器に関連付けられた高データレート(又は高データ速度)のディジタル信号に対応可能なデータ処理能力を必要とする。例えば、5ギガサンプル/秒(GSa/秒)のサンプルレートにおいて動作する8ビットADC用のI/Oインターフェースは、40Gビット/秒(Gb/秒)のデータレートに対応することが必要である。
Razavi,B.著「Challenges in the Design of High-speed Clock and Data RecoveryCircuits」,IEEE Communications Magazine,Volume 40,Issue 8,2002年8月,94-101頁
Widmar,A.X.及びP.A.Franaszek著「A DC Balanced,partitioned-Block 8B/1OB Transmission Code」,IBM Journal of Research and Development 27,5(1983年9月), 440-451頁
E.A.Lee他著「Digital Communications」,Klewer Academic Publishers,1988年,439-445頁

概要

高速データ変換器のための入力/出力インターフェースを提供する。I/Oインターフェースは、埋め込まれたクロックを各々が有する複数のシリアルデータ線を提供して、高速データ変換器に関連付けられた高データレートに対応するための十分なデータ処理能力を提供する。A

目的

パラレルインターフェースのために達成可能なデータレートを制限せずに、低電力消費な、高速データ変換器のための入力/出力インターフェースを提供する

効果

実績

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請求項1

印加された信号のタイムインタリーブされたサンプルをあるサンプルレートにおいて取得する一連アナログ−ディジタル変換器ADC)に結合されたシリアライザのセットであって、前記一連のADCからパラレルデータビット受け取り、且つ、その受け取ったパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換する、シリアライザのセットと、前記複数のシリアルデータ信号のうちの対応する1つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセット構築する、デシリアライザとを備え、前記データセットが、前記印加された信号の前記タイムインタリーブされたサンプルを表すことからなる、システム

請求項2

前記シリアライザのセット内の該シリアライザのそれぞれが、1つのシリアルデータ信号を提供する、請求項1に記載のシステム。

請求項3

前記シリアライザのセット内の該シリアライザのそれぞれが、前記一連のADC内の複数のADCからパラレルデータビットを受け取る、請求項2に記載のシステム。

請求項4

前記一連のADC内の前記ADCのそれぞれが、前記一連のADC内の前記ADCの数によって除算された前記サンプルレートにおいて前記タイムインタリーブされたサンプルを取得する、請求項1に記載のシステム。

請求項5

前記複数の信号経路内各信号経路が、1対の導体を含み、前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項1に記載のシステム。

請求項6

前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号から前記クロックを抽出するクロック回復ユニットを含む、請求項1に記載のシステム。

請求項7

前記一連のADCと前記シリアライザのセットとの間に挿入された一連のエンコーダを更に備え、前記一連のエンコーダが、前記複数の各データ信号内におけるDCバランスと、前記印加された信号からの前記一連のADC内の該ADCのノイズの無相関性と、前記複数の各シリアルデータ信号内におけるシリアルデータに対するランレングス制御とのうちの少なくとも1つを提供することからなる、請求項1に記載のシステム。

請求項8

ADCからのパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換するシリアライザであって、前記パラレルデータビットが、前記ADCによって取得された印加された信号のサンプルを表すことからなる、シリアライザと、前記複数のシリアルデータ信号のうちの対応する1つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセットを構築する、デシリアライザとを備え、前記データセットが、前記印加された信号の前記サンプルを表すことからなる、システム。

請求項9

前記デシリアライザが、パラレルデータビットを提供するパラレルデータバス上の前記データセットを提供し、前記パラレルデータビットのそれぞれが、前記複数の各シリアルデータ信号内におけるシリアルデータのデータレートよりも低いデータレートを有することからなる、請求項8に記載のシステム。

請求項10

前記ADCが、NビットADCを含み、前記複数のシリアルデータ信号の数が、前記複数の各シリアルデータ信号内におけるシリアルデータの前記データレートに対する前記サンプルレートの比率のN倍に等しいことからなる、請求項8に記載のシステム。

請求項11

前記複数の信号経路内の各信号経路が、1対の導体を含み、前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項8に記載のシステム。

請求項12

前記ADCが、前記印加された信号のタイムインタリーブされたサンプルを取得する2つか又はそれよりも多いアナログ−ディジタル変換器を含む、請求項8に記載のシステム。

請求項13

前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号について前記クロックを抽出するクロック回復ユニットを含む、請求項8に記載のシステム。

請求項14

前記ADCと前記シリアライザとの間に挿入されたエンコーダを更に備え、前記エンコーダが、前記複数の各シリアルデータ信号内におけるDCバランスと、前記印加された信号からの前記ADCのノイズの無相関性と、前記複数の各シリアルデータ信号内におけるシリアルデータに対するランレングス制御とのうちの少なくとも1つを提供することからなる、請求項8に記載のシステム。

請求項15

出力信号のサンプルを表すパラレルデータビットの第1のセットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換するシリアライザと、前記複数のシリアルデータ信号のうちの対応する1つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、前記複数の各シリアルデータ信号からクロックを抽出し、且つ、パラレルデータビットの第2のセットをディジタル−アナログ変換器(DAC)に提供する、デシリアライザとを備え、前記DACが、前記パラレルデータビットの第2のセットを受け取ることに応答して、前記出力信号を提供することからなる、システム。

請求項16

前記DACが、NビットDACを含み、前記複数のシリアルデータ信号の数が、前記複数の各シリアルデータ信号内におけるシリアルデータの前記データレートに対する前記DACのデータ変換レートの比率のN倍に等しいことからなる、請求項15に記載のシステム。

請求項17

前記DACが、前記出力信号を表すタイムインタリーブされたパラレルデータビットを受け取る2つか又はそれよりも多くのDACを含む、請求項15に記載のシステム。

請求項18

前記デシリアライザが、前記複数の各シリアルデータ信号の前記対応する埋め込まれたクロックに基づいて前記複数の各シリアルデータ信号について前記クロックを抽出するクロック回復ユニットを含む、請求項15に記載のシステム。

請求項19

前記複数の信号経路内の各信号経路が、1対の導体を含み、前記複数の各シリアルデータ信号が、差分信号であることからなる、請求項15に記載のシステム。

請求項20

前記DACと前記シリアライザとの間に挿入されたエンコーダを更に備え、前記エンコーダが、前記複数の各シリアルデータ信号内におけるDCバランスと、前記出力信号からの前記DACのノイズの無相関性と、前記複数の各シリアルデータ信号内における前記シリアルデータに対するランレングス制御とのうちの少なくとも1つを提供することからなる、請求項15に記載のシステム。

技術分野

0001

本発明は、入力/出力(I/O)インターフェースに関し、特に高速データ変換器のための入力/出力インターフェースに関する。

背景技術

0002

入力/出力(I/O)インターフェースは、アナログ−ディジタル変換器ADC)及びディジタル−アナログ変換器(DAC)のようなデータ変換器を、メモリか、ディジタル信号プロセッサか、又は他のシステムに結合する。高速データ変換器のためのI/Oインターフェースは、高速データ変換器に関連付けられた高データレート(又は高データ速度)のディジタル信号に対応可能なデータ処理能力を必要とする。例えば、5ギガサンプル/秒(GSa/秒)のサンプルレートにおいて動作する8ビットADC用のI/Oインターフェースは、40Gビット/秒(Gb/秒)のデータレートに対応することが必要である。
Razavi,B.著「Challenges in the Design of High-speed Clock and Data RecoveryCircuits」,IEEE Communications Magazine,Volume 40,Issue 8,2002年8月,94-101頁
Widmar,A.X.及びP.A.Franaszek著「A DC Balanced,partitioned-Block 8B/1OB Transmission Code」,IBM Journal of Research and Development 27,5(1983年9月), 440-451頁
E.A.Lee他著「Digital Communications」,Klewer Academic Publishers,1988年,439-445頁

発明が解決しようとする課題

0003

図1A図1B内に示された)パラレルインターフェースは、複数グループデータ線パラレル構成において使用することによって、高データレートの高速データ変換器に対応する。データ線の各グループは、データ線のグループとは別個の対応するクロック線を有する。パラレルインターフェースは、各グループのデータ線と、対応するクロック線との間の正確なタイミング関係確立すること且つ維持することに依存する。このタイミング関係は、典型的には、データ線に対するクロック線の信号経路長を、正確に制御することによって、且つ、パラレルインターフェース内のドライバ及びレシーバ(図示せず)内における遅延を正確に制御することによって達成される。しかしながら、該タイミング関係を、高データレートに対応するのに十分な許容範囲内において画定すること且つ維持することは、特に、クロック線とデータ線とがプリント回路基板上に実装されている時には困難である可能性があり、パラレルインターフェースに対する到達可能なデータレートを制限する可能性がある。

0004

パラレルインターフェースはまた、多数のデータ線を含むという欠点がある。例えば、1Gb/秒のデータ処理能力を有するデータ線によって40Gb/秒のデータレートに対応するために、図1A図1B内に示されたパラレルインターフェースは、40本のデータ線(すなわち、8本のデータ線の5つのグループ)と、5本のクロック線とを含む。多数のデータ線とクロック線とが、回路基板上の実質的な物理空間占有する可能性があり、各データ線は、関連付けられたドライバを有するため、より多くのドライバによって、典型的には、パラレルインターフェースが高電力消費にさせられる。

0005

NALOG DEVICES社のAD7872に含まれるようなシリアルインターフェースにおいて、1つのデータ変換器からのデータ信号が、単一データ線上をシリアル伝送させられる。このタイプのシリアルインターフェースは、パラレルインターフェースよりも小型で、低電力消費であり、緩いタイミング要件であるが、このタイプのシリアルインターフェースは、単一データ線によって達成させられることが可能な制限されたデータレートに起因して、高速データ変換器に対する十分なデータ処理能力を有していない可能性がある。従って、従来技術のシリアルインターフェースは、典型的には、電圧計か、システムモニタか、又はオーディオ用途に含まれる低速データ変換器に使用される。

課題を解決するための手段

0006

本発明の一実施例は、
印加された信号のタイムインタリーブされたサンプルをあるサンプルレートにおいて取得する一連のアナログ−ディジタル変換器(ADC)に結合されたシリアライザのセットであって、前記一連のADCからパラレルデータビット受け取り、且つ、その受け取ったパラレルデータビットを、対応する埋め込まれたクロックをそれぞれが有する複数のシリアルデータ信号へと変換する、シリアライザのセットと、
前記複数のシリアルデータ信号のうちの対応する1つのシリアルデータ信号をそれぞれが収容する複数の信号経路と、
前記複数の各シリアルデータ信号からクロックを抽出し、且つ、前記複数の各シリアルデータ信号内におけるシリアルデータに基づいてデータセット構築する、デシリアライザ
とを備え、
前記データセットが、前記印加された信号のタイムインタリーブされたサンプルを表すことからなる、システムである。

発明の効果

0007

パラレルインターフェースのために達成可能なデータレートを制限せずに、低電力消費な、高速データ変換器のための入力/出力インターフェースを提供することができる。

0008

図2A図2Bは、本発明の代替の実施形態による、入力/出力(I/O)インターフェースを示す。典型的には、I/Oインターフェースは、アナログ−ディジタル変換器(ADC)12aか又はディジタル−アナログ変換器(DAC)12bのようなデータ変換器と、メモリかデータプロセッサか又は他のシステム14a,14bとの間の結合を提供する。図2Aは、一例を示すものであり、図2Aにおいて、I/Oインターフェース10aが、ADC集積回路16aとメモリシステム18aとの間に分散(分割)させられており、前記データ変換器は、印加されたアナログ信号11aをアナログ信号11aを表すサンプルへと変換する高速NビットADC12aである。前記サンプルは、典型的には、指定されたサンプルレートFsにおけるNパラレルデータビット13aの形式でADC12aの出力20aに提供される。一例において、ADC12aは、5ギガサンプル/秒(GSa/秒)のサンプルレートで動作する8ビットADCであり、出力20aは、40Gb/秒の全データレートにおける8パラレルデータビット13aを提供する。

0009

I/Oインターフェース10aは、ADC12aによって提供されたNパラレルデータビット13aを、複数のシリアルデータ信号15aへと変換するシリアライザ22aを含む。シリアライザ22aは、典型的には、Nパラレルデータビット13aを、データレートFdにおけるシリアルデータをそれぞれ提供する複数のシリアルデータ信号15aへと、時間領域での多重化を行うマルチプレクサか、又は他の適合可能なスイッチング素子又はシステムを含む。一例において、シリアライザ22aは、全データレート40Gb/秒において提供された8パラレルデータビット13aを、10Gb/秒のデータレートをそれぞれが有する4つのシリアルデータ信号15aへと変換する。このことは、シリアライザ22aが、Nパラレルデータビット13aを、N(Fs/Fd)個の複数のシリアルデータ信号15aへと変換することを示す。

0010

複数の各シリアルデータ信号15a内におけるシリアルデータは、データレートFdに従ってタイミングがとられ(又は時間調整され)、このことによって、複数の各シリアルデータ信号15a内にシリアルデータに対するクロックが暗に保持される即ち埋め込まれる結果となる。従って、シリアルデータ信号15aは、外部クロック信号との位置合わせを確立すること且つ維持することに依存せず、複数の各シリアルデータ信号15aを、複数のシリアルデータ信号15aの外部のクロック信号とは無関係に伝送するか又は配信することができる。

0011

シリアライザ22aは、I/Oインターフェース10a内の複数の信号経路24aに結合される。各信号経路24aは、シリアルデータ信号15aのうちの対応するシリアルデータ信号を収容する。I/Oインターフェース10a内のノイズ耐性を提供するために、各信号経路24aは、典型的には、1対の信号導体を含み、複数の各シリアルデータ信号15aは、対応する1対の信号導体間に提供される差分信号である。代替として、信号経路24aは、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な伝送構造又は媒体を用いて実現される。

0012

信号経路24aに結合され、且つ、シリアライザ22aによって提供された複数のシリアルデータ信号15aを受信するデシリアライザ26aを、I/Oインターフェース10aはまた含む。デシリアライザ26aは、複数の各シリアルデータ信号15a内において埋め込まれたクロックに基づいて、複数の各シリアルデータ信号15aから、該クロックを抽出する。デシリアライザ26aは、抽出したクロックを用いて、複数のシリアルデータ信号15aからデータセット17aを構築する。デシリアライザ26aの出力において提供されたこのデータセット17aは、印加されたアナログ信号11aのサンプルを表し、典型的には、デシリアライザ26aによって受け取られた複数のシリアルデータ信号15aを、パラレルデータバス28aへと、リクロック(re-clocking)すること(又はクロックによって再度タイミングを取ること)及び多重分離することによって構築される。パラレルデータバス28aは、デシリアライザ26aと、メモリかディジタル信号プロセッサか又は他のシステム14aとの間の結合を可能にするために十分に幅広い。一例において、デシリアライザ26aが、4つのシリアルデータ信号15aを、それぞれ10Gb/秒のシリアルデータレートにおいて多重分離し、パラレルデータバス28aは、500MHzのデータレートを十分に確立できるほどに幅広く且つメモリ14aによって収容されることが可能なほどに十分に少ない80パラレルデータビットを有する。

0013

デシリアライザ26aは、典型的には、複数の各シリアルデータ信号15a内において埋め込まれたクロックを抽出するために適合可能なクロック回復ユニットか又は他のデバイス又はシステムを含む。一例において、クロック回復ユニットは、非特許文献1に記載されているようなクロック及びデータ回復ユニットを含む。

0014

本発明の代替の実施形態に従って、ADC12aとシリアライザ22aとの間にエンコーダ30aが挿入される。エンコーダ30aは、複数の各シリアルデータ信号15a内のシリアルデータを符号化して、複数の各シリアルデータ信号15a内におけるDCバランスを提供する。DCバランスによって、複数の各シリアルデータ信号15aが、信号経路にAC結合されることが可能となり且つデシリアライザ26aにAC結合されることが可能となる。これにより、典型的にはディジタルデータバスに関連付けられ且つI/Oインターフェース10aに含まれるドライバとレシーバ(図示せず)のためのバイアス方式を簡素化することができる。一例において、エンコーダ30aは、非特許文献2によって教示されるような8B/10B符号化によるDCバランスを提供する。

0015

本発明の代替の実施形態に従って、エンコーダ30aは、印加されたアナログ信号11aからADC12aによって生成されたノイズを無相関(de-correlate)にして、例えば信号経路24aと、ADC12aの入力における印加されたアナログ信号11aとの間の信号漏れに起因すると考えられるADC12aの歪みを低減させるデータスクランブラを含む。一例において、データスクランブラは、非特許文献3によって開示されたような自己同期スクランブラ(self-synchronized scrambler)を含む。

0016

本発明の代替の実施形態に従って、エンコーダ30aは、複数のシリアルデータ線15a内に提供されたシリアルデータに対する充分なランレングス(run-length)制御を提供して、それによって、デシリアライザ26aが、複数の各シリアルデータ線15aからクロックを抽出するか又は回復させることを可能にする。

0017

エンコーダ30aを含むI/Oインターフェース10aの実施形態はまた、デシリアライザ26aに結合された対応するデコーダ32aを含む。

0018

図2Bは、(図示された)メモリかディジタル信号プロセッサか又は他のシステム14bと、ディジタル−アナログ変換器(DAC)12bとの間の結合を提供するI/Oインターフェース10bの一実施形態を示す。図2Bにおいて、I/Oインターフェース10bは、メモリシステム18bとDAC集積回路16bとの間に分散(分割)されて示されており、DAC12bは、メモリ14bからのデータセット17bを、出力において、生成されたアナログ信号11bへと変換する高速NビットDACとして示されている。データセット17bは、アナログ信号11bを生成するためにDAC12bに提供されるサンプルを表す。データセット17bは、典型的には、メモリか、ディジタル信号プロセッサか、又は他のシステム14bによって提供されたデータレートに対応できるほど十分に幅広いパラレルデータバス28b上において、I/Oインターフェース10b内におけるシリアライザ22bに提供される。

0019

シリアライザ22bは、典型的には、Pパラレルデータビット17bを、データレートFdをそれぞれ有する複数のシリアルデータ信号15bへと変換するために、パラレルデータバス28b上のPパラレルデータビット17bを、時間領域で多重化するマルチプレクサか又は他の適合可能なスイッチングデバイス又はシステムを含む。一例において、パラレルデータバス28bは、80パラレルデータビットを収容し、シリアライザ22bは、500Mb/秒のデータレートにおける80パラレルデータビットを、10Gb/秒のデータレートをそれぞれ有する4つのシリアルデータ信号15bへと変換する。

0020

複数の各シリアルデータ信号15b内におけるシリアルデータは、データレートFdに従ってタイミングが取られ(又は時間調整され)、これにより、複数の各シリアルデータ信号15b内にシリアルデータに対するクロックが暗に保持される即ち埋め込まれる結果となる。従って、複数のシリアルデータ信号15bは、外部クロック信号との位置合わせを確立すること及び維持することに依存せず、複数の各シリアルデータ信号15bを、複数のシリアルデータ信号15bの外部のクロック信号とは無関係に伝送するか又は配信することができる。

0021

シリアライザ22bは、I/Oインターフェース10bに含まれた複数の信号経路24bに結合される。信号経路24bはそれぞれ、シリアルデータ信号15bのうちの対応する1つのシリアルデータ信号を収容する。I/Oインターフェース10b内のノイズ耐性を提供するために、信号経路24bはそれぞれ、典型的には、1対の信号導体を含み、複数の各シリアルデータ信号15bは、対応する1対の信号導体間に提供される差分信号である。代替として、信号経路24bは、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な伝送構造又は媒体を用いて実現される。

0022

複数の信号経路24bに結合されて、且つ、シリアライザ22bによって提供された複数のシリアルデータ信号15bを受信する、デシリアライザ26bをI/Oインターフェース10bはまた含む。デシリアライザ26bは、複数の各シリアルデータ信号15b内において埋め込まれたクロックに基づいて、複数の各シリアルデータ信号15bから、該クロックを抽出する。その抽出したクロックを用いて、デシリアライザ26bは、生成されたアナログ信号11bのサンプルを表すパラレルデータ13bを構築する。パラレルデータ13bは、典型的には、デシリアライザ26bによって受け取られた複数のシリアルデータ信号15bを、DAC12bの入力20bにおいて、指定されたサンプルレートFsにおけるNパラレルデータビットへと、リクロック(re-clocking)すること(又はクロックによって再度タイミングを取ること)及び多重分離することによって構築される。一例において、デシリアライザ26bは、40Gb/秒の全データレートを達成するために、8パラレルデータビット13bを、それぞれ5Gb/秒のデータレートにおいて提供する。次いで、DAC12bは、パラレルデータ13bに基づいてアナログ信号11bを生成する。この例において、アナログ信号11bは、5GSa/秒の変換速度において動作するDAC12bによって生成される。

0023

デシリアライザ26bは、典型的には、複数の各シリアルデータ信号15b内において埋め込まれたクロックを抽出するのに適合可能なクロック回復ユニットか又は他のデバイス又はシステムを含む。

0024

I/Oインターフェース10bの代替の実施形態に従って、複数の各シリアルデータ信号15b内においてDCバランスを提供するために、メモリ14bとシリアライザ22bとの間にエンコーダ30bが挿入される。生成されたアナログ信号11bからDAC12bに提供されたパラレルデータ13b上のノイズを無相関にして、例えば、信号経路24bと、DAC12bの出力における生成されたアナログ信号11bとの間の信号漏れに起因すると考えられる歪みを低減させるデータスクランブラをエンコーダ30bはまた含むことができる。エンコーダ30bはまた、複数のシリアルデータ線15b内に提供されたシリアルデータに対する充分なランレングス制御を提供して、それによって、デシリアライザ26bが、複数の各シリアルデータ線15bからクロックを抽出するか又は回復させることを可能にする。

0025

エンコーダ30bを含むI/Oインターフェース10bの実施形態はまた、デシリアライザ26bに結合された対応するデコーダ32bを含む。

0026

図2B内に示されたI/Oインターフェース10bの代替の実施形態に従って、DAC12bは、一連のタイムインタリーブ式DAC(又は時間的にインターリーブされたDAC:time-interleaved DAC)を含む。この実施形態において、デシリアライザ26bによって提供されたパラレルデータビット13bは、一連のタイムインタリーブ式DACによって生成されるアナログ信号11bに対応してより広い帯域幅を達成させるためにタイムインタリーブされる(又は時間的にインターリーブされる)。例えば、それぞれ1.25GSa/秒において動作する一連の4つのインタリーブ式DACは、結果として得られる5GSa/秒のサンプルレートに基づいてアナログ信号11bを生成することができる。

0027

図3は、本発明の代替の実施形態による、I/Oインターフェース40を示す。典型的には、I/Oインターフェース40は、一連のADC42のような一連のM個のデータ変換器と、メモリかデータプロセッサか又は他のシステム44との間の結合を提供する。図3内に示された例において、I/Oインターフェース40は、ADC集積回路46とメモリシステム48との間に分散(分割)させられている。例示の目的のため、印加されたアナログ信号41を、全サンプルレートFsmにおいてアナログ信号41のタイムインタリーブされたサンプルへと変換する一連の4高速NビットADC42a〜42dを含む一連のM個のADC42が示されている。一連の4ADC42a〜42dを用いてアナログ信号41のサンプルをタイムインタリーブすることにより、全サンプルレートFsmを、一連のM個のADC42内の個別のADC42a〜42dのそれぞれのサンプルレートFsの4倍とすることができる。

0028

印加されたアナログ信号41のサンプルは、典型的には、一連のM個のADC42の出力において、(この例において参照記号43a〜43dによって示された)NパラレルデータビットのM個のグループの形式で提供される。各M個のグループのNパラレルデータビット43a〜43dは、サンプルレートFsに等しいデータレートにおいて提供される。M=4、N=8、及びサンプルレートFsm=5GSa/秒である一例において、一連のM個のADC42は、データレート1.25Gb/秒において4つのグループの8パラレルデータビット43a〜43dを提供し、その結果、Nパラレルデータビット43a〜43dの各グループは、10Gb/秒の全データレートを有する。

0029

一連のM個のADC42から、M個のグループのNパラレルデータビット43a〜43dを受け取り、且つ、M個のグループのNパラレルデータビット43a〜43dを、複数のシリアルデータ信号45へと変換するK個のシリアライザ44のセットを、I/Oインターフェース40は含む。K=2、M=4、N=8、及びFsm=5GSa/秒である図3内に示された例において、2つのグループの8パラレルデータビット43a〜43dをそれぞれが受け取る2つのシリアライザ44a,44bが示されており、これは、シリアライザ44a,44bがそれぞれ、一連のADC42内の複数のADC42a〜42dからNパラレルデータビットのグループを受け取ることを示す。この例において、シリアライザ44のセット内のシリアライザ44a,44bはそれぞれ、16パラレルデータビットを1.25Gb/秒のデータレートにおいて受け取り、シリアライザ44のセットは、32パラレルデータビットを、シリアルデータを10Gb/秒のデータレートにおいてそれぞれ提供する4つのシリアルデータ信号45へと変換する。

0030

K個のシリアライザ44のセットが、複数の信号経路50に結合される。信号経路50はそれぞれ、シリアルデータ信号45のうちの対応する1つのシリアルデータ信号を収容する。I/Oインターフェース40対するノイズ耐性を提供するために、各信号経路は、典型的には、1対の信号導体を含み、複数の各シリアルデータ信号は、対応する1対の信号導体間に提供される差分信号である。代替として、信号経路50は、マイクロストリップか、ストリップ線路か、共平面導波路か、又は他の適合可能な送信構造又は媒体を用いて実現される。

0031

複数の信号経路50に結合されたデシリアライザ52は、シリアライザ44のセットによって提供されたシリアルデータ信号45を受信する。デシリアライザ52は、複数の各シリアルデータ信号45内において埋め込まれたクロックに基づいて複数の各シリアルデータ信号45から、該クロックを抽出する。抽出したクロックを使用して、デシリアライザ52は、複数のシリアルデータ信号45からデータセット47を構築する。デシリアライザ52の出力において提供されるこのデータセット47は、印加されたアナログ信号41の取得サンプルを表し、典型的には、受け取った複数のシリアルデータ信号45を、デシリアライザ52に結合されたメモリか、ディジタル信号プロセッサか、又は他のシステム64へとリクロックすることによって構築される。一例において、データセット47は、デシリアライザ52とメモリ64との間の結合を可能にするために十分に幅広いパラレルデータバス49上においてメモリ64に提供される。

0032

デシリアライザ52は、典型的には、複数の各シリアルデータ信号45から、埋め込まれたクロックを抽出するためのクロック回復ユニットか又は他の適合可能な回路か、デバイスか、又はシステムを含む。

0033

I/Oインターフェース40の代替の一実施形態に従って、複数の各シリアルデータ信号45内においてDCバランスを提供するために、一連のADC42内の各ADCと、シリアライザ44のセット内の各シリアライザとの間に一連のエンコーダ54が挿入される。I/Oインターフェース40の別の代替の実施形態に従って、一連のエンコーダ54内のエンコーダは、例えば、信号経路50と、一連のADC42の入力におけるアナログ信号41との間の信号漏れに起因すると考えられるADCの歪みを低減させるために、印加されたアナログ信号41から、ADC42a〜42dによって生成されたノイズを無相関にするデータスクランブラを含む。I/Oインターフェース40の代替の一実施形態に従って、一連のエンコーダ54内のエンコーダは、複数のシリアルデータ信号45内に提供されるシリアルデータに対する充分なランレングス制御を提供し、それにより、デシリアライザ52が、複数の各シリアルデータ線45からクロックを抽出するか又は回復させることを可能にする。

0034

一連のエンコーダ54を含むI/Oインターフェース40の実施形態はまた、デシリアライザ52に結合された対応するデコーダ56を含む。

0035

本発明の実施形態内に含まれる時には、エンコーダとデコーダとは、典型的には追加的なシリアルデータビットの形式における複数の各シリアルデータ信号15a内におけるシリアルデータに対してオーバヘッドを典型的には追加する。追加されたオーバヘッドは、典型的には、エンコーダとデコーダのタイプに依存するため、追加的なシリアルデータビットは、提供された例のデータレート内には含まれていない。

0036

本発明の実施形態が詳細に示されてきたが、これらの実施形態に対する修正及び適応形態が、添付の特許請求の範囲内に記載された本発明の範囲から逸脱することなく当業者であれば想起されることが可能であることが明らかなはずである。

図面の簡単な説明

0037

従来技術のパラレルインターフェースを示す図である。
従来技術のパラレルインターフェースを示す図である。
本発明の代替の実施形態による、I/Oインターフェースを示す図である。
本発明の代替の実施形態による、I/Oインターフェースを示す図である。
本発明の代替の実施形態による、I/Oインターフェースを示す図である。

符号の説明

0038

12aアナログ−ディジタル変換器(ADC)
13aパラレルデータビット
15aシリアルデータ信号
22aシリアライザ
24a信号経路
26aデシリアライザ
30aエコー

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