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技術 チップ、不具合対策システム及びチップの不具合対策方法

出願人 東芝マイクロエレクトロニクス株式会社株式会社東芝
発明者 佐藤武志
出願日 2005年6月2日 (14年9ヶ月経過) 出願番号 2005-162735
公開日 2006年12月14日 (13年3ヶ月経過) 公開番号 2006-339439
状態 未査定
技術分野 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード 独立分離 ESD対策用 設計変更後 対策案 主電源配線 配線抵抗成分 オープンリール 不純物拡散装置
関連する未来課題
重要な関連分野

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図面 (15)

課題

電源に起因する不具合対策に要する時間及び費用を削減可能な不具合対策システムを提供する。

解決手段

電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性検査する検査部4と、検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段101と、不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングするボンディング装置301とを備える。

概要

背景

近年、チップ製造においては、プロセスの微細化及び配線層多層化により集積度が向上し、システム混載がなされることで、電源に起因する不具合が生じやすくなる傾向にある。

例えば、静電破壊ESD)を防止するために電源端子接地端子の間にESD保護回路(以下、単に「保護回路」という。)を設けている。しかし、プロセスの微細化に起因する配線抵抗増大によって、内部回路を保護しきれない場合がある。また、システム混載により必要な信号端子数が増加することで、電源端子及び接地端子数は必要最小限に削減される傾向にあり、チップ中心部での電圧降下が発生しやすくなる。また、電源端子及び接地端子数を抑制するために、出力回路等の複数の内部回路で電源端子及び接地端子の共通化を図っているが、大電流出力回路ノイズの影響を受けて、誤動作及び性能悪化の原因となる。

上記のように電源に起因する不具合が発生した場合には、不具合原因の特定と対策案考案を行い、設計変更を行う(例えば、特許文献1参照。)。しかし、設計変更後シミュレーションでは、設計変更による改善の効果が見えにくいので、不具合対策の効果を確認するため、フォトマスク修正・作製し、チップを作り直したうえで検査を行っていた。このため、電源に起因する不具合の対策に時間と費用を要していた。
特開2000−252360号公報

概要

電源に起因する不具合の対策に要する時間及び費用を削減可能な不具合対策システムを提供する。電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する検査部4と、検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段101と、不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングするボンディング装置301とを備える。

目的

本発明の目的は、電源に起因する不具合の対策に要する時間及び費用を削減可能なチップ、不具合対策システム及びチップの不具合対策方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

電源端子及び接地端子を有するリードフレームに載置され、内部回路と、前記電源端子及び前記内部回路に接続された主電源パッドと、前記接地端子及び前記内部回路に接続された主接地パッドと、前記主電源パッドに隣接して配置された予備電源パッドと、前記主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、前記電源端子及び前記接地端子に電源電位及び接地電位を供給して前記チップの電気的特性検査する検査部と、前記検査の結果に基づいて前記チップの不具合の有無を判定する不具合判定手段と、前記不具合が有ると判定された場合には、前記予備電源パッドと前記電源端子、及び前記予備接地パッドと前記接地端子をボンディングするボンディング装置とを備える不具合対策システム。

請求項2

前記ボンディング装置によるボンディングにより前記不具合が改善されたか確認する改善確認手段を更に備えることを特徴とする請求項1に記載の不具合対策システム。

請求項3

前記チップは、前記主電源パッドと前記主接地パッドの間に接続された主保護回路と、前記予備電源パッドと前記予備接地パッドの間に接続された予備保護回路とを更に備えることを特徴とする請求項1又は2に記載の不具合対策システム。

請求項4

内部回路、前記内部回路にそれぞれ接続された主電源パッド及び主接地パッドと、前記主電源パッドに隣接して配置された予備電源パッドと、前記主接地パッドに隣接して配置された予備接地パッドとを備えるチップを製造する工程と、前記チップを、電源端子及び接地端子を有するリードフレームにマウントする工程と、前記主電源パッドと前記電源端子、及び前記主接地パッドと前記接地端子をボンディングする工程と、前記電源端子及び前記接地端子に電源電位及び接地電位を供給して前記チップの電気的特性を検査する工程と、前記検査の結果に基づいて、前記チップの不具合の有無を判定する工程と、前記不具合が有ると判定された場合には、前記予備電源パッドと前記電源端子、及び前記予備接地パッドと前記接地端子をボンディングする工程とを含むチップの不具合対策方法

請求項5

電源端子及び接地端子を有するリードフレームに載置されたチップであって、内部回路と、前記電源端子及び前記内部回路に接続された主電源パッドと、前記接地端子及び前記内部回路に接続された主接地パッドと、前記主電源パッドと前記主接地パッドの間に接続された主保護回路と、前記主電源パッドに隣接して配置され、前記電源端子に接続された予備電源パッドと、前記主接地パッドに隣接して配置され、前記接地端子に接続された予備接地パッドと、前記予備電源パッドと前記予備接地パッドの間に接続された予備保護回路とを備えることを特徴とするチップ。

技術分野

0001

本発明は、チップ、不具合対策システム及びチップの不具合対策方法に関する。

背景技術

0002

近年、チップ製造においては、プロセスの微細化及び配線層多層化により集積度が向上し、システム混載がなされることで、電源に起因する不具合が生じやすくなる傾向にある。

0003

例えば、静電破壊ESD)を防止するために電源端子接地端子の間にESD保護回路(以下、単に「保護回路」という。)を設けている。しかし、プロセスの微細化に起因する配線抵抗増大によって、内部回路を保護しきれない場合がある。また、システム混載により必要な信号端子数が増加することで、電源端子及び接地端子数は必要最小限に削減される傾向にあり、チップ中心部での電圧降下が発生しやすくなる。また、電源端子及び接地端子数を抑制するために、出力回路等の複数の内部回路で電源端子及び接地端子の共通化を図っているが、大電流出力回路ノイズの影響を受けて、誤動作及び性能悪化の原因となる。

0004

上記のように電源に起因する不具合が発生した場合には、不具合原因の特定と対策案考案を行い、設計変更を行う(例えば、特許文献1参照。)。しかし、設計変更後シミュレーションでは、設計変更による改善の効果が見えにくいので、不具合対策の効果を確認するため、フォトマスク修正・作製し、チップを作り直したうえで検査を行っていた。このため、電源に起因する不具合の対策に時間と費用を要していた。
特開2000−252360号公報

発明が解決しようとする課題

0005

本発明の目的は、電源に起因する不具合の対策に要する時間及び費用を削減可能なチップ、不具合対策システム及びチップの不具合対策方法を提供することである。

課題を解決するための手段

0006

本願発明の一態様によれば、電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップに対して不具合対策を行う不具合対策システムであって、(イ)電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する検査部と、(ロ)検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段と、(ハ)不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングするボンディング装置とを備える不具合対策システムが提供される。

0007

本願発明の他の態様によれば、(イ)内部回路、内部回路にそれぞれ接続された主電源パッド及び主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップを製造する工程と、(ロ)チップを、電源端子及び接地端子を有するリードフレームにマウントする工程と、(ハ)主電源パッドと電源端子、及び主接地パッドと接地端子をボンディングする工程と、(ニ)電源端子及び接地端子に電源電位及び接地電位を供給してチップの電気的特性を検査する工程と、(ホ)検査の結果に基づいて、チップの不具合の有無を判定する工程と、(ヘ)不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングする工程とを含むチップの不具合対策方法が提供される。

0008

本願発明の他の態様によれば、電源端子及び接地端子を有するリードフレームに載置されたチップであって、(イ)内部回路と、(ロ)電源端子及び内部回路に接続された主電源パッドと、(ハ)接地端子及び内部回路に接続された主接地パッドと、(ニ)主電源パッドと主接地パッドの間に接続された主保護回路と、(ホ)主電源パッドに隣接して配置され、電源端子に接続された予備電源パッドと、(ヘ)主接地パッドに隣接して配置され、接地端子に接続された予備接地パッドと、(ト)予備電源パッドと予備接地パッドの間に接続された予備保護回路とを備えるチップが提供される。

発明の効果

0009

本発明によれば、電源に起因する不具合の対策に要する時間及び費用を削減可能なチップ、不具合対策システム及びチップの不具合対策方法を提供することができる。

発明を実施するための最良の形態

0010

次に、図面を参照して、本発明の実施の形態及びその変形例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

0011

本発明の実施の形態に係る半導体製造システム(不具合対策システム)は、図1に示すように、電源端子及び接地端子を有するリードフレームに載置され、内部回路と、電源端子及び内部回路に接続された主電源パッドと、接地端子及び内部回路に接続された主接地パッドと、主電源パッドに隣接して配置された予備電源パッドと、主接地パッドに隣接して配置された予備接地パッドとを備えるチップの製造及び不具合対策を行うシステムであって、電気的特性を検査する検査部4と、検査の結果に基づいてチップの不具合の有無を判定する不具合判定手段101と、不具合が有ると判定された場合には、予備電源パッドと電源端子、及び予備接地パッドと接地端子をボンディングする製造部3とを備える。

0012

ここで、「不具合」とは、ESD、電圧降下及び電源ノイズ等の電源に起因する不具合を意味する。本発明の実施の形態においては、「不具合対策」として、ESD対策を行う一例を説明する。

0013

不具合判定手段101は、不具合対策部10に含まれる。不具合対策部10、製造部3及び検査部4は、図1に示した半導体製造システムに含まれる。半導体製造システムは、設計部1、マスク作製部2、検査結果記憶装置5、主記憶装置6、プログラム記憶装置7、入力装置8及び出力装置9を更に備える。

0014

設計部1としては、レイアウト設計を行うためのコンピュータ支援設計CAD)装置等が使用可能である。設計部1は、所望の半導体装置の回路の機能やスペックを決定してレイアウト設計を行う。

0015

マスク作製部2は、例えばパターンジェネレータPG)や現像装置を備える。マスク作製部2は、設計部1からの設計データを描画データに変換する。マスク作製部2は更に、描画データに基づいてマスク基板上のレジスト膜マスクパターンを描画し、レジスト膜を現像することにより、フォトマスク(レチクル)を作製する。

0016

製造部3は、マスク作製部2により作製されたフォトマスクを用いてチップを製造する。製造部3は、各種の半導体製造装置301,302,303,・・・・・,30nが配置された製造ラインを備える(nは自然数)。半導体製造装置301,302,303,・・・・・,30nとしては、例えば、イオン注入装置不純物拡散装置シリコン酸化膜(SiO2膜)を形成する熱酸化装置、SiO2膜、燐ガラス(PSG)膜、硼素ガラス(BSG)膜、硼素燐ガラス(BPSG)膜、シリコン窒化膜(Si3N4膜)、ポリシリコン膜などを堆積する化学的気相成長CVD)装置、PSG膜BSG膜BPSG膜などをリフローメルト)する熱処理装置CVD酸化膜などのデンシファイする熱処理装置、シリサイド膜などを形成する熱処理装置、金属配線層を堆積するスパッタリング装置真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置半導体基板の表面を研磨する化学的・機械的研磨(CMP)装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置レジスト除去溶液による洗浄をする洗浄装置フォトリソグラフィ処理関連のスピンコート装置スピンナー)、ステッパ等の露光装置ダイシング装置ダイシングされたチップ状の半導体装置の電極パッド)をリードフレームに接続するボンディング装置など様々な半導体製造装置が含まれる。更に、純水製造装置ガス純化装置等の付帯設備が含まれていても良い。又、これらの半導体製造装置は、バッチ式装置あるいは枚葉式装置のいずれも適用可能である。後述するすべての実施の形態についても同様にバッチ式装置あるいは枚葉式装置を適用しても構わない。

0017

製造部3は、例えばESD対策用のチップとして、図2に示すようなチップ10aを製造する。チップ10aは、電源端子22,24,26,28及び接地端子21,23,25,27を有するリードフレーム20に載置可能なチップ10aであって、内部回路11〜14と、電源端子22,24,26,28のそれぞれ及び内部回路11〜14にそれぞれ接続された主電源パッド32,34,36,38と、接地端子21,23,25,27のそれぞれ及び内部回路11〜14に接続された主接地パッド31,33,35,37と、主電源パッド32,34,36,38と主接地パッド31,33,35,37の間にそれぞれ接続された保護回路(以下、「主保護回路」という。)60a〜60pと、主電源パッド32,34,36,38にそれぞれ隣接して配置された予備電源パッド42,44,46,48と、主接地パッド31,33,35,37にそれぞれ隣接して配置された予備接地パッド41,43,45,47と、予備電源パッド42,44,46,48と予備接地パッド41,43,45,47の間に接続された保護回路(以下、「予備保護回路」という。)61a〜61lとを備える。

0018

主電源パッド32,34,36,38のそれぞれは、主電源配線51,53,55,57のいずれか、主保護回路60a〜60pのいずれか及び主接地配線52,54,56,58のいずれかを介して主接地パッド31,33,35,37のそれぞれに接続されている。例えば、主電源パッド32と主接地パッド31は、主電源配線57、保護回路60a及び主接地配線58を経由して接続されている。主電源パッド32と主接地パッド33は、主電源配線57、保護回路60h及び主接地配線56を経由して接続されている。主電源パッド32と主接地パッド35は、主電源配線57、保護回路60i及び主接地配線54を経由して接続されている。主電源パッド32と主接地パッド37は、主電源配線57、保護回路60m及び主接地配線52を経由して接続されている。また、予備電源パッド42,44,46,48のそれぞれは、予備電源配線81、予備保護回路61a〜61l及び予備接地配線82を介して予備接地パッド41,43,45,47に接続されている。

0019

主保護回路60a〜60p及び予備保護回路61a〜61lとしては、単体又は複数の素子からなる保護回路がある。例えば図3に示すような、MOS型電界効果トランジスタMOSFET)を用いても良い。主保護回路60a〜60p及び予備保護回路61a〜61lは、サージ電流ESD電流)が流入すると、サージ電流をドレイン側から吸収してソース側へ逃がす。

0020

電源端子22,24,26,28のそれぞれから電源電位VDD1〜VDD4が供給され、接地端子21,23,25,27のそれぞれから接地電位VSS1〜VSS4が供給される。例えば接地端子25の接地電位VSS3を基準に電源端子22に電源電位VDD1を印加すると、電源端子22と接地端子25の間に挿入されている主保護回路60iを介して、接地端子25に放電される電流経路が存在している。このとき、電源端子22からサージ電流が流入すると、図4に示すように、電源端子22から主保護回路60iまでの配線抵抗の影響で、主保護回路60iが破壊する前に、内部回路11での破壊が発生する場合がある。

0021

図1に示した検査部4は、チップ10a等の検査対象とするチップのファンクションリーク電流アナログ特性DC特性等の性能・機能に関する電気的特性、リード形状・寸法状態や信頼性等を検査するテスタ群を備える。検査部4は、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、ESD、電圧降下又は電源ノイズ等の不具合の発生を検査する。検査部4による検査結果は、検査結果記憶装置5に格納される。なお、チップ10aが検査用チップの場合には、以降で述べる不具合対策をチップ10aと異なる製品用チップに対して行う。一方チップ10aが製品用チップの場合には、不具合対策をチップ10aに対して行う。

0022

不具合対策部10は、例えば中央処理装置(CPU)からなる。不具合対策部10は、不具合判定手段101、不具合対策手段102、改善確認手段103及び修正方法判定手段104を備える。不具合判定手段101は、検査結果記憶装置5から検査部4による検査結果を読み出して、チップ10aの不具合の有無を判断する。

0023

不具合対策手段102は、検査結果に基づいて、チップ10aの不具合がESDによるものであるか判定する。不具合がESDによるものであれば、ESD対策を行わせる信号をボンディング装置(例えば半導体製造装置301)に出力する。例えば、電源端子22からのサージ電流によるESDが問題となる場合には、ボンディング装置(例えば半導体製造装置301)は、図5に示すように、例えば予備電源パッド42と電源端子22の間、及び予備接地パッド45と接地端子25の間をボンディングワイヤ99a,99bでそれぞれボンディングする。この結果、予備電源パッド42から、予備電源配線81、予備保護回路61a〜61l及び予備接地配線82を介して予備接地パッド45までの電流経路(太線で図示)を使用することができる。

0024

図5に示したチップ10aでは、電源端子22から流入したサージ電流は、電源端子22と接地端子25の間の主保護回路60iを介する電流経路と、予備保護回路61a〜61lを介する電流経路を経由して接地端子25に抜ける。したがって、予備保護回路61a〜61lを用いることができ、配線抵抗が小さくなるので、内部回路11のESDを防止することができる。

0025

図1に示した改善確認手段103は、図2に示したESD対策前のチップ10aに対する検査結果と、図5に示したESD対策後のチップ10aに対する検査結果を比較して、ESD対策により不具合が改善されたか確認する。修正方法判定手段104は、改善確認手段103により不具合が改善されていないと判断された場合には設計変更を行うことにし、設計データの配線層を修正するか、拡散層を修正するか決定する。なお、配線層を修正するか、拡散層を修正するかの判定基準は、例えば設計部1の記憶装置等に記憶されていればよい。

0026

主記憶装置6は、不具合対策部1等におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置6としては、例えば半導体メモリ磁気ディスク光ディスク光磁気ディスク磁気テープ等が採用可能である。入力装置5としては、例えばキーボードマウスOCR等の認識装置イメージスキャナ等の図形入力装置音声入力装置等の特殊入力装置が使用可能である。出力装置6としては、液晶ディスプレイCRTディスプレイ等の表示装置や、インクジェットプリンタレーザプリンタ等の印刷装置等を用いることができる。

0027

次に、本発明の実施の形態に係るチップ(LSI)の製造方法及び不具合対策方法を図6フローチャートを参照しながら説明する。なお、以下に述べるチップの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。

0028

(イ)まず、ステップS101において、図1に示した設計部1により、プロセス・マスクシミュレーションやデバイスシミュレーションにより、電気的特性を得る。電気的特性を用いてLSIの回路シミュレーションが行われる。ここで、CAD装置のレイアウト上で、図2に示した内部回路11〜14を配置し、内部回路11〜14に接続された主電源パッド32,34,36,38及び主接地パッド31,33,35,37を配置し、主電源パッド32,34,36,38と主接地パッド31,33,35,37の間に接続された主保護回路60a〜60pを配置し、主電源パッド32,34,36,38及び主接地パッド31,33,35,37にそれぞれ隣接して予備電源パッド42,44,46,48及び予備接地パッド41,43,45,47をそれぞれ配置し、予備電源パッド42,44,46,48と予備接地パッド41,43,45,47の間に接続された予備保護回路61a〜61lを配置する。この結果、チップ10aの設計データが作成される。

0029

(ロ)次に、ステップS102において、マスク作製部2は、ステップS101で作成された設計データを描画データに変換する。パターンジェネレータによりマスクパターンが透明基板上のレジスト膜に描画され、現像装置によりレジスト膜が現像されて、フォトマスクが作製される。なお、LSIの製造工程の各段階に対応した各層分のフォトマスクが作製されて、フォトマスクのセットが用意される。

0030

(ハ)ステップS103のチップ製造工程は、例えば図7に示す手順で行われる。ステップS302のフロントエンド工程では、ステップS310の酸化工程、ステップS311のレジスト塗布工程、ステップS312のフォトリソグラフィ工程、ステップS313のイオン注入工程及びステップS314の熱処理工程等が繰り返して実施される。一連の工程が終了すると、ステップS303へ進む。ステップS303のバックエンド工程では、ステップS315の化学気相成長(CVD)工程、ステップS316のレジスト塗布工程、ステップS317のフォトリソグラフィ工程、ステップS318のエッチング工程、ステップS319の金属堆積工程等が繰り返し実施される。一連の工程により多層配線構造が完成したら、ステップS320の後工程へ進み、ダイシングによりウェハが所定のチップサイズに分割される。そして、金属若しくはセラミックス等のリードフレーム20にマウントされる。また、図2に示すように、チップ10a上の主電源パッド32,34,36,38及び主接地パッド31,33,35,37と、リードフレーム20の電源端子22,24,26,28及び接地端子21,23,25,27が金線等のボンディングワイヤ91〜98でボンディングされる。

0031

(ニ)図6のステップS110において、図1に示した検査部4を用いてチップ10aの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。不具合判定手段101は、検査結果記憶装置5から検査結果を読み出して、チップ10aに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。一方、不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合がESDによるものか、その他の不具合であるか判定する。ESDの場合にはステップS130に進み、不具合対策を行う。ボンディング装置(例えば半導体製造装置301)は、図5に示すように主電源パッド32に隣接する予備電源パッド42と電源端子22の間、及び主接地パッド35に隣接する予備接地パッド45と接地端子25の間にボンディングワイヤ99a,99bでボンディングを施す。

0032

(ホ)ステップS140において、検査部4が、図5に示したESD対策後のチップ10aの電気的特性を検査する。改善確認手段103は、図2に示したESD対策前のチップ10aに対する検査結果と、図5に示したESD対策後のチップ10aに対する検査結果を比較して、ESD対策により不具合が改善されたか確認する。不具合が改善された場合にはステップS104に進む。一方、不具合が改善されていない場合には、ステップS150に進む。

0033

(ヘ)ステップS150において、修正方法判定手段104は、検査結果や設計データに基づいて、設計データの配線層を修正するか、拡散層を修正するかを判断する。配線層を修正すると判断した場合にはステップS161に進む。ステップS161において設計部1が配線層を修正し、ステップS162において修正が問題無いかシミュレーションで検証する。ステップS163において配線層を修正したマスクを作製する。ステップS103の手順に戻り、製造部3が、配線層を修正したマスクを用いて、チップを作り直す。

0034

(ト)一方、ステップS150において拡散層を修正すると判定した場合にはステップS171に進む。ステップS171において、設計部1が設計データの拡散層を修正し、ステップS172において修正が問題無いかシミュレーションで検証する。ステップS173において、マスク作製部2において、拡散層を修正したフォトマスクを作製する。ステップS102の手順に戻り、製造部3が、拡散層を修正したフォトマスクを用いてチップを作り直す。

0035

(チ)ステップS104においては、樹脂封止などの所要パッケージ組み立ての工程が実施される。チップの性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験などの所定の検査を経て、チップが完成される。ステップS105において、以上の工程をクリアしたチップは、水分、静電気などから保護するための包装を施され、出荷される。

0036

以上説明したように、本発明の実施の形態によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(ESD対策)が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップS140においてチップを作り直さずに不具合対策(ESD対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。

0037

なお、図6に示した一連の手順は、図6と等価なアルゴリズムプログラムにより、図1に示した半導体製造システムを制御して実行出来る。このプログラムは、プログラム記憶装置7に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置7に読み込ませることにより、本発明の一連の手順を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータ外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスクCD−ROMMOディスクカセットテープオープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、半導体製造システムは、フレキシブルディスク装置フレキシブルディスクドライブ)および光ディスク装置光ディスクドライブ)を内蔵若しくは外部接続するように構成できる。

0038

(第1の変形例)
本発明の実施の形態の第1の変形例においては、不具合対策として、電圧降下対策を行う一例を説明する。第1の変形例に係るチップの不具合対策方法では、図6のステップS103において、図1に示した製造部3が、電圧降下対策用のチップとして、図8に示すようなチップ10bを製造する。チップ10bは、図2に示したチップ10aに対して、予備保護回路61a〜61l、予備電源配線81及び予備接地配線82がない点、予備電源パッド42,44,46,48及び予備接地パッド41,43,45,47が内部回路11〜14に接続されている点が異なる。

0039

図6のステップS110において、図1に示した検査部4を用いて、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、チップ10bの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。不具合判定手段101は、検査結果記憶装置5から検査結果を読み出して、チップ10bに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。一方、不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合が電圧降下であるか、その他の不具合であるか判定する。不具合が電圧降下によるものである場合にはステップS130に進む。

0040

ステップS130において、電圧降下対策を行う。例えば図8に示した電源端子22及び接地端子21と内部回路11の間の電圧降下が問題となるときには、ボンディング装置(例えば半導体製造装置301)は、図9に示すように予備電源パッド42と電源端子22の間、及び予備接地パッド45と接地端子25の間にボンディングを施す。この結果、ボンディングワイヤ99c,99dと、予備電源パッド42及び予備接地パッド45のそれぞれと内部回路11を導通する配線層(太線で図示)とによって、電源端子22及び接地端子25と内部回路11との間の配線抵抗成分を低減することができ、電圧降下を防止可能となる。

0041

本発明の実施の形態の第1の変形例によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップ10bを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(電圧降下対策)が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップS140においてチップ10bを作り直さずに不具合対策(電圧降下対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。

0042

なお、必要に応じて、図6に示した予備電源パッド44,46,48と電源端子24,26,28の間、及び予備接地パッド41,43,47と接地端子21,23,27の間にボンディングを施しても良い。

0043

(第2の変形例)
本発明の実施の形態の第2の変形例においては、不具合対策として、電源ノイズ対策を行う一例を説明する。第2の変形例に係るチップの製造方法では、図5のステップS103において、図1に示した製造部3が、電源ノイズ対策用のチップとして、図10に示すようなチップ10cを製造する。チップ10cは、図2に示したチップ10aに対して、内部回路11内の第1の回路111及び第2の回路112が互いに独立分離している点、主接地パッド31及び予備電源パッド42が第1の回路111に接続され、主電源パッド32及び予備接地パッド41が第2の回路112に接続されている点が異なる。

0044

図5のステップS110において、図1に示した検査部4を用いて、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、チップ10aの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。不具合判定手段101は、検査結果記憶装置5から検査結果を読み出して、チップ10aに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。一方、不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合が電源ノイズであるか、その他の不具合であるか判定する。不具合が電源ノイズの場合にはステップS130に進む。

0045

ステップS130において、電源ノイズ対策を行う。例えば、電源端子22及び接地端子21のそれぞれと内部回路11の間の電源ノイズが問題となる場合には、ボンディング装置(例えば半導体製造装置301)は、図11に示すように予備電源パッド42と電源端子22の間、及び予備接地パッド41と接地端子21の間にボンディングを施す。この結果、第1の回路111及び第2の回路112に対して、ボンディングワイヤ91,99e及びボンディングワイヤ92,99fからの電源分離が可能となり、電源ノイズを低減できる。なお、図10に示した内部回路11内の第1の回路111と第2の回路112のような電源分離を行なうために配線層の切断等の加工が必要な場合もあるが、短時間で出来る対策方法としては有効的である。

0046

本発明の実施の形態の第2の変形例によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップ10bを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(電源ノイズ対策)が可能となる。したがって、マスク修正に伴う配線修正時間、検証作業時間、マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。更に、ステップS140においてチップ10bを作り直さずに不具合対策(電源ノイズ対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。

0047

(第3の変形例)
本発明の実施の形態の第3の変形例においては、不具合対策として、ESD対策、電圧降下対策及び電源ノイズ対策を行う。第3の変形例に係るチップの製造方法を、図12のフローチャートを参照しながら説明する。ステップS101において、図2に示したESD対策用のチップ10b、図8に示した電圧降下対策用のチップ10b、及び図10に示した電源ノイズ対策用のチップ10bの少なくともいずれか単数、或いは複数種類を製造する。

0048

ステップS110において、チップの電気的特性を検査する。不具合判定手段101は、検査結果に基づいて、不具合の有無を判断する。不具合が無い場合にはステップS104に進む。一方、不具合が有る場合にはステップS120に進む。

0049

ステップS120において、不具合対策手段102は、検査結果に応じて、不具合の種類を分類する。不具合の種類がESDと分類された場合には、ステップS121に進み、ESD対策用のチップ10aの有無を判定する。ESD対策用のチップ10aが有れば、ボンディング装置は、図4に示すようにボンディングを施すことにより、ESD対策を行う。

0050

ステップS120において不具合の種類が電圧降下と分類された場合には、ステップS122に進み、電圧降下対策用のチップ10bの有無を判定する。電圧降下対策用のチップ10bが有れば、ボンディング装置は、図9に示すようにボンディングを施すことにより、電圧降下対策を行う。

0051

ステップS120において不具合の種類が電源ノイズと分類された場合には、ステップSにおいて、電源ノイズ対策用のチップ10bの有無を判定し、電圧降下対策用のチップ10bが有れば、ボンディング装置は、図11に示すようにボンディングを施すことにより、電源ノイズ対策を行う。

0052

ステップS140において、検査部4が、不具合対策後のチップの電気的特性を検査する。改善確認手段103が、検査結果に基づいて対策により不具合が改善されたか確認する。不具合が改善された場合にはステップS104に進む。一方、不具合が改善されていない場合には、ステップS150に進む。他の手順は、本発明の実施の形態と実質的に同様であるので、重複した説明を省略する。

0053

本発明の実施の形態の第3の変形例によれば、不具合の種類に応じて、ダイナミックに不具合対策を行うことができる。なお、不具合対策として、ESD対策、電圧降下対策及び電源ノイズ対策を行う例を説明したが、不具合対策は特に限定されない。外来ノイズEMIノイズ等に対して種々の対策可能なチップを製造し、不具合対策を行うことも可能である。

0054

(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図2に示したチップ10aに、図13に示すように、接地端子23と予備接地パッド43を更に接続しても良い。接地端子23と予備接地パッド43を接続することで、接地端子23と接地端子25が互いに共通化される。この結果、配線抵抗が下がるので、電流経路を更に強化することができる。

0055

また、図4に示したチップ10bの代わりに、図14に示すチップ10dのように、例えば、複数(2つ)の予備電源配線81,83、及び複数(2つ)の予備接地配線82,84を配置しても良い。保護回路61a,61c,61e,61f,61i,61jが、予備電源配線81及び予備接地配線82に接続している。保護回路61b,61d,61g,61h,61k,61lが、予備電源配線83及び予備接地配線84に接続している。電源端子22,24と予備電源パッド42,44がボンディングワイヤ99h,99iで接続され、接地端子25,27と予備接地パッド35,37がボンディングワイヤ99j,99kで接続されている。図14に示したチップ10dによれば、複数の予備電源配線81,83及び予備接地配線82,84を用いることにより、電流経路を更に強化することができる。

0056

また、4系統の電源端子22,24,26,28及び接地端子21,23,25,27を備えるチップ10a〜10cを説明したが、模式的に示したものであり、チップは現実には多数の電源端子、接地端子及び信号端子を備える。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

図面の簡単な説明

0057

本発明の実施の形態に係る半導体製造システムの一例を示すブロック図である。
本発明の実施の形態に係るESD対策前のチップの一例を示すブロック図である。
本発明の実施の形態に係る静電破壊保護回路の一例を示すブロック図である。
本発明の実施の形態に係るESD対策前のチップのESD発生を説明するブロック図である。
本発明の実施の形態に係るESD対策後のチップの一例を示すブロック図である。
本発明の実施の形態に係るチップの不具合対策方法の一例を説明するためのフローチャートである。
本発明の実施の形態に係るチップ製造工程の一例を説明するためのフローチャートである。
本発明の実施の形態の第1の変形例に係るESD対策前のチップの一例を示すブロック図である。
本発明の実施の形態の第1の変形例に係るESD対策後のチップの一例を示すブロック図である。
本発明の実施の形態の第2の変形例に係るESD対策前のチップの一例を示すブロック図である。
本発明の実施の形態の第2の変形例に係るESD対策後のチップの一例を示すブロック図である。
本発明の実施の形態の第3の変形例に係るチップの不具合対策方法の一例を説明するためのフローチャートである。
本発明のその他の実施の形態に係るESD対策後のチップの一例を示すブロック図である。
本発明のその他の実施の形態に係るESD対策後のチップの他の一例を示すブロック図である。

符号の説明

0058

1…設計部
2…マスク作製部
3…製造部
4…検査部
5…検査結果記憶装置
6…主記憶装置
7…プログラム記憶装置
8…入力装置
9…出力装置
10…不具合対策部
10a〜10d…チップ
11〜14…内部回路
20…リードフレーム
21,23,25,27…接地端子
22,24,26,28…電源端子
31,33,35,37…主接地パッド
32,34,36,38…主電源パッド
35…主接地パッド
41…予備接地パッド
41,43,45,47…予備接地パッド
42…予備電源パッド
42,44,46,48…予備電源パッド
43…予備接地パッド
45…予備接地パッド
60a〜60p…主保護回路
61a〜61l…予備保護回路
101…不具合判定手段
102…不具合対策手段
103…改善確認手段
104…修正方法判定手段
111…第1の回路
112…第2の回路

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