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技術 半導体記憶素子のリダンダンシー回路

出願人 ハイニックスセミコンダクターインク
発明者 姜相熙
出願日 2005年6月27日 (15年6ヶ月経過) 出願番号 2005-187463
公開日 2006年11月9日 (14年1ヶ月経過) 公開番号 2006-309907
状態 特許登録済
技術分野 半導体メモリの信頼性技術
主要キーワード モード区間 断絶状態 パルス状態 ワンセット 占有割合 動作区間 リダンダント 論理結合
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2006年11月9日)のものです。
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図面 (13)

課題

1つのヒューズセットに、複数のリダンダント置換の単位を配置することによって、ヒューズセット使用の効率を向上させること。

解決手段

本発明は、半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択部と、スペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含む。

代表図

図3

概要

背景

一般に、半導体記憶素子は、ウェーハ状態テストを行って、不良や、欠陥があるセルワードラインビットラインなどが選び出される。そして、リダンダンシー回路に対しても同じテストを行い、欠陥があるリダンダンシー回路を取り出す。例えば、半導体記憶素子は、ノーマルセルアレイのうち、任意のセルがある理由によって正常な動作を行うことができなくなった場合に、余分に備わったセルアレイのうち任意のセルがノーマルセルアレイの機能を代わりにできるように別途リダンダンシーセルアレイ具備している。

図1は、従来の技術に係るリダンダンシー回路であり、図2は、従来の技術に係るリダンダンシー回路内の各部信号のタイミング図である。

ヒューズセット及び制御部110は、ワンセットアドレス信号を格納することができるワンセットのヒューズと、これを制御するための制御部から構成される。

所定のリダンダンシー回路の欠陥があるのか否かをテストするために、リダンダンシーテスト信号RED_TESTがヒューズセット及び制御部110に印加されると、リダンダンシー回路は、T2以後にテストモードに進入するようになる。そして、印加されるアドレス信号ADDRESSの組み合わせによって、ヒューズセット及び制御部110は、「H」状態のリダンダンシーイネーブル信号REDEN<0:3>を出力する。リダンダンシーイネーブル信号REDEN<0:3>がリダンダント選択器120に印加された状態で、選択制御信号SEL_CTRLが印加されると、リダンダント選択器120は、該当するリダンダンシーアドレスを選択するためのリダンダント選択信号RED_SEL<0:3>を出力する。ここでT1以前は、リダンダンシー回路のセッティング時の動作であり、T1−T2は、リダンダンシー回路の正常動作時である。

ところが、従来の技術に係るリダンダンシー回路は、1つのヒューズセットに1つのリダンダント置換の単位が配置されるため、配置されたリダンダント置換の単位内の1部でも欠陥がある場合、ヒューズセット全体を用いることができない。一方、工程技術の向上によって、半導体記憶素子が微細化されても、ヒューズが占める面積はその傾向によって変化し、相対的に大きくなるようになるため、それだけ面積の効率が低くなることになる。
特開2001−189095

概要

1つのヒューズセットに、複数のリダンダント置換の単位を配置することによって、ヒューズセット使用の効率を向上させること。 本発明は、半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択部と、スペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含む。

目的

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的とするところは、1つのヒューズセットに、複数のリダンダント置換の単位を配置することによって、ヒューズセット使用の効率を向上させることにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択部と、スペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことを特徴とするリダンダンシー回路

請求項2

前記スペアヒューズ及び制御部が、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有するヒューズアウト信号を出力するためのスペアヒューズ部と、前記リダンダンシーイネーブル信号に応答して発生する前記ヒューズアウト信号によって前記選択制御信号を出力するための選択制御器とを含むことを特徴とする請求項1に記載のリダンダンシー回路。

請求項3

前記スペアヒューズ部が、前記ヒューズ制御信号に制御されて内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことを特徴とする請求項2に記載のリダンダンシー回路。

請求項4

前記選択制御器が、前記複数のヒューズアウト信号を用いてリダンダント選択部をイネーブルさせることができるリダンダント選択制御信号、あるいは、スペアリダンダント選択部をイネーブルさせることができるスペアリダンダント選択制御信号を出力することを特徴とする請求項3に記載のリダンダンシー回路。

請求項5

前記リダンダント選択部が、前記リダンダント選択制御信号と外部から印加される選択制御信号とを論理結合して、リダンダント選択信号を出力し、該スペアリダンダント選択部は、前記スペアリダンダント選択制御信号と前記選択制御信号とを論理結合して、スペアリダンダント選択信号を出力することを特徴とする請求項4に記載のリダンダンシー回路。

請求項6

半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択信号を出力するためのリダンダント選択部と、スペアリダンダント選択信号を出力するためのスペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御されてイネーブルされ、正常モード時、内部ヒューズオプションによってテストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことを特徴とするリダンダンシー回路。

請求項7

前記スペアヒューズ及び制御部が、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのヒューズ部と、正常モード時、前記複数のヒューズアウト信号によって、テストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するための選択制御器とを含むことを特徴とする請求項6に記載のリダンダンシー回路。

請求項8

前記スペアヒューズ部が、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御され、前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことを特徴とする請求項7に記載のリダンダンシー回路。

請求項9

前記選択制御器が、正常モード時、前記リダンダンシーイネーブル信号と前記複数のヒューズアウト信号とを用いて複数のノーマル選択制御信号及びスペア選択制御信号のうち何れか1つをイネーブルさせるためのノーマル選択部と、テストモード時、イネーブルされる前記リダンダント選択信号に対応する所定のアドレス信号によって、複数のテストモード選択制御信号及びテストモードスペア選択制御信号のうち何れか1つをイネーブルさせるためのテストモード選択部と、前記複数のノーマル選択制御信号と複数のテストモード選択制御信号とを論理和し、リダンダント選択制御信号に出力して、前記スペア選択制御信号とテストモードスペア選択制御信号を論理和し、スペアリダンダント選択制御信号に出力するための信号線結合部とを含むことを特徴とする請求項7または請求項8に記載のリダンダンシー回路。

請求項10

前記ノーマル選択部が、並列入力される前記複数のヒューズアウト信号をそれぞれ反転させるための第1ないし第4インバータと、前記リダンダンシーテスト信号を反転させるための第5インバータと、前記第1ないし第4インバータの出力と第1ないし第4リダンダンシーイネーブル信号、そして前記第5インバータの出力をそれぞれ論理積するための第1ないし第4ANDゲートと、前記複数のヒューズアウト信号と前記第1ないし第4リダンダンシーイネーブル信号、そして前記第5インバータの出力を論理積するための第5ANDゲートとを含むことを特徴とする請求項9に記載のリダンダンシー回路。

請求項11

前記テストモード選択部が、並列入力される前記所定のアドレス信号と前記リダンダンシーテスト信号とをそれぞれ論理積するための第1ないし5ANDゲートとを含むことを特徴とする請求項9に記載のリダンダンシー回路。

請求項12

前記信号線結合部が、第1ないし第4ノーマル選択制御信号と第1ないし第4テストモード選択制御信号とをそれぞれ論理和して第1ないし第4リダンダント選択制御信号に出力するための第1ないし第4ORゲートと、前記スペア選択制御信号と前記テストモード選択制御信号を論理和してスペアリダンダント選択制御信号に出力するための第5ORゲートとを含むことを特徴とする請求項9に記載のリダンダンシー回路。

請求項13

半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、内部のスペアヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのスペアヒューズ部と、外部から印加される選択制御信号に制御されて前記イネーブルされるリダンダンシーイネーブル信号をノーマル選択制御信号に出力するためのリダンダント選択器と、前記複数のヒューズアウト信号によってリダンダント選択信号及びスペアリダンダント選択信号のうち何れか1つをイネーブルさせるためのマルチプレクサとを含むことを特徴とするリダンダンシー回路。

請求項14

前記スペアヒューズ部が、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化して複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことを特徴とする請求項13に記載のリダンダンシー回路。

請求項15

前記マルチプレクサが、前記複数のヒューズアウト信号をそれぞれ反転させるための複数のインバータと、前記複数のインバータから出力されるそれぞれの出力信号と並列入力される複数のノーマル選択制御信号とをそれぞれ論理積するための複数のANDゲートと、前記複数のヒューズアウト信号と前記複数のノーマル選択制御信号とを受け取って論理積するためのANDゲートとを含むことを特徴とする請求項13に記載のリダンダンシー回路。

技術分野

0001

本発明は、半導体記憶素子リダンダンシー回路に関する。

背景技術

0002

一般に、半導体記憶素子は、ウェーハ状態テストを行って、不良や、欠陥があるセルワードラインビットラインなどが選び出される。そして、リダンダンシー回路に対しても同じテストを行い、欠陥があるリダンダンシー回路を取り出す。例えば、半導体記憶素子は、ノーマルセルアレイのうち、任意のセルがある理由によって正常な動作を行うことができなくなった場合に、余分に備わったセルアレイのうち任意のセルがノーマルセルアレイの機能を代わりにできるように別途リダンダンシーセルアレイ具備している。

0003

図1は、従来の技術に係るリダンダンシー回路であり、図2は、従来の技術に係るリダンダンシー回路内の各部信号のタイミング図である。

0004

ヒューズセット及び制御部110は、ワンセットアドレス信号を格納することができるワンセットのヒューズと、これを制御するための制御部から構成される。

0005

所定のリダンダンシー回路の欠陥があるのか否かをテストするために、リダンダンシーテスト信号RED_TESTがヒューズセット及び制御部110に印加されると、リダンダンシー回路は、T2以後にテストモードに進入するようになる。そして、印加されるアドレス信号ADDRESSの組み合わせによって、ヒューズセット及び制御部110は、「H」状態のリダンダンシーイネーブル信号REDEN<0:3>を出力する。リダンダンシーイネーブル信号REDEN<0:3>がリダンダント選択器120に印加された状態で、選択制御信号SEL_CTRLが印加されると、リダンダント選択器120は、該当するリダンダンシーアドレスを選択するためのリダンダント選択信号RED_SEL<0:3>を出力する。ここでT1以前は、リダンダンシー回路のセッティング時の動作であり、T1−T2は、リダンダンシー回路の正常動作時である。

0006

ところが、従来の技術に係るリダンダンシー回路は、1つのヒューズセットに1つのリダンダント置換の単位が配置されるため、配置されたリダンダント置換の単位内の1部でも欠陥がある場合、ヒューズセット全体を用いることができない。一方、工程技術の向上によって、半導体記憶素子が微細化されても、ヒューズが占める面積はその傾向によって変化し、相対的に大きくなるようになるため、それだけ面積の効率が低くなることになる。
特開2001−189095

発明が解決しようとする課題

0007

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的とするところは、1つのヒューズセットに、複数のリダンダント置換の単位を配置することによって、ヒューズセット使用の効率を向上させることにある。

課題を解決するための手段

0008

前記目的を達成するための本願の第1発明に係るリダンダンシー回路は、半導体記憶素子において、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択部と、スペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御され、内部のヒューズオプションによって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことができる。

0009

好ましくは、本願の第1発明に係るリダンダンシー回路の前記スペアヒューズ及び制御部は、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有するヒューズアウト信号を出力するためのスペアヒューズ部と、前記リダンダンシーイネーブル信号に応答して発生する前記ヒューズアウト信号によって前記選択制御信号を出力するための選択制御器とを含むことができる。

0010

好ましくは、本願の第1発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記スペアヒューズ部が、前記ヒューズ制御信号に制御されて内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

0011

好ましくは、本願の第1発明に係るリダンダンシー回路の前記選択制御器は、前記複数のヒューズアウト信号を用いてリダンダント選択部をイネーブルさせることができるリダンダント選択制御信号、あるいは、スペアリダンダント選択部をイネーブルさせることができるスペアリダンダント選択制御信号を出力する。

0012

また、本願の第2発明に係るリダンダンシー回路は、半導体記憶素子において、印加されるアドレス信号の組合によってイネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、リダンダント選択信号を出力するためのリダンダント選択部と、スペアリダンダント選択信号を出力するためのスペアリダンダント選択部と、前記リダンダンシーイネーブル信号に制御されてイネーブルされ、正常モード時、内部ヒューズオプションによってテストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するためのスペアヒューズ及び制御部とを含むことができる。

0013

好ましくは、本願の第2発明に係るリダンダンシー回路の前記スペアヒューズ及び制御部は、外部から印加されるヒューズ制御信号によって初期化され、内部のヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのヒューズ部と、正常モード時、前記複数のヒューズアウト信号によって、テストモード時、前記リダンダント選択信号に対応する所定のアドレス信号によって、前記リダンダント選択部及び前記スペアリダンダント選択部のうち少なくとも何れか1つを選択するための選択制御信号を出力するための選択制御器とを含むことができる。

0014

好ましくは、本願の第2発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化し、複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御され、前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

0015

好ましくは、本願の第2発明に係るリダンダンシー回路の前記選択制御器は、正常モード時、前記リダンダンシーイネーブル信号と前記複数のヒューズアウト信号とを用いて複数のノーマル選択制御信号及びスペア選択制御信号のうち何れか1つをイネーブルさせるためのノーマル選択部と、テストモード時、イネーブルされる前記リダンダント選択信号に対応する所定のアドレス信号によって、複数のテストモード選択制御信号及びテストモードスペア選択制御信号のうち何れか1つをイネーブルさせるためのテストモード選択部と、前記複数のノーマル選択制御信号と複数のテストモード選択制御信号とを論理和し、リダンダント選択制御信号に出力して、前記スペア選択制御信号とテストモードスペア選択制御信号を論理和し、スペアリダンダント選択制御信号に出力するための信号線結合部とを含むことができる。

0016

また、本願の第3発明に係るリダンダンシー回路は、印加されるアドレス信号の組み合わせによって、イネーブルされるリダンダンシーイネーブル信号を出力するためのヒューズセット及び制御部と、内部のスペアヒューズオプションに対応する論理状態を有する複数のヒューズアウト信号を出力するためのスペアヒューズ部と、外部から印加される選択制御信号に制御されて前記イネーブルされるリダンダンシーイネーブル信号をノーマル選択制御信号に出力するためのリダンダント選択器と、前記複数のヒューズアウト信号によってリダンダント選択信号及びとスペアリダンダント選択信号のうち何れか1つをイネーブルさせるためのマルチプレクサとを含むことができる。

0017

好ましくは、本願の第3発明に係るリダンダンシー回路の前記スペアヒューズ部は、前記ヒューズ制御信号に制御され、内部のヒューズ接続状態に対応する論理状態を出力するための複数のスペアヒューズ出力部と、前記複数のスペアヒューズ出力部から出力される出力信号を復号化して複数のヒューズアウト信号を出力するための復号器と、前記ヒューズ制御信号に制御されて前記復号器をイネーブルさせるための復号器イネーブル信号発生部とを含むことができる。

発明の効果

0018

本発明は、不良が発生したリダンダンシー領域を代える時に、チップ内で面積の占有割合が順に増加しているヒューズを再び用いることができ、半導体記憶素子の回路配置余裕を有することができる。また、ヒューズオプションを用いて不良が発生したリダンダンシー領域を代替できるため、生産性を向上できるという効果を得ることができる。

発明を実施するための最良の形態

0019

以下、本発明のもっとも好ましい実施の形態を、添付する図面を参照して説明する。

0020

図3は、本発明の一実施の形態に係るリダンダンシーの制御ブロック構成図である。
本発明の一実施の形態に係るリダンダンシー制御ブロック構成図は、ヒューズセット及び制御部310、スペアヒューズ及び制御部320、リダンダント選択器330及びスペアリダンダント選択器340を含む。

0021

ヒューズセット及び制御部310は、図1と同じ構成であり、印加されるアドレス信号ADDRESSの組み合わせによって、「H」状態のリダンダンシーイネーブル信号REDEN<0:3>を出力できる。

0022

スペアヒューズ及び制御部320は、正常モード時、(Normal Mode)にヒューズオプションによってリダンダント選択制御信号RED_SELECT<0:3>、あるいは、スペアリダンダント選択制御信号SPARE RED_SELECTをイネーブルさせる。さらに、テストモード(Test Mode)時にイネーブルされるリダンダント選択信号RED_SEL<0:3>に対応する命令信号、例えば、所定のアドレス信号ADDRESS<0:3>によってリダンダント選択制御信号RED_SELECT<0:3>、あるいは、スペアリダンダント選択制御信号SPARE RED_SELECTをイネーブルさせる。

0023

リダンダント選択器330は、リダンダント選択制御信号RED_SELECT<0:3>と選択器制御信号SEL_CTRLとを論理結合して、該当リダンダンシーアドレスを選択するためのリダンダント選択信号RED_SEL<0:3>を出力できる。
スペアリダンダント選択器340は、スペアリダンダント選択制御信号SPARE RED_SELECTと選択器制御信号SEL_CTRLとを論理結合して該当スペアリダンダンシーアドレスを選択するためのスペアリダンダント選択信号(SPARE REDUNDANTSEL)を出力できる。

0024

図4は、本発明の一実施の形態に係るスペアヒューズ及び制御部320の細部構成図である。

0025

本発明の一実施の形態に係るスペアヒューズ及び制御部320は、スペアヒューズ部410と選択制御器420とを含むことができる。

0026

スペアヒューズ部410は、外部から印加されるヒューズ制御信号FUSE_CTRLによって初期化でき、スペアヒューズの断絶状態に対応する論理信号を有するヒューズアウト信号FUSE_OUT<0:3>を出力できる。

0027

選択制御器420は、正常モード時、ヒューズアウト信号FUSE_OUT<0:3>の論理状態によってリダンダント選択制御信号RED_SELECT<0:3>、あるいは、スペアリダンダント選択制御信号SPARE RED_SELECTをイネーブルさせる。さらに、テストモード時、イネーブルされるリダンダント選択信号RED_SEL<0:3>に対応する命令信号、例えば、所定のアドレス信号ADDRESS<0:3>によってリダンダント選択制御信号RED_SELECT<0:3>、あるいは、スペアリダンダント選択制御信号SPARE RED_SELECTをイネーブルさせる。

0028

図5は、本発明の一実施の形態に係るスペアヒューズ部410の細部回路図である。

0029

本発明の一実施の形態に係るスペアヒューズ部410は、第1及び第2スペアヒューズ出力部510、520と復号器イネーブル信号発生部530、そして復号器540とを含み、第1スペアヒューズFUSE1と第2スペアヒューズFUSE2との断絶状態に対応する論理信号を有するヒューズアウト信号FUSE_OUT<0:3>を出力できる。

0030

例えば、第1スペアヒューズ出力部510は、電源電圧VDDと第1共通ノードCOM1との間に置かれる第1ヒューズ511、ヒューズ制御信号FUSE_CTRLに制御され、第1共通ノードCOM1と接地電圧SSとの間に接続した第1NMOSトランジスタ512、第1共通ノードCOM1の論理状態を反転させるための第1インバータ513、第1インバータ513の出力に制御され、第1共通ノードCOM1と接地電圧VSSとの間に接続した第2NMOSトランジスタ514とを含む。第1ヒューズ511が遮断された状態で、「H」パルス状態のヒューズ制御信号FUSE_CTRLが印加されると、第1共通ノードCOM1は、「L」状態に遷移する。反面、第1ヒューズ511が接続した状態で、「H」パルス状態のヒューズ制御信号FUSE_CTRLが印加されると、第1共通ノードCOM1は、再び「H」状態に戻る。

0031

第2スペアヒューズ出力部520は、電源電圧VDDと第2共通ノードCOM2との間に置かれる第2ヒューズ521、ヒューズ制御信号FUSE_CTRLに制御され、第2共通ノードCOM2と接地電圧VSSとの間に接続した第3NMOSトランジスタ522、第2共通ノードCOM2の論理状態を反転させるための第2インバータ523、第2インバータ523の出力に制御され、第2共通ノードCOM2と接地電圧VSSとの間に接続した第4NMOSトランジスタ524を含む。

0032

復号器イネーブル信号発生部530は、また、第1スペアヒューズ出力部510と同じ構成を有し、スペアヒューズ部を用いない場合に、復号器540からの出力を遮断するために必要である。

0033

復号器540は、復号器イネーブル信号発生部530から出力される復号器イネーブル信号DECODER_ENABLEに制御されてイネーブルされ、第1及び第2スペアヒューズ出力部510、520から出力される第1及び第2スペアヒューズの断絶状態を反映した出力信号を復号化し、第1ないし第4ヒューズアウト信号FUSE_OUT<0:3>を出力する。

0034

一方、図示されていないが、本発明の他の実施の形態によると、第1及び第2スペアヒューズ出力部と復号器イネーブル信号発生部とは、接地電圧VSSと共通ノードとの間に接続したヒューズ、ヒューズ制御信号FUSE_CTRLに制御され、共通ノードと電源電圧VDDとの間に接続したNMOSトランジスタ1、共通ノードの論理状態を反転させるためのインバータ、インバータの出力に制御され、共通ノードと電源電圧VDDとの間に接続したNMOSトランジスタ2とを含んで構成することもまた可能である。

0035

図6は、本発明の一実施の形態に係る選択制御器420の細部構成図である。

0036

本発明の一実施の形態に係る選択制御器420は、本発明がここに記載される観点の範囲に制限されるわけではないが、ノーマル選択部610を用いて構成され得る。

0037

ノーマル選択部610は、リダンダンシーテスト信号RED_TESTが「L」状態であるノーマルモード時に印加されるリダンダンシーイネーブル信号REDEN<0:3>に応答して、ヒューズアウト信号FUSE_OUT<0:3>の論理状態によってノーマル選択制御信号NS<0:3>、あるいは、スペア選択制御信号SSをイネーブルさせる。この場合、ノーマル選択制御信号NS<0:3>は、リダンダント選択制御信号RED_SELECT<0:3>として、スペア選択制御信号SSは、スペアリダンダント選択制御信号SPARE RED_SELECTとして用いられる。

0038

また、本発明がここに記載される観点の範囲に制限されるわけではないが、本発明の他の実施の形態に係る選択器420は、ノーマル選択部610、テストモード選択部620及び信号線結合部630を含むことができる。

0039

ノーマル選択部610は、リダンダンシーテスト信号RED_TESTが「L」状態であるノーマルモード時に、ノーマル選択制御信号NS<0:3>及びスペア選択制御信号SSのうち何れか1つをイネーブルさせる。

0040

ここで、ヒューズアウト信号FUSE_OUT<0:3>の論理状態によって、第1ないし第4リダンダント選択信号RED_SEL<0:3>のうちどれをスペアリダンダント選択信号SPARE RED_SELECTに代替できるかが決まり、印加されるリダンダンシーイネーブル信号REDEN<0:3>に応答して、第1ないし第4リダンダント選択信号RED_SEL<0:3>及びスペアリダンダント選択信号SPARE RED_SELECTのうち何れか1つがイネーブルされる。

0041

一方、リダンダンシーテスト信号RED_TESTが「H」状態であるテストモードの場合には、ノーマル選択制御信号NS<0:3>及びスペア選択制御信号SSは、全て「L」状態を出力してノーマル選択部610は動作しない。

0042

テストモード選択部620は、リダンダンシーテスト信号RED_TESTが「H」状態であるテストモード時、イネーブルされるテストモード選択制御信号TNS<0:3>及びテストモードスペア選択制御信号TSSのうち何れか1つをイネーブルさせる。

0043

信号線結合部630は、ノーマル選択制御信号NS<0:3>とテストモード選択制御信号TNS<0:3>とを論理和して出力し、スペア選択制御信号SSとテストモードスペア選択制御信号TSSとを論理和して出力する。

0044

図7は、本発明の一実施の形態に係るノーマル選択部610の細部回路図である。

0045

本発明の一実施の形態に係るノーマル選択部610は、第1ヒューズアウト信号FUSE_OUT<0>を反転させるための第1インバータ711、第2ヒューズアウト信号FUSE_OUT<1>を反転させるための第2インバータ712、第3ヒューズアウト信号FUSE_OUT<2>を反転させるための第3インバータ713、第4ヒューズアウト信号FUSE_OUT<3>を反転させるための第4インバータ714、リダンダンシーテスト信号RED_TESTを反転させるための第5インバータ715、第1インバータ711の出力と第1リダンダンシーイネーブル信号REDEN<0>、そして、第5インバータ715の出力を否定論理積するための第1NANDゲート721、第2インバータ712の出力と第2リダンダンシーイネーブル信号REDEN<1>、そして、第5インバータ715の出力を否定論理積するための第2NANDゲート722、第3インバータ713の出力と第3リダンダンシーイネーブル信号REDEN<2>、そして、第5インバータ715の出力を否定論理積するための第3NANDゲート723、第4インバータ714の出力と第4リダンダンシーイネーブル信号REDEN<3>そして、第5インバータ715の出力を否定論理積するための第4NANDゲート724、第1ヒューズアウト信号FUSE_OUT<0>と第1リダンダンシーイネーブル信号REDEN<0>、そして、第5インバータ715の出力を否定論理積するための第5NANDゲート725、第2ヒューズアウト信号FUSE_OUT<1>と第2リダンダンシーイネーブル信号REDEN<1>、そして、第5インバータ715の出力を否定論理積するための第6NANDゲート726、第3ヒューズアウト信号FUSE_OUT<2>と第3リダンダンシーイネーブル信号REDEN<2>、そして、第5インバータ715の出力を否定論理積するための第7NANDゲート727、第4ヒューズアウト信号FUSE_OUT<3>と第4リダンダンシーイネーブル信号REDEN<3>、そして、第5インバータ715の出力を否定論理積するための第8NANDゲート728、そして、第5ないし第8NANDゲート725、726、727、728の出力を否定論理積するための第9NANDゲート729を含む。

0046

ここで、第6ないし第9インバータ716、717、718、719は、第1ないし第4NANDゲート721、722、723、724の出力を反転させて出力するのに用いられる選択的構成に過ぎない。すなわち、第1NANDゲート721と第6インバータ716とは、1つのANDゲートとから構成され得るということは当業者にとって自明なことである。

0047

テストモード時、すなわちRED_TEST=「H」の時、ノーマル選択制御信号NS<0:3>とスペア選択制御信号SSとは「L」状態を維持し、ノーマル選択部610は動作しない。

0048

図8は、本発明の一実施の形態に係るテストモード選択部620の細部回路図である。

0049

本発明の一実施の形態に係るテストモード選択部620は、テストモード(Test Mode)時にイネーブルされるリダンダント選択信号RED_SEL<0:3>に対応するアドレス信号ADDRESS<0:3>及びスペアリダンダント選択信号SPARE RED_SELECTに対応するアドレス信号ADDRESS<4>とリダンダンシーテスト信号RED_TESTを論理結合し、リダンダント選択制御信号RED_SELECT<0:3>及びスペアリダンダント選択制御信号SPARE RED_SELECTのうち何れか1つをイネーブルさせる。

0050

図9は、本発明の一実施の形態に係る信号線結合部630の細部回路図である。

0051

本発明の一実施の形態に係る信号線結合部630は、第1ないし第4ノーマル選択制御信号NS<0:3>と、第1ないし第4テストモード選択制御信号TNS<0:3>とをそれぞれ否定論理和するための第1ないし第4NORゲート911、912、913、914、スペア選択制御信号SSとテストモードスペア選択制御信号TSSとを否定論理和するための第5NORゲート915とを含んで構成できる。

0052

ここで、第1ないし第5インバータ921、922、923、924、925は第1ないし第5NORゲート911、912、913、914、915の出力を反転させて出力するのに用いられる選択的構成に過ぎない。すなわち、第1NORゲート911と第1インバータ921とを1つのORゲートに代替させることができるということは当業者にとって自明なことである。

0053

図10は、本発明の一実施の形態に係るスペアヒューズ部が接続した状態での各部タイミングチャートであり、ヒューズアウト信号FUSE_OUT<0:3>が全て「L」状態である。

0054

1)第1区間(T1−T2)

0055

リダンダンシーテスト信号RED_TESTが「L」状態である正常動作区間であり、第1ヒューズ511(図5参照)及び第2ヒューズ521(図5参照)は、接続した状態に置かれている。

0056

ヒューズセット及び制御部310(図3参照)は、外部から印加されるアドレス信号ADDRESSを組み合わせ、リダンダンシーイネーブル信号REDEN<0:3>を出力できる。図10に示しているように、例えば、第1リダンダンシーイネーブル信号REDEN<0>が「H」イネーブルされることが図示されているが、第1ないし第4リダンダンシーイネーブル信号REDEN<0:3>は、個別に「H」イネーブルされうる。

0057

スペアヒューズ部410(図4参照)は、第1ヒューズ511及び第2ヒューズ521が全て接続した状態で、「L」状態の第1ヒューズアウト信号FUSE_OUT<0>を出力できる。この時、選択制御器420(図4参照)ないしノーマル選択部610(図6、7参照)は、「H」イネーブルされる第1リダンダンシーイネーブル信号REDEN<0>に制御され、第1ノーマル選択制御信号NS<0>を「H」イネーブルさせる。反面、テストモード選択部620(図6、8参照)は、リダンダンシーテスト信号RED_TESTが「L」状態を維持するため、テストモード選択制御信号TNS<0:3>とテストモードスペア選択制御信号TSSを「L」状態に維持させて動作しない。第1ノーマル選択制御信号NS<0>が「H」イネーブルされるため、信号線結合部630(図6、9参照)は、第1リダンダント選択制御信号RED_SELECT<0>を「H」イネーブルさせ、リダンダント選択器330(図3参照)は、選択制御信号SEL_CTRLに制御され、第1リダンダント選択信号RED_SEL<0>を「H」イネーブルさせる。

0058

2)第2区間(T2−T3)

0059

テストモード区間に、リダンダンシーテスト信号RED_TESTが「H」状態である。
テストモード選択部620は、印加されるアドレス信号に対応して、第1テストモード選択制御信号TNS<0>を「H」イネーブルさせ、信号線結合部630は、第1リダンダント選択制御信号RED_SELECT<0>を「H」イネーブルさせ、リダンダント選択器330は、選択制御信号SEL_CTRLに制御され、第1リダンダント選択信号RED_SEL<0>を「H」イネーブルさせる。この時、ノーマル選択部610の出力は、リダンダンシーテスト信号RED_TESTが「H」状態であるため、ノーマル選択部610から出力されるノーマル選択制御信号NS<0:3>及びスペア選択制御信号SSは、全て「L」状態に維持するため、信号線結合部630にいかなる影響も及ぼさない。

0060

3)第3区間(T3以後)

0061

テストモード区間で、リダンダンシーテスト信号RED_TESTが「H」状態で、第2テストモード選択制御信号TNS<1>が「H」状態である。

0062

T3以後の区間での動作は、T2−T3区間と同じである。ただし、第1テストモード選択制御信号TNS<0>の代わりに第2テストモード選択制御信号TNS<1>が「H」イネーブルされるため、第1リダンダント選択信号RED_SEL<0>の代わりに第2リダンダント選択信号RED_SEL<1>が「H」イネーブルされるという点において違いがあるだけである。

0063

図11は、本発明の一実施の形態に係るヒューズ部が遮断された状態での各部タイミングチャートである(第1ヒューズアウト信号FUSE_OUT<0>が「H」状態である)。

0064

1)第1区間(T1−T2)

0065

リダンダンシーテスト信号RED_TESTが「L」状態である正常動作区間であり、第1ヒューズアウト信号FUSE_OUT<0>が「H」状態である。

0066

ヒューズセット及び制御部310(図3参照)は、外部から印加されるアドレス信号ADDRESSを組み合わせ、リダンダンシーイネーブル信号REDEN<0:3>を出力できる。例えば、第1リダンダンシーイネーブル信号REDEN<0>が「H」イネーブルされると、選択制御器420(図4、6参照)ないしノーマル選択部610(図6、7参照)は「H」イネーブルされる第1リダンダンシーイネーブル信号REDEN<0>に制御され、スペア選択制御信号SSを「H」イネーブルさせる。反面、テストモード選択部620(図6、8参照)は、リダンダンシーテスト信号RED_TESTが「L」状態を維持するため、テストモード選択制御信号TNS<0:3>とテストモードスペア選択制御信号TSSとを「L」状態に維持させて動作しない。スペア選択制御信号SSが「H」イネーブルされるため、信号線結合部630(図6、9参照)は、スペアリダンダント選択制御信号SPARE RED_SELECTを「H」イネーブル時すると、スペアリダンダント選択器340(図3参照)は選択制御信号SEL_CTRLに制御され、スペアリダンダント選択信号SPARE REDUNDANT_SELを「H」イネーブルさせる。

0067

2)第2区間(T2−T3)及び第3区間(T3以後)

0068

リダンダンシーテスト信号RED_TESTが「H」状態であるテストモード区間で、図10での動作と同じである。

0069

図12は、本発明の他の実施の形態に係るリダンダンシー制御ブロック構成図である。

0070

本発明の他の実施の形態に係るリダンダンシー制御ブロックは、ヒューズセット及び制御部1210、スペアヒューズ部1220、リダンダント選択器1230及びマルチプレクサ1240を含む。

0071

ヒューズセット及び制御部1210は、図1と同じ構成であり、印加されるアドレス信号ADDRESSの組み合わせによって、「H」イネーブルされるリダンダンシーイネーブル信号REDEN<0:3>を出力する。

0072

スペアヒューズ部1220は、図5のヒューズ部410と同じ構成で、第1スペアヒューズFUSE1と第2スペアヒューズFUSE2との断絶の如何によって、論理状態が決定されるヒューズアウト信号FUSE_OUT<0:3>を出力する。

0073

リダンダント選択器1230は、選択制御信号SEL_CTRLにより制御され、「H」イネーブルされるリダンダンシーイネーブル信号REDEN<0:3>をノーマル選択制御信号NS<0:3>として出力する。

0074

マルチプレクサ1240は、第1スペアヒューズFUSE1と第2スペアヒューズFUSE2とが全て接続した状態では、第1ないし第4リダンダント選択信号RED_SEL<0:3>を正常にイネーブルさせる。しかし、第1ないし第4ヒューズアウト信号FUSE_OUT<0:3>のうち少なくとも何れか1つが違った論理状態を有すれば、その信号に対応するリダンダント選択信号(例えば、RED_SEL<0>である場合)を除外した残りのリダンダント選択信号(RED_SEL<1:3>)と、スペアリダンダント選択信号(SPARE REDUNDANTSEL)とをイネーブルさせる。

0075

図13は、図12のマルチプレクサ1240の具体的回路図である。

0076

マルチプレクサ1240に入出力される信号などの論理関係は、当業者にとって自明な事項に過ぎないため、具体的な言及は避けるようにする。

0077

ここで、第1NANDゲートND1及び第2インバータIV2を1つのANDゲートに変えることができ、第5ないし第9NANDゲートを1つのNANDゲートに変えることができるということは当業者にとって自明なことである。

0078

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。

0079

本発明は、半導体記憶素子のリダンダンシー回路に利用可能である。

図面の簡単な説明

0080

従来の技術に係るリダンダンシー回路図である。
従来の技術に係るリダンダンシー回路の各部信号図である。
本発明の一実施の形態に係るリダンダンシー制御ブロック構成図である。
本発明の一実施の形態に係るスペアヒューズ及び制御部320の細部構成図である。
本発明の一実施の形態に係るスペアヒューズ部410の細部回路図である。
本発明の一実施の形態に係る選択制御器420の細部構成図である。
本発明の一実施の形態に係るノーマル選択部610の細部回路図である。
本発明の一実施の形態に係るテストモード選択部620の細部回路図である。
本発明の一実施の形態に係る信号線結合部630の細部回路図である。
本発明の一実施の形態に係るスペアヒューズ部が接続した状態での各部タイミングチャートである。
本発明の一実施の形態に係るヒューズ部が遮断された状態での各部タイミングチャートである。
本発明の他の実施の形態に係るリダンダンシー制御ブロック構成図である。
図12のマルチプレクサ1240の具体的回路図である。

符号の説明

0081

310ヒューズセット及び制御部
320スペアヒューズ及び制御部
330リダンダント選択器
340スペアリダンダント選択器
410 スペアヒューズ部
420選択制御器
610ノーマル選択部
620テストモード選択部
630信号線結合部

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