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技術 薄膜トランジスタ基板およびその製造方法

出願人 シャープ株式会社
発明者 平野琢也堀田和重
出願日 2005年3月22日 (15年9ヶ月経過) 出願番号 2005-081967
公開日 2006年10月5日 (14年2ヶ月経過) 公開番号 2006-269518
状態 特許登録済
技術分野 再結晶化技術 薄膜トランジスタ 再結晶化技術
主要キーワード 直線状延 最高動作速度 掃引方向 ストライプ状領域 短尺方向 長尺ビーム ビーム形 インターデジタル
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図面 (12)

課題

多結晶化工程による特性の擾乱を防止できる周辺回路を備えた薄膜トランジスタ基板とその製造方法の提供。

解決手段

薄膜トランジスタ基板の製造方法は、透明絶縁基板上に非晶質半導体膜堆積する工程と、非晶質半導体膜を島状非晶質半導体膜パターニングする工程であって、表示領域においては第1の方向に長い複数のストライプ領域内に第1の方向にチャネル長方向を有する複数の島状半導体膜をパターニングし、周辺回路領域においてはストライプ領域の延長を含む領域内に多数の島状半導体膜をパターニングする工程と、周辺回路領域の島状半導体膜は、第2の方向で移動度が高いように多結晶化し、表示領域の島状半導体膜は第1の方向で移動度が高いように多結晶化する工程と、多結晶化した島状半導体膜を用いてTFTを形成する工程とを含み、周辺回路において、高速動作TFTのチャネルは、ストライプ領域の延長EST以外の領域に配置される。

概要

背景

近年、フラットパネルディスプレイとして、液晶表示装置有機EL表示装置が用いられている。表示画素ごと薄膜トランジスタ(TFT)などのスイッチングアクティブ素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、PC(パーソナルコンピュータ)、携帯電話等に広く用いられている。

ガラス基板上に薄膜トランジスタ(TFT)を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン膜を用いていた。近年、非晶質シリコン膜を多結晶化することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能多結晶シリコントランジスタが得られるようになっている。多結晶シリコン膜を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。

長尺状のエキシマレーザ光で、アモルファスシリコン膜走査し、多結晶化する技術が用いられている。パルス発振するエキシマレーザ光を長尺ビーム形状に集光し、ビーム短尺方向に走査して、大面積のアモルファスシリコン膜を効率的に多結晶化する。

特開平10−229202号は、長尺状エキシマレーザ光を短尺方向に走査した時、長尺方向には均一であるが、走査方向に結晶粒径の大きな領域と結晶粒径の小さな領域が形成されることを見出し、チャネル長方向を結晶粒径の小さな領域で遮られない方向(走査方向に垂直な方向)に設定することを提案している。

これは、エキシマレーザ多結晶したシリコン膜内の結晶粒径の大小による移動度の大小に着目した提案であるが、エキシマレーザによる多結晶化においても、掃引方向による結晶性が生じることも報告されている。

特開2000−243970号は、エキシマレーザ光のビーム形状を帯状に整形し、長手方向に均一で、短手方向強度分布を有するKrF(XeCl)エキシマレーザ光を短手方向に走査して多結晶化したシリコン薄膜結晶粒は、走査方向に細長楕円形状となり、例えば長手方向のグレインサイズが3〜5μm、短手方向のグレインサイズが0.5〜2μmとなることを報告している。

ゲート長方向と結晶粒の長手方向とをほぼ平行にすると、例えば480cm2/Vsecの高い移動度が得られた。薄膜トランジスタのゲート長方向を特性の高い方向とほぼ平行になるように作成して、キャリアの移動度を向上させることを提案している。

特開平10−229202号公報
特開2000−243970号公報 特開2003−86505号は、非晶質半導体膜を島状にパターニングした後、透明基板裏面から半導体(LD)励起固体レーザDPSレーザ)を用い、CW(CW)レーザ光照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。

スポット状のビーム形状を有する連続波(CW)レーザを用いた多結晶化は、半導体膜を島状に加工した後、CWレーザ光掃引して結晶化を行なう。ラテラル成長と呼ばれる結晶化が生じ、得られる多結晶シリコンは、掃引方向に長い結晶粒を持つ。掃引方向に沿う方向の移動度は、掃引方向に交差する方向の移動度より高い。掃引方向に沿ったチャネル長方向を持つ薄膜トランジスタは、掃引方向に交差する方向に沿ったチャネル長方向を持つ薄膜トランジスタよりも特性が良い。そこで、移動度の高い掃引方向を特性の高い方向、移動度の低い交差する方向を特性の低い方向とも呼ぶ。

図7Aは、チャネル長方向を特性の高い方向に合わせたTFTを概略的に示す。多結晶シリコン膜101は、垂直方向に特性の高い方向D1を持ち、垂直方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソースドレイン電極S/Dが接続されている。中間の細い領域を横断してゲート電極Gが形成され、オーバーラップする領域の多結晶シリコン膜101内にチャネル画定する。チャネル長方向D2は垂直方向となり、特性の高い方向D1と一致する。この場合、TFTとして高い移動度が得られる。

図7Bは、チャネル長方向を特性の高い方向に交差させたTFTを概略的に示す。多結晶シリコン膜102は、垂直方向に特性の高い方向D1を持ち、水平方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソース/ドレイン電極S/Dが接続されている。中間の細い領域を横断してゲート電極Gが形成され、オーバーラップする領域の多結晶シリコン膜102内にチャネルを画定する。チャネル長方向D2は水平方向となり、特性の高い方向D1と交差する。この場合、TFTとして低い移動度しか得られない。

液晶表示装置のアクティブマトリックス基板に駆動回路まで集積化する構成が開発されている。液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラシフトレジスタを含む。高速動作が要求されるTFTは、高い移動度を有することが望ましい。アナログスイッチのように大きな駆動能力が必要なトランジスタにも高移動度が望ましい。

図7C,7Dはアクティブマトリックス基板の多結晶化工程を概略的に示す。図7Cに示すように、ガラス基板110の中央部に画素を形成する表示領域111が画定される。画素用TFTは、各画素に1つづつ離散的に配置される。表示領域111の上下にはドレイン側駆動回路領域112が画定され、高密度駆動回路用TFTが配置される。表示領域111の左右にはゲート側駆動回路領域113が画定され、高密度に駆動回路用TFTが配置される。ドレイン側駆動回路領域112、ゲート側駆動回路領域113をまとめて周辺回路領域と呼ぶ。多結晶化工程に先立ち、各TFTに対応して島(リボン)状シリコン膜がパターニングされている。

図7Cに示すように、初めに、密に島状シリコン膜が形成されている周辺回路領域112,113全面がCWレーザ光で走査される。レーザ光が、各周辺回路領域の長辺に沿った方向に走査され、交差方向に位置をずらし、長辺に沿う逆方向に走査され、さらに交差方向に位置をずらし、同様の走査を繰り返す。このような走査により、図中太い矢印で示す方向に特性の高い方向を持つ多結晶シリコン膜が形成される。高い移動度を得るには、チャネル長方向を特性の高い方向に沿わせて、島状シリコン膜を配置する。

図7Dに示すように、次に表示領域の画素TFT用島状シリコン膜の多結晶化を行なう。表示領域内に画素が行列状に配置され、画素行に併せてゲート配線画素列に併せてドレイン配線が配置される。ゲート配線から張り出した配線でゲート電極を形成し、ドレイン配線から張り出した配線でドレイン電極を形成する。このような配置では、ソースとドレインを結ぶ方向を行方向にするのが便宜である。チャネル長方向が水平方向となり、水平方向に長い島状シリコン膜を用いる。多結晶化は、水平方向の各行単位の島状シリコン膜に合わせたCWレ−ザ光照射で行なう。島状シリコン膜の存在しない列方向位置にはCWレーザ光は照射しない。

本発明者は、このような多結晶化工程に於いて、問題が生じることを見出した。

概要

多結晶化工程による特性の擾乱を防止できる周辺回路を備えた薄膜トランジスタ基板とその製造方法の提供。薄膜トランジスタ基板の製造方法は、透明絶縁基板上に非晶質半導体膜を堆積する工程と、非晶質半導体膜を島状非晶質半導体膜にパターニングする工程であって、表示領域においては第1の方向に長い複数のストライプ領域内に第1の方向にチャネル長方向を有する複数の島状半導体膜をパターニングし、周辺回路領域においてはストライプ領域の延長を含む領域内に多数の島状半導体膜をパターニングする工程と、周辺回路領域の島状半導体膜は、第2の方向で移動度が高いように多結晶化し、表示領域の島状半導体膜は第1の方向で移動度が高いように多結晶化する工程と、多結晶化した島状半導体膜を用いてTFTを形成する工程とを含み、周辺回路において、高速動作TFTのチャネルは、ストライプ領域の延長EST以外の領域に配置される。

目的

本発明の目的は、多結晶化工程による特性の擾乱を防止できる周辺回路を備えた薄膜トランジスタ基板とその製造方法を提供することである。

効果

実績

技術文献被引用数
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牽制数
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請求項1

表示領域と周辺領域とを有する透明絶縁基板と、前記表示領域上に行列状に配置された多数の画素薄膜トランジスタであって、各画素薄膜トランジスタが、移動度が第1の方向で他の方向より高い多結晶半導体膜を用いて形成されたチャネルを含み、チャネル長方向が前記第1の方向に沿い、複数組の画素薄膜トランジスタのチャネルが夫々第1の方向に長い一定幅のストライプ状領域内に配置された多数の画素薄膜トランジスタと、前記周辺領域中、前記ストライプ状領域の延長を含む周辺領域に配置され、移動度が第1の方向と交差する第2の方向で他の方向より高い多結晶半導体膜を用いて形成された多数の薄膜トランジスタを含む複数の周辺回路であって、前記複数の周辺回路の内少なくとも1つの周辺回路は、チャネル長方向が前記第2の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、複数の周辺回路と、を有する薄膜トランジスタ基板

請求項2

前記少なくとも1つの周辺回路がチャネル長方向が前記第2の方向に沿う複数の周辺回路薄膜トランジスタを含み、前記複数の周辺回路薄膜トランジスタのチャネルが、前記ストライプ領域の延長以外の領域に配置されている請求項1記載の薄膜トランジスタ基板。

請求項3

前記少なくとも1つの周辺回路が、さらにチャネル長方向が前記第2の方向以外の方向に沿う他の周辺回路薄膜トランジスタを含み、前記少なくとも1つの周辺回路の全薄膜トランジスタのチャネルが、前記ストライプ領域以外の領域に配置されている請求項1または2記載の薄膜トランジスタ基板。

請求項4

前記少なくとも1つの周辺回路の全周辺回路薄膜トランジスタを構成する半導体膜が、前記ストライプ領域の延長以外の領域に配置されている請求項1記載の薄膜トランジスタ基板。

請求項5

前記少なくとも1つの回路ゲート制御回路シフトレジスタである請求項1記載の薄膜トランジスタ基板。

請求項6

表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜堆積する工程と、前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第1の方向に長い一定幅の複数のストライプ領域内に夫々前記第1の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、前記周辺回路領域の島状半導体膜は、前記第1の方向と異なる第2の方向で移動度が高いように多結晶化し、前記表示領域の島状半導体膜は前記第1の方向で移動度が高いように多結晶化する多結晶化工程と、多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程とを含み、前記複数の周辺回路の内少なくとも1つの周辺回路は、チャネル長方向が前記第2の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、薄膜トランジスタ基板の製造方法。

請求項7

前記少なくとも1つの周辺回路がチャネル長方向が前記第2の方向に沿う複数の周辺回路薄膜トランジスタを含み、前記複数の周辺回路薄膜トランジスタのチャネルが、前記ストライプ領域の延長以外の領域に配置されている請求項6記載の薄膜トランジスタ基板の製造方法。

請求項8

前記少なくとも1つの周辺回路が、さらにチャネル長方向が前記第2の方向以外の方向に沿う他の周辺回路薄膜トランジスタを含み、前記少なくとも1つの周辺回路の全薄膜トランジスタのチャネルが、前記ストライプ領域以外の領域に配置されている請求項6または7記載の薄膜トランジスタ基板の製造方法。

請求項9

前記少なくとも1つの周辺回路の全周辺回路薄膜トランジスタを構成する半導体膜が、前記ストライプ領域の延長以外の領域に配置されている請求項6記載の薄膜トランジスタ基板の製造方法。

請求項10

表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第1の方向に長い一定幅の複数のストライプ領域内に夫々前記第1の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、前記表示領域の島状半導体膜を前記第1の方向で移動度が高いように多結晶化する第1の多結晶化工程と、前記第1の多結晶化工程の後、前記周辺回路領域の島状半導体膜を前記第1の方向と異なる第2の方向で移動度が高いように多結晶化する第2の多結晶化工程と、多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程とを含む、薄膜トランジスタ基板の製造方法。

技術分野

0001

本発明は、薄膜トランジスタを有する薄膜トランジスタ基板およびその製造方法に関し、特に多結晶シリコン薄膜を用いた薄膜トランジスタ基板およびその製造方法に関する。

背景技術

0002

近年、フラットパネルディスプレイとして、液晶表示装置有機EL表示装置が用いられている。表示画素ごとに薄膜トランジスタ(TFT)などのスイッチングアクティブ素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、PC(パーソナルコンピュータ)、携帯電話等に広く用いられている。

0003

ガラス基板上に薄膜トランジスタ(TFT)を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン膜を用いていた。近年、非晶質シリコン膜を多結晶化することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能多結晶シリコントランジスタが得られるようになっている。多結晶シリコン膜を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。

0004

長尺状のエキシマレーザ光で、アモルファスシリコン膜走査し、多結晶化する技術が用いられている。パルス発振するエキシマレーザ光を長尺ビーム形状に集光し、ビーム短尺方向に走査して、大面積のアモルファスシリコン膜を効率的に多結晶化する。

0005

特開平10−229202号は、長尺状エキシマレーザ光を短尺方向に走査した時、長尺方向には均一であるが、走査方向に結晶粒径の大きな領域と結晶粒径の小さな領域が形成されることを見出し、チャネル長方向を結晶粒径の小さな領域で遮られない方向(走査方向に垂直な方向)に設定することを提案している。

0006

これは、エキシマレーザ多結晶したシリコン膜内の結晶粒径の大小による移動度の大小に着目した提案であるが、エキシマレーザによる多結晶化においても、掃引方向による結晶性が生じることも報告されている。

0007

特開2000−243970号は、エキシマレーザ光のビーム形状を帯状に整形し、長手方向に均一で、短手方向強度分布を有するKrF(XeCl)エキシマレーザ光を短手方向に走査して多結晶化したシリコン薄膜結晶粒は、走査方向に細長楕円形状となり、例えば長手方向のグレインサイズが3〜5μm、短手方向のグレインサイズが0.5〜2μmとなることを報告している。

0008

ゲート長方向と結晶粒の長手方向とをほぼ平行にすると、例えば480cm2/Vsecの高い移動度が得られた。薄膜トランジスタのゲート長方向を特性の高い方向とほぼ平行になるように作成して、キャリアの移動度を向上させることを提案している。

0009

特開平10−229202号公報
特開2000−243970号公報 特開2003−86505号は、非晶質半導体膜を島状にパターニングした後、透明基板裏面から半導体(LD)励起固体レーザDPSレーザ)を用い、CW(CW)レーザ光照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。

0010

スポット状のビーム形状を有する連続波(CW)レーザを用いた多結晶化は、半導体膜を島状に加工した後、CWレーザ光掃引して結晶化を行なう。ラテラル成長と呼ばれる結晶化が生じ、得られる多結晶シリコンは、掃引方向に長い結晶粒を持つ。掃引方向に沿う方向の移動度は、掃引方向に交差する方向の移動度より高い。掃引方向に沿ったチャネル長方向を持つ薄膜トランジスタは、掃引方向に交差する方向に沿ったチャネル長方向を持つ薄膜トランジスタよりも特性が良い。そこで、移動度の高い掃引方向を特性の高い方向、移動度の低い交差する方向を特性の低い方向とも呼ぶ。

0011

図7Aは、チャネル長方向を特性の高い方向に合わせたTFTを概略的に示す。多結晶シリコン膜101は、垂直方向に特性の高い方向D1を持ち、垂直方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソースドレイン電極S/Dが接続されている。中間の細い領域を横断してゲート電極Gが形成され、オーバーラップする領域の多結晶シリコン膜101内にチャネル画定する。チャネル長方向D2は垂直方向となり、特性の高い方向D1と一致する。この場合、TFTとして高い移動度が得られる。

0012

図7Bは、チャネル長方向を特性の高い方向に交差させたTFTを概略的に示す。多結晶シリコン膜102は、垂直方向に特性の高い方向D1を持ち、水平方向に細長く、両端で幅を広げた形状を持つ。幅を広げた領域でソース/ドレイン電極S/Dが接続されている。中間の細い領域を横断してゲート電極Gが形成され、オーバーラップする領域の多結晶シリコン膜102内にチャネルを画定する。チャネル長方向D2は水平方向となり、特性の高い方向D1と交差する。この場合、TFTとして低い移動度しか得られない。

0013

液晶表示装置のアクティブマトリックス基板に駆動回路まで集積化する構成が開発されている。液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラシフトレジスタを含む。高速動作が要求されるTFTは、高い移動度を有することが望ましい。アナログスイッチのように大きな駆動能力が必要なトランジスタにも高移動度が望ましい。

0014

図7C,7Dはアクティブマトリックス基板の多結晶化工程を概略的に示す。図7Cに示すように、ガラス基板110の中央部に画素を形成する表示領域111が画定される。画素用TFTは、各画素に1つづつ離散的に配置される。表示領域111の上下にはドレイン側駆動回路領域112が画定され、高密度駆動回路用TFTが配置される。表示領域111の左右にはゲート側駆動回路領域113が画定され、高密度に駆動回路用TFTが配置される。ドレイン側駆動回路領域112、ゲート側駆動回路領域113をまとめて周辺回路領域と呼ぶ。多結晶化工程に先立ち、各TFTに対応して島(リボン)状シリコン膜がパターニングされている。

0015

図7Cに示すように、初めに、密に島状シリコン膜が形成されている周辺回路領域112,113全面がCWレーザ光で走査される。レーザ光が、各周辺回路領域の長辺に沿った方向に走査され、交差方向に位置をずらし、長辺に沿う逆方向に走査され、さらに交差方向に位置をずらし、同様の走査を繰り返す。このような走査により、図中太い矢印で示す方向に特性の高い方向を持つ多結晶シリコン膜が形成される。高い移動度を得るには、チャネル長方向を特性の高い方向に沿わせて、島状シリコン膜を配置する。

0016

図7Dに示すように、次に表示領域の画素TFT用島状シリコン膜の多結晶化を行なう。表示領域内に画素が行列状に配置され、画素行に併せてゲート配線画素列に併せてドレイン配線が配置される。ゲート配線から張り出した配線でゲート電極を形成し、ドレイン配線から張り出した配線でドレイン電極を形成する。このような配置では、ソースとドレインを結ぶ方向を行方向にするのが便宜である。チャネル長方向が水平方向となり、水平方向に長い島状シリコン膜を用いる。多結晶化は、水平方向の各行単位の島状シリコン膜に合わせたCWレ−ザ光照射で行なう。島状シリコン膜の存在しない列方向位置にはCWレーザ光は照射しない。

0017

本発明者は、このような多結晶化工程に於いて、問題が生じることを見出した。

発明が解決しようとする課題

0018

本発明の目的は、多結晶化工程による特性の擾乱を防止できる周辺回路を備えた薄膜トランジスタ基板とその製造方法を提供することである。

0019

本発明の他の目的は、表示領域のTFTが整列するストライプ領域延長上に周辺回路領域を画定し、薄膜トランジスタを形成しても、所望の特性を確保できる薄膜トランジスタ基板とその製造方法を提供することである。

課題を解決するための手段

0020

本発明の1観点によれば、
表示領域と周辺領域とを有する透明絶縁基板と、
前記表示領域上に行列状に配置された多数の画素薄膜トランジスタであって、各画素薄膜トランジスタが、移動度が第1の方向で他の方向より高い多結晶半導体膜を用いて形成されたチャネルを含み、チャネル長方向が前記第1の方向に沿い、複数組の画素薄膜トランジスタのチャネルが夫々第1の方向に長い一定幅のストライプ状領域内に配置された多数の画素薄膜トランジスタと、
前記周辺領域中、前記ストライプ状領域の延長を含む周辺領域に配置され、移動度が第1の方向と交差する第2の方向で他の方向より高い多結晶半導体膜を用いて形成された多数の薄膜トランジスタを含む複数の周辺回路であって、前記複数の周辺回路の内少なくとも1つの周辺回路は、チャネル長方向が前記第2の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、複数の周辺回路と、
を有する薄膜トランジスタ基板が提供される。

0021

本発明の他の観点によれば、
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第1の方向に長い一定幅の複数のストライプ領域内に夫々前記第1の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記周辺回路領域の島状半導体膜は、前記第1の方向と異なる第2の方向で移動度が高いように多結晶化し、前記表示領域の島状半導体膜は前記第1の方向で移動度が高いように多結晶化する多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含み、
前記複数の周辺回路の内少なくとも1つの周辺回路は、チャネル長方向が前記第2の方向に沿う高速動作薄膜トランジスタを含み、前記高速動作薄膜トランジスタのチャネルは、前記ストライプ領域の延長以外の領域に配置されている、薄膜トランジスタ基板の製造方法が提供される。

0022

本発明のさらに他の観点によれば、
表示領域と周辺領域とを有する透明絶縁基板上に非晶質半導体膜を堆積する工程と、
前記非晶質半導体膜をパターニングして島状非晶質半導体膜に整形する工程であって、前記表示領域においては第1の方向に長い一定幅の複数のストライプ領域内に夫々前記第1の方向にチャネル長方向を有する複数の画素薄膜トランジスタを形成するための島状半導体膜をパターニングし、前記周辺領域においては前記ストライプ領域の延長を含む周辺回路領域内に複数の周辺回路を形成する夫々複数の周辺回路薄膜トランジスタを形成するための島状半導体膜をパターニングする工程と、
前記表示領域の島状半導体膜を前記第1の方向で移動度が高いように多結晶化する第1の多結晶化工程と、
前記第1の多結晶化工程の後、前記周辺回路領域の島状半導体膜を前記第1の方向と異なる第2の方向で移動度が高いように多結晶化する第2の多結晶化工程と、
多結晶化した島状半導体膜を用いて薄膜トランジスタを形成する工程と
を含む、薄膜トランジスタ基板の製造方法が提供される。

発明の効果

0023

一定の方向にレーザ光を走査して多結晶化した領域に、他の方向に走査するレーザ光が照射されると、結晶性が乱れ、特性が擾乱を受けると考えられる。レーザ光の照射位置を走査方向で精密に制御することは現在困難である。所望の特性を期待するチャネル領域は結晶性の乱れ得る領域外に配置することにより、結晶性の乱れの影響を低減できると考えられる。

0024

また、同一半導体膜が重ねて多結晶化されると、後に行なった多結晶化が優勢となるようである。周辺回路領域を表示領域の後に多結晶化すると、周辺回路領域のTFT特性保証しやすくなると考えられる。

発明を実施するための最良の形態

0025

液晶表示装置のTFTには、高速動作が必要で、高移動度が望ましいTFT、格別の高速動作は行なわず、高移動度を有さなくても良いTFT等、特性の異なるTFTが存在する。

0026

図8Aは、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板SUBの上に、表示を行う表示領域DAと周辺回路を形成する周辺回路領域PHが画定されている。表示領域DAにおいては、複数の走査用ゲート配線(バスライン)GLが行(横)方向に延在し、画像データ供給用の複数の画像データ(ドレイン)配線(バスライン)DLが列(縦)方向に延在する。

0027

走査用ゲート配線GLと画像データ配線DLとの各交点に、薄膜トランジスタTFTが接続され、薄膜トランジスタの出力端子はITO等の透明電極で形成される画素電極PXEに接続されている。さらに、各画素電極PXEに補助容量SCが接続される。補助容量SCの他の電極は、一定電位補助容量配線(バスライン)SCLに接続される。補助容量配線SCLは行方向に延在するが、列方向に延在する構成とすることもできる。

0028

周辺回路領域PHには、走査用ゲート配線に供給する走査信号群を発生させるためのゲート側駆動回路GD、画像データ配線に供給する画像データを供給するためのドレイン側駆動回路DD、及び外部より制御信号CSを受け、ゲート側駆動回路GDおよびドレイン側駆動回路DDを制御する表示コントローラDCが形成されている。ゲート側駆動回路GDは、シフトレジスタSR1、レベルシフタLS1、出力バッファOB等を含む。ドレイン側駆動回路DDは、シフトレジスタSR2、レベルシフタLS2、アナログスイッチAS等を含む。さらに、外部より基準電圧VL、VH及び画像信号IDが供給される。図の構成においては、表示領域の上側と左側にのみ駆動回路を配置したが、図7C,7Dに示すように表示領域の上下、左右に配置してもよい。

0029

周辺回路を集積化したアクティブマトリクス基板において、表示コントローラDC、シフトレジスタSR1、SR2は比較的高速動作を行なうことが要求される。アナログスイッチASは、駆動能力が高いことが望ましい。

0030

レベルシフタLS1、LS2、出力バッファOB、アナログスイッチAS、表示エリアにおいて用いられるスイッチング用薄膜トランジスタ(TFT)は、比較的高耐圧が要求される。駆動回路用高耐圧TFTと画素TFTとは、高耐圧TFTで形成する。表示エリアDAのTFTはnチャネルTFTのみで作成しても、周辺回路PHはCMOS回路で構成することが好ましい。従って、nチャネルTFTの他、pチャネルTFTも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にMOS容量を用いる。

0031

画素TFTは、液晶駆動に必要な電圧を確保するために、7〜10V以上の電圧がかかる。このため、ゲート耐圧の面からゲート絶縁膜厚を十分厚くする必要がある。周辺回路TFTを同一構造のTFTで形成すると、周辺回路の動作電圧も高くなり、消費電力が高くなる。

0032

アモルファス(a−)Si膜連続発振(CW)レーザを照射して結晶化すると、大粒径の結晶を得ることができる。a−Si膜は、50nm以上にすることが望まれる。CWレーザによる多結晶化は、走査方向に粒径が大きく、移動度の高い結晶方向性を持つ多結晶シリコン膜を形成する。動作速度の高い、ないしは駆動電流の大きいTFTを形成するには、結晶方向性に合わせてチャネル長方向を配置することが望まれる。

0033

ドレイン側駆動回路のシフトレジスタは行方向に並ぶのでチャネル長方向を行方向にするのが設計上好ましい。アナログスイッチは大電流を流すため、ゲート幅の広いトランジスタ、例えばインターデジタル形のソース領域とドレイン領域を対向させるのが好ましい。上側からソース領域が延び、下側からドレイン領域が延びて行方向で対向する構成が好ましい。これらの配置は、図7Cで示した多結晶化によりTFTとして高い移動度を実現できる。

0034

ゲート側駆動回路のシフトレジスタは列方向に並ぶのでチャネル長方向を列方向にするのが設計上好ましい。この配置は、図7Cで示した多結晶化によりTFTとして高い移動度を実現できる。ところが、図7C,7Dに示すように多結晶化したシリコン膜を用いてTFTを形成した時、ゲート側駆動回路内に特性の劣化したTFTが生じることが判った。特性の劣化したTFTは、表示領域の島状シリコン領域の多結晶化のためにCWレーザを照射するストライプ領域の延長上に存在する。

0035

アクティブマトリクス基板は、その主要部を表示部が占め、駆動回路を配置する周辺領域(額縁領域)は、幅の狭い領域である。表示領域の多結晶化のためにCWレーザ光を走査する時、表示領域の縁で正確にCWレーザ光の走査を止めることは難しく、ゲート側駆動回路領域も照射されてしまうと考えられる。

0036

図8Bは、周辺回路領域の多結晶化を行なった状態での、ゲート側駆動回路領域内の1つの島状シリコン膜を示す。列方向にソースS,チャネルCH,ドレインDを配置するように、列方向に長い島状シリコン膜120が形成され、列方向のCWレーザ光走査により、列方向に長い結晶粒122が形成されている。この状態でTFTを作成すれば、高い移動度が得られる。

0037

図8Cは、表示領域の島状シリコン膜の多結晶化のための行方向のCWレーザ光CLの走査により、多結晶化したシリコン膜120の一部に重ねてCWレーザ光CLが照射されたときの様子を概略的に示す。CWレーザ光照射により行方向に長い結晶粒123が発生する。先のCWレーザ光走査による結晶粒122も残っている可能性があるが、完全な形では残らないであろう。結晶粒123の領域では行方向の移動度は高くても、列方向の移動度は低い。TFTとして有効な移動度は低下してしまう。このように、多結晶半導体膜の特性が擾乱を受ける。

0038

TFTの特性の擾乱を防ぐには、TFT用半導体膜に重ねてレーザ光が照射されなければよい。TFTの動作速度は、厳密にはチャネルで決まるので、TFTのチャネルに重ねてレーザ光が照射されないようにすれば、TFTの特性の擾乱を低減できる。

0039

図1A,1Bは、本発明の第1の実施例による薄膜トランジスタ基板の構成を示す平面図である。

0040

図1Aは、未対策の薄膜トランジスタ基板の構成を示す。右側に表示領域を示し、左側にゲート側駆動回路を示す。表示領域においては、画素が行列状に配列され、各画素行に沿ってゲートラインGLが配列され、各画素列に沿ってドレインラインDLが配列されている。各画素の左上角に画素薄膜トランジスタPXTが配置されている。

0041

画素薄膜トランジスタPXTは、ドレインラインに接続されたドレインD,画素電極PXに接続されたソースS,ゲートラインGLに接続されたダブルゲートG1,G2,ゲート下方のチャネルCHを有する。チャネル長方向は、水平な行方向である。

0042

ゲート側駆動回路には、代表的に4種類の薄膜トランジスタDRT1、DRT2、DRT3、DRT4が示されている。薄膜トランジスタDRT1、DRT2はゲート電極G下方に狭いチャネル幅のチャネルCH1,CH2を有する。薄膜トランジスタDRT3、DRT4はゲート電極G下方に、広いチャネル幅の、駆動電流の大きなチャネルCH3,CH4を有する。薄膜トランジスタDRT1、DRT3のチャネル長方向は垂直な列方向であり、薄膜トランジスタDRT2、DRT4のチャネル長方向は水平な行方向である。

0043

ゲート側駆動回路の半導体層は垂直方向のCWレーザ光走査によって多結晶化されているので、垂直方向の移動度が高い。薄膜トランジスタDRT1、DRT3は、高い移動度を有することが期待されている。しかし、薄膜トランジスタDRT1〜DRT4のチャネルCH1〜CH4は、画素薄膜トランジスタPXT用半導体層を多結晶化するレーザ光の照射を受けるストライプ領域STの延長上に有り、画素薄膜トランジスタPXT用半導体層と共に、レーザ光の照射を受ける可能性が高い。すると、垂直方向の結晶方向性に水平方向の結晶方向性が重ねられ、擾乱を受けてしまう。

0044

図1Bは、擾乱を避ける対策を行なったTFT配置を示す。表示領域は図1Aと同様である。ゲート側駆動回路に於いては、表示領域内のレーザ光照射用ストライプ領域STの直線状延ESTから全てのTFTの半導体膜が外されている。したがって、表示領域の多結晶化工程の影響は、ゲート側駆動回路のTFTには及ばない。

0045

この対策は安全であるが、レーザ光照射ストライプ領域STの延長ESTには、TFTの半導体膜を全く配置できないので設計上の制約が大きくなる。以下、設計上の制約を少なくする他の対策を説明する。

0046

図2A,2Bは、第2の実施例による薄膜トランジスタ基板の構成を示す平面図である。図2Aは、図1Aと同じで、擾乱を受ける可能性のある初期配置を示す。図2Bは、トランジスタ性能を支配するチャネルをレーザ光照射ストライプ領域STの延長ESTから外したTFT配置を示す。チャネルが擾乱を受けなければ、高い不純物濃度を与えられるソースS,ドレインDは例え異なる走査方向のレーザ光照射を受けても、トランジスタ特性に与える影響は少ない。チャネルのみに着目してTFTの移動を行なえばよいので、設計に与える制約は減少する。特に、垂直方向にチャネル長方向を有する薄膜トランジスタDRT1、DRT3の移動量を少なくすることができる。

0047

以上、ゲート側駆動回路の全TFTを対象とした対策を説明した。ゲート側駆動回路は複数の回路を含み、特性が変化しても全回路特性に与える影響の少ない回路もある。まず、全回路ではなく、例えば最高動作速度の、高特性の回路のみを対象とすることができる。

0048

図3Aは回路に応じて対策を行なう実施例を示す。左側の回路DRC1は影響の大きな回路であり、薄膜トランジスタDRT1、DRT2、DRT3、DRT4をレーザ光照射ストライプ領域STの延長EST外に移動して対策を行なった回路である。右側の回路DRC2は影響の少ない回路であるので対策を行なわず、薄膜トランジスタDRT5、DRT6、DRT7、DRT8は、レーザ光照射ストライプ領域STの延長EST内に配置されたままである。

0049

図3Bは、チャネル長方向に着目した実施例を示す。ゲート側駆動回路の多結晶化レーザ光照射は垂直方向に行われ、チャネル長方向が垂直のTFTの特性が高い。チャネル長方向が垂直の薄膜トランジスタDRT1、DRT3、DRT5、DRT7のチャネルは、レーザ光照射ストライプ領域STの延長EST外に移動して対策を行なう。チャネル長方向が水平の薄膜トランジスタDRT2、DRT4、DRT6、DRT8は、元々移動度が低く擾乱を受けても影響が少ないので、移動せず、レーザ光照射ストライプ領域STの延長EST内に残す。移動するTFTの数を減少でき、さらにチャネルのみを対象として移動量を抑制できるので、設計の自由度は上がる。

0050

図3Cは、チャネル長方向と動作速度などの必要な特性とを考慮して、必要最小限のTFTを移動させる実施例を示す。回路DRC1は、擾乱を受けても全回路特性に与える影響は少ないので、移動は行なわず、レーザ光照射ストライプ領域STの延長EST内でもそのまま残す。回路DRC2は高特性が擾乱の影響を受ける回路である。この高特性の回路DRC2の中で、高特性の、チャネル長が垂直方向の薄膜トランジスタDRT5、DRT7のチャネルは、レーザ光照射ストライプ領域STの延長EST内にある場合は、EST外に移動して対策を行なう。

0051

1つの回路内に、擾乱の影響の異なるトランジスタが存在する場合もある。例えば、図3Bの回路部DRC1、DRC2が1つの回路を構成し、チャネル長方向が垂直の薄膜トランジスタDRT5、DRT7が高い特性が要求され、擾乱の影響が強い場合、チャネル長が垂直方向の薄膜トランジスタの中で、特にDRT5、DRT7のチャネルのみを、レーザ光照射ストライプ領域STの延長EST外に移動して対策を行なう。

0052

次に、レーザ光照射領域の幅について説明する。

0053

図4A−4Cは、3種類のレーザ光照射の態様を示す。図4Aにおいては、表示領域の島状半導体膜SIの幅に位置合わせ誤差を含んだ幅のレーザ光照射領域ST1を設定する。レーザ光照射領域ST1をレーザ光で照射することにより、島状半導体膜SIの位置合わせに誤差が生じても全島状領域を多結晶化することができる。

0054

図4Bは、位置合わせ精度を向上し、島状半導体膜SIの幅とほぼ同一の幅のレーザ光照射領域ST2を設定する場合を示す。レーザ光照射領域ST2の幅を制限することにより、ゲート側駆動回路において対策が必要な領域の幅を減少させることができる。位置合わせ精度が高ければ、島状半導体膜SIの全面積を多結晶化することができる。

0055

図4Cは、島状半導体膜SIの全領域ではなく、チャネルを形成する活性領域ARのみに着目した多結晶化工程を示す。島状半導体膜SIから周辺部を除去してパターニングされるトランジスタ形状の半導体膜の内、チャネルを構成する領域はさらに幅が狭くなる。レーザ光照射領域ST3は、作成する薄膜トランジスタのチャネル領域を狙い撃ちするように狭い幅に設定され、島状半導体膜SIの一部のみを多結晶化する。幅広のソース/ドレイン領域は、多結晶化されない領域を含むが、多量に不純物が添加され、広い面積で電極を接触させることにより十分低い抵抗を保つことができる。

0056

図5D−5Mは、薄膜トランジスタ基板の製造方法を概略的に示す。

0057

図5Aに示すように、ガラス基板1の上に、厚さ50nmの窒化シリコン(SiN)膜2と厚さ200nmの酸化シリコン(SiO2)膜3をプラズマ化学気相堆積(PE-CVD)により堆積し、その上にアモルファスシリコン膜4を厚さ70〜100nmPE-CVDにより成膜する。その後、熱アニールによりシリコン膜4の水素抜きを行なう。シリコン膜4の上にレジストパターンを形成し、島状半導体膜7のパターニングを行う。

0058

図5Bは、パターニングされた島状半導体膜7の形状を概略的に示す。各島状半導体膜は、長方形の形状を有する。これらの島状半導体膜は、TFTを形成すべき位置に配置される。表示領域5では、各画素に1つの島状半導体膜7を、長辺を行方向に揃えて配置する。ゲート側駆動回路領域6では、高い密度で島状半導体膜7を配置する。ゲート側周辺回路領域6においては、前述の実施例に従って、表示領域の島状半導体膜7を多結晶化するレーザ光のストライプ状領域と一定の関係を満たすように島状半導体7の配置が調整される。

0059

図5Cに示すように、周辺回路領域の島状半導体膜7をCWレーザ光CLの照射によって多結晶化する。CWレーザとしては、例えばNd:YVO4結晶とレーザダイオードからなるものを用いることができる。島状半導体膜7は多結晶半導体膜7pとなる。表示領域の島状半導体膜7は非晶質のままに保たれている。

0060

図5Dに示すように、表示領域の島状半導体膜7をCWレーザ光CLで多結晶化する。この時、走査方向の制御は十分に行えないため、レーザ光CLは、ゲート側周辺回路領域にも入り込むことが避けがたい。CWレーザ光が入り込む領域には、擾乱を避ける対策が施される。このため、回路の受ける影響は少ない。

0061

図5Eは、図5C、図5Dに示すCWレーザ光による多結晶化工程を示す平面図である。先ず、周辺回路領域6において、CWレーザ光が軌跡VCのように走査され、全面積が多結晶化される。次に、表示領域5において、画素トランジスタを形成する島状半導体膜のみを多結晶化するようにCWレーザ光が軌跡VDのように走査される。

0062

図5Fは、多結晶化の後、島状半導体膜をパターニングして、両端の幅が拡大された細長い形状のTFT用多結晶領域を形成した状態を示す。画素領域においては、水平方向にチャネル長を有する多結晶領域8が形成される。ゲート側周辺回路領域においては、典型的には垂直方向にチャネル長方向を有する多結晶領域9が形成される。なお、周辺回路領域においては種々のTFTが存在するため、垂直方向にチャネル方向を有するTFT領域のみでなく、水平方向にチャネル長方向を有するTFT領域も形成される。

0063

図5Gに示すように、パターニングされた結晶領域8、9を覆うように、酸化シリコン膜3の上に低耐圧ゲート絶縁膜用の厚さ約30nmの酸化シリコン膜10及び厚さ300nmのMo膜11を形成する。酸化シリコン膜は例えばPE−CVDで成膜し、Mo膜11は例えばスパッタリング等の物理気相堆積(PVD)で成膜する。Mo膜上に低耐圧TFTのゲートパターンを有するレジストパターンを形成し、Mo膜11のエッチングを行って低耐圧TFTのゲート電極を形成する。なお、ゲート電極と同時に、ゲート配線もパターニングされる。

0064

図5Hに示すように、パターニングしたゲート電極11を覆うように、酸化シリコン膜10の上に、高耐圧ゲート絶縁膜用の、例えば厚さ80nmの追加酸化シリコン膜12をPE-CVDで成膜し、その上に厚さ300nmのMo膜13をスパッタリング等で成膜する。Mo膜13の上に、高耐圧TFTのゲートパターンを有するレジストパターンを形成し、Mo膜13をパターニングする。画素TFTはダブルゲート形状にパターニングする。なお、ゲート電極と同時に、ゲート配線もパターニングされる。低耐圧TFTのゲート電極11の側壁上には、酸化シリコン膜のサイドウォールが形成される。

0065

図5Iに示すように、ゲート電極11、13をマスクとしてn型不純物Pをイオンドーピングする。ゲート電極両側の多結晶半導体膜には、高濃度のn型不純物がドープされる。pチャネルTFTはレジストマスクで覆っておく。nチャネルTFTをレジストマスクで覆い、周辺回路領域のpチャネルTFTにB等のp型不純物をイオンドープする。

0066

図5Jは、ゲート電極11、13を形成した状態の平面図を示す。多結晶半導体膜8,9の中間の幅狭の領域を横断してゲート電極11、13が形成されている。

0067

図5Kに示すように、形成されたTFT構造を覆うように、例えば厚さ10nmの酸化シリコン膜17を成膜した後、厚さ300nmの窒化シリコン膜18を成膜する。窒化シリコン膜18上にレジストパターンを形成し、TFTに対するコンタクトホールを開口する。

0068

図5Lに示すように、例えば厚さ100nmのTi層、厚さ200nmのAl層、厚さ100nmのTi層をスパッタリング等のPVDで積層して成膜し、その上にレジストパターンを形成してエッチングを行い、電極20をパターニングする。

0069

図5Mに示すように、電極20を覆って、TFT基板の表面上に有機系材料オーバーコート層22を形成し、平坦な表面を形成する。オーバーコート層22にソース電極用コンタクト孔を開口し、ITO等の透明電極層23を成膜する。レジストパターンを用いて透明電極層をパターニングし、画素電極を形成する。このようにして、薄膜トランジスタ基板が形成される。

0070

図6A〜6Eは、本発明の他の実施例による薄膜ランスタ基板の製造方法を概略的に示す。

0071

図6Aは、表示領域の多結晶化工程に利用する複数のレーザ光ビーム形成手段を示す。1本のCWレーザ光ビーム30はビームスプリッタ31に入射し、複数本のレーザ光ビーム32が形成される。この複数のレーザ光ビーム32をそれぞれ位置合わせし、表示領域において複数行島状半導体領域を同時に多結晶化する。

0072

1本のレーザ光ビームを複数のレーザ光ビームに分割し、それぞれを多結晶化領域に位置合わせして多数本のレーザ光ビームを同時に走査することにより、表示領域の多結晶化に必要な時間を短縮化することができる。多結晶化を効率的に行なうことができる。図4B,4Cに示したように、レーザ光照射領域の幅を制限することは、分割ビーム数を増加できることも意味する。

0073

図6Bに示すように、先ず表示領域における多結晶化を行う。この多結晶化は、図6Aに示すように複数のレーザ光ビームを同時に照射することにより効率的に行うことができる。特に、図4Cに示すように、画素トランジスタのチャネル領域のみを狙い撃ちするように狭い幅のレーザ光ビームを形成することにより、効率的に多結晶化を行うことができる。レーザ光ビームの走査は、走査方向の停止位置を正確に制御することができないため、両側に配置されたゲート側駆動回路領域113にもレーザ光が照射されることは避けがたい。

0074

図6Cは、ゲート側駆動回路内の島状半導体領域の状態を概略的に示す。ゲート側駆動回路領域においてもレーザ光が照射され、水平方向に長い多結晶粒24が形成される。

0075

図6Dは、その後に行う周辺回路領域の多結晶化工程を示す。ドレイン側駆動回路領域112及びゲート側駆動回路領域113がそれぞれ長辺方向に沿う方向でレーザ光走査され、全面積が多結晶化される。

0076

図6Eは、多結晶化されたゲート側周辺回路領域の島状半導体層の状態を概略的に示す。図6Dに示すレーザ光照射により、垂直方法に長い多結晶粒26が形成されている。図6Cに示したように、表示領域の多結晶化において多結晶化されてしまった結晶粒24は、新たに形成された多結晶粒26によって重ね書きされ、分断された形状となるであろう。このように、一旦水平方向にレーザ光走査され、その後垂直方向にレーザ光走査された領域から、チャネル長方向が垂直方向のTFTを形成すると、高い特性を示すことが判明した。従って、この実施例により多結晶化の順序を選択することにより、ゲート側駆動回路領域内のTFTの位置を調整しなくても、高特性の周辺回路を得ることができる。

0077

上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料,厚さ等は、例示であり,設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。p型不純物、n型不純物として、B.Pの他Sb、Asなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン膜以外の絶縁層で形成してもよい。例えば、酸化窒化シリコン膜、窒化シリコン膜、有機絶縁層等を用いることも可能であろう。その他,種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

図面の簡単な説明

0078

第1の実施例による薄膜トランジスタ基板の構成を概略的に示す平面図である。
第2の実施例による薄膜トランジスタ基板の構成を概略的に示す平面図である。
第3の実施例による薄膜トランジスタ基板の構成を概略的に示す平面図である。
CWレーザ光照射領域の3形態を示す平面図である。
薄膜トランジスタ基板の製造方法の主要工程を示す断面図、平面図である。
薄膜トランジスタ基板の製造方法の主要工程を示す断面図、平面図である。
薄膜トランジスタ基板の製造方法の主要工程を示す断面図、平面図である。
薄膜トランジスタ基板の製造方法の主要工程を示す断面図である。
他の実施例による薄膜トランジスタ基板の製造方法を説明するためのブロック図、平面図である。
液晶表示装置用TFT基板の製造方法を説明するための平面図である。
液晶表示装置用TFT基板の構成および多結晶の構成を概略的に示す平面図である。

符号の説明

0079

STストライプ領域
EST ストライプ領域延長部
GLゲートライン
DLドレインライン
PXT画素TFT
PX画素電極
DRT駆動回路TFT
CHチャネル
Gゲート電極
Sソース
Dドレイン
DRC 駆動回路
SI 島状シリコン膜
AR活性領域
1ガラス基板(透明絶縁基板)
2窒化シリコン膜
3酸化シリコン膜
4非晶質シリコン膜
5 表示領域
6ゲート側駆動回路領域
7 島状非晶質シリコン膜
7p 島状多結晶シリコン膜
8 (画素TFT用)多結晶シリコン膜
9 (ゲート側駆動回路TFT用)多結晶シリコン膜
10 酸化シリコン膜
11Mo膜
12 酸化シリコン膜
13 Mo膜
17 酸化シリコン膜
18 窒化シリコン膜
20電極層(Ti/Al/Ti積層)
22オーバーコート層
23ITO層
24水平配向結晶粒
26垂直配向結晶粒
30CWレーザ光ビーム
31ビームスプリッタ
32分割ビーム
110 透明絶縁基板
111 表示領域
112 ドレイン側駆動回路
113 ゲート側駆動回路

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