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技術 半導体検査装置

出願人 松下電器産業株式会社
発明者 鎌野智金光朋彦
出願日 2005年3月1日 (14年6ヶ月経過) 出願番号 2005-056332
公開日 2006年9月14日 (13年0ヶ月経過) 公開番号 2006-242638
状態 拒絶査定
技術分野 電子回路の試験 論理回路III
主要キーワード 予備部品 変更工数 汎用テスタ 対応チャネル デジタルキャプチャ データキャプチャ コンフィギュアラブル 論理パターン
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図面 (10)

課題

FPGAなどのハード構成プログラマブル構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させる。

解決手段

コンフィギュアラブルデバイスであるFPGA12と、FPGA12をコンフィギュレーションするためのインターフェイスと、FPGA12のハード構成を規定するプログラムが書き込まれ、装置本体Aの外部に配置され、インターフェイスを介して接続される記憶素子21とを備える。記憶素子21からFPGA12にコンフィギュレーションするプログラムをフレキシブルに変更することで、装置本体Aを被測定デバイスBの検査に適したハード構成にて動作させる。

概要

背景

近年、複数の回路混載されたシステムLSIの開発が急速に進んでおり、そのシステムLSIを検査するための装置、手法が、検査コスト測定検査内容など用途に合わせて様々に提案されている。コストの観点から見ると、信号入出力部や制御部に専用の回路、デバイスを持つ汎用テスターは高価格である。そこで、検査コストの削減を目的に、コンフィギュアラブルデバイスFPGA)を用いて信号の入出力や制御を行う低価格な半導体検査装置が開発されている。

図9は、FPGAを用いた低価格検査装置の従来方式の構成を示す概略図である。この方式の半導体検査装置本体A′は、テストヘッド11、FPGA12、測定ユニット13、メモリ14、電源部・クロック生成部15と、さらに、FPGA12にコンフィギュレーションハード構成を規定するためのプログラムが書き込まれた記憶素子21から構成されている。そして、装置本体A′と被測定デバイスBとのインターフェイスをとるロードボードCと、外部からの制御を行うPC/EWS(Engineering Work Station)100を備えている。なお、“PC/EWS”は、パソコンまたはエンジニアリングワークステーションのことである。次に、各構成要素の役割を説明する。

テストヘッド11は、コネクタポゴピンさらにはケーブルなどで構成されたテスターチャネルを設け、ロードボードCとFPGA12、測定ユニット13との間でデジタル信号アナログ信号やりとりを行う。測定ユニット13は、例えば、ロードボードCを介して被測定デバイスBから出力される電圧値を読み取る、もしくは読み取ったアナログ値デジタル値に変換するなどの機能を持つ。電源部・クロック生成部15は、検査に必要な電源やクロックをFPGA12やロードボードCに供給する。メモリ14には、被測定デバイスBを検査するための論理パターンの入出力を行うためのデータ(出力値期待値などの情報)や、被測定デバイスBから出力されるデータがロードボードCを介して格納される。FPGA12は、データ入出力演算、メモリ14の制御などを行う。例えば、メモリ14に格納されたデータの出力や、ロードボードCを介して入力されるデータをメモリ14に格納されたデータと比較する。または、ロードボードCを介して入力されるデータを取り込み、演算する。FPGA12は、PC/EWS100からの検査プログラムに基づき、動作する。記憶素子21は、FPGA12のハード構成を規定する情報が書き込まれており、FPGA12にコンフィギュレーションを行う。すなわち、FPGA12は、装置本体A′において被測定デバイスBの論理検査機能を主として担当している。

次に、従来方式の半導体検査装置について動作を説明する。

装置本体A′の電源を投入した後、装置本体A′の内部に搭載されている記憶素子21の情報がFPGA12にコンフィギュレーションされ、FPGA12のハード構成ひいては装置本体A′の論理検査機能のハード構成が規定される。規定されるハード構成は、被測定デバイスBに関係なく固定である。次に、ロードボードCをテストヘッド11に装着し、被測定デバイスBをロードボードCに搭載した後、対象となる被測定デバイスB用の検査プログラムをPC/EWS100で実行する。この検査プログラムに基づいてFPGA12は動作し、パターン入出力などを実行し検査を行う。検査が終了すると、FPGA12は検査結果をPC/EWS100に出力する。

概要

FPGAなどのハード構成をプログラマブル構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させる。コンフィギュアラブルデバイスであるFPGA12と、FPGA12をコンフィギュレーションするためのインターフェイスと、FPGA12のハード構成を規定するプログラムが書き込まれ、装置本体Aの外部に配置され、インターフェイスを介して接続される記憶素子21とを備える。記憶素子21からFPGA12にコンフィギュレーションするプログラムをフレキシブルに変更することで、装置本体Aを被測定デバイスBの検査に適したハード構成にて動作させる。

目的

本発明は、上記のような従来の課題を解決するものであり、FPGA等のコンフィギュアラブルデバイスを用いた低価格な半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させることを目的とする。

効果

実績

技術文献被引用数
5件
牽制数
9件

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請求項1

コンフィギュアラブルデバイスと、前記コンフィギュアラブルデバイスをコンフィギュレーションするためのインターフェイスと、前記コンフィギュアラブルデバイスのハード構成を規定するハード構成規定用プログラムが書き込まれ、装置本体の外部に配置され、前記インターフェイスを介して接続される記憶素子とを備えた半導体検査装置

請求項2

前記コンフィギュアラブルデバイスは、前記記憶素子から前記ハード構成規定用プログラムをコンフィギュレーションした後に、当該半導体検査装置の動作を規定する検査プログラムに基づいて検査を実行するように構成されている請求項1に記載の半導体検査装置。

請求項3

前記インターフェイスは、コネクタまたはポゴピンで構成されている請求項1または請求項2に記載の半導体検査装置。

請求項4

前記記憶素子は、被測定デバイスと前記装置本体とを接続するロードボード上、またはパソコンエンジニアリングワークステーション等の上に設置されている請求項1から請求項3までのいずれかに記載の半導体検査装置。

請求項5

さらに、前記記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路を備えている請求項1から請求項4までのいずれかに記載の半導体検査装置。

請求項6

前記記憶素子は、被測定デバイスと前記装置本体とを接続するロードボード上に設置されており、さらに前記ロードボードの伝播遅延特性などのボード特性情報を記憶している請求項1から請求項5までのいずれかに記載の半導体検査装置。

請求項7

前記記憶素子は、前記装置本体に搭載されている部品を自動的に診断する自己診断プログラムが書き込まれている請求項1から請求項6までのいずれかに記載の半導体検査装置。

請求項8

さらに、前記インターフェイスに接続された複数の前記記憶素子の中から必要な記憶素子を選択する記憶素子選択回路を備えている請求項1から請求項7までのいずれかに記載の半導体検査装置。

請求項9

さらに、前記記憶素子からの識別信号と被測定デバイス、前記パソコンやエンジニアリングワークステーション等からの識別信号とを照合し、照合結果に基づいた信号を出力する照合回路を備えている請求項1から請求項8までのいずれかに記載の半導体検査装置。

請求項10

前記装置本体は、前記照合回路による照合結果を制御に用いるように構成されている請求項1から請求項9までのいずれかに記載の半導体検査装置。

技術分野

0001

本発明は、FPGA(Field Programmable Gate Array)などのハード構成プログラマブル構築可能なコンフィギュアラブル(configurable)なデバイスを用いて構成された半導体検査装置に関する。

背景技術

0002

近年、複数の回路混載されたシステムLSIの開発が急速に進んでおり、そのシステムLSIを検査するための装置、手法が、検査コスト測定検査内容など用途に合わせて様々に提案されている。コストの観点から見ると、信号入出力部や制御部に専用の回路、デバイスを持つ汎用テスターは高価格である。そこで、検査コストの削減を目的に、コンフィギュアラブルデバイス(FPGA)を用いて信号の入出力や制御を行う低価格な半導体検査装置が開発されている。

0003

図9は、FPGAを用いた低価格検査装置の従来方式の構成を示す概略図である。この方式の半導体検査装置本体A′は、テストヘッド11、FPGA12、測定ユニット13、メモリ14、電源部・クロック生成部15と、さらに、FPGA12にコンフィギュレーションしハード構成を規定するためのプログラムが書き込まれた記憶素子21から構成されている。そして、装置本体A′と被測定デバイスBとのインターフェイスをとるロードボードCと、外部からの制御を行うPC/EWS(Engineering Work Station)100を備えている。なお、“PC/EWS”は、パソコンまたはエンジニアリングワークステーションのことである。次に、各構成要素の役割を説明する。

0004

テストヘッド11は、コネクタポゴピンさらにはケーブルなどで構成されたテスターチャネルを設け、ロードボードCとFPGA12、測定ユニット13との間でデジタル信号アナログ信号やりとりを行う。測定ユニット13は、例えば、ロードボードCを介して被測定デバイスBから出力される電圧値を読み取る、もしくは読み取ったアナログ値デジタル値に変換するなどの機能を持つ。電源部・クロック生成部15は、検査に必要な電源やクロックをFPGA12やロードボードCに供給する。メモリ14には、被測定デバイスBを検査するための論理パターンの入出力を行うためのデータ(出力値期待値などの情報)や、被測定デバイスBから出力されるデータがロードボードCを介して格納される。FPGA12は、データ入出力演算、メモリ14の制御などを行う。例えば、メモリ14に格納されたデータの出力や、ロードボードCを介して入力されるデータをメモリ14に格納されたデータと比較する。または、ロードボードCを介して入力されるデータを取り込み、演算する。FPGA12は、PC/EWS100からの検査プログラムに基づき、動作する。記憶素子21は、FPGA12のハード構成を規定する情報が書き込まれており、FPGA12にコンフィギュレーションを行う。すなわち、FPGA12は、装置本体A′において被測定デバイスBの論理検査機能を主として担当している。

0005

次に、従来方式の半導体検査装置について動作を説明する。

0006

装置本体A′の電源を投入した後、装置本体A′の内部に搭載されている記憶素子21の情報がFPGA12にコンフィギュレーションされ、FPGA12のハード構成ひいては装置本体A′の論理検査機能のハード構成が規定される。規定されるハード構成は、被測定デバイスBに関係なく固定である。次に、ロードボードCをテストヘッド11に装着し、被測定デバイスBをロードボードCに搭載した後、対象となる被測定デバイスB用の検査プログラムをPC/EWS100で実行する。この検査プログラムに基づいてFPGA12は動作し、パターン入出力などを実行し検査を行う。検査が終了すると、FPGA12は検査結果をPC/EWS100に出力する。

発明が解決しようとする課題

0007

近年のシステムLSIは次々に高機能化多様化しており、それらを検査する上で半導体検査装置に対する要求仕様はシステムLSIごとに大きく異なる。例えば、パターンの入出力を行う際の周波数出力電圧、周波数カウント機能デジタルキャプチャ機能を使用する際の対応チャネル範囲、周波数範囲などである。

0008

上記従来の構成では、記憶素子21に書き込まれた特定のプログラムをFPGA12にコンフィギュレーションして半導体検査装置の論理検査機能のハード構成を規定する。しかし、FPGA12のリソース有限であるため、検査対象となるそれぞれの被測定デバイスに対して最適な半導体検査装置のハード構成を提供できない。ある被測定デバイスに適したハード構成を備えていたとしても、別の被測定デバイスにおいては最適なハード構成になっているとは限らない。

0009

本発明は、上記のような従来の課題を解決するものであり、FPGA等のコンフィギュアラブルデバイスを用いた低価格な半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させることを目的とする。

課題を解決するための手段

0010

本発明による半導体検査装置は、
FPGAなどのコンフィギュアラブルデバイスと、
前記コンフィギュアラブルデバイスをコンフィギュレーション(configuration)するためのインターフェイスと、
前記コンフィギュアラブルデバイスのハード構成を規定するハード構成規定用プログラムが書き込まれ、装置本体の外部に配置され、前記インターフェイスを介して接続される記憶素子とを備えた構成とされている。

0011

この構成によれば、コンフィギュアラブルデバイスのハード構成規定用プログラムを書き込んでいる記憶素子を半導体検査装置本体とは別に設けることにより、ハード構成規定用プログラムを被測定デバイスに合わせてフレキシブルに変更することができる。そして、インターフェイスを介してコンフィギュアラブルデバイスにコンフィギュレーションする。したがって、複数の被測定デバイスのそれぞれに対して最適なハード構成を構築して半導体検査装置の汎用性を向上させることができる。

0012

上記の構成において、前記コンフィギュアラブルデバイスについては、前記記憶素子から前記ハード構成規定用プログラムをコンフィギュレーションした後に、当該半導体検査装置の動作を規定する検査プログラムに基づいて検査を実行するように構成されていることが好ましい。

0013

この構成によれば、被測定デバイスの検査に適したハード構成を検査前にコンフィギュアラブルデバイスにコンフィギュレーションし、検査開始後は、被測定デバイスのロジック回路部やアナログ回路部などを検査するために必要な半導体検査装置の動作をパソコンやエンジニアリングワークステーション等から制御することで検査を行うことが可能である。

0014

また、上記構成において、前記インターフェイスについては、コネクタまたはポゴピンで構成されていることは好ましい。

0015

この構成によれば、例えば、コンフィギュレーション用のケーブルに接続されたパソコンやエンジニアリングワークステーション等や記憶素子が搭載されているロードボードからコネクタやポゴピンを介して半導体検査装置に内蔵されたコンフィギュアラブルデバイスにコンフィギュレーションを行うことができる。

0016

また、上記構成において、装置本体の外部に配置される前記記憶素子の配置箇所については、被測定デバイスと前記装置本体とを接続するロードボード上に設置されていること、またはパソコンやエンジニアリングワークステーション等の上に設置されている態様がある。

0017

この構成によれば、ロードボードやBOST(検査を行うための外付け補助回路)、あるいはパソコンやエンジニアリングワークステーション等から被測定デバイスに適したプログラムを容易にコンフィギュレーションできる。被測定デバイスの種類によってコンフィギュアラブルデバイスのハード構成を変更する必要がある場合、対象とする被測定デバイス用に作成されたロードボードやBOST上に記憶素子を搭載することで、記憶素子を各被測定デバイスの検査毎に変更する必要がなくなる。記憶素子の変更工数をなくすことにより、効率的に検査を行うことができる。

0018

また、上記構成において、さらに、前記記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路を備えている態様もある。

0019

この構成によれば、記憶素子認識回路は、ロードボードが装置本体に装着された直後にロードボード上に記憶素子が搭載されているかどうかを判別し、搭載されていなければ警告信号を出力したり、あるいは装置本体に予め内蔵している他の記憶素子からコンフィギュレーションを行わせることができる。すなわち、記憶素子の複数配置により検査の多様性をもたらすとともに、記憶素子の配置状況に応じて柔軟に対応することができる。

0020

また、上記構成において、前記記憶素子が、被測定デバイスと前記装置本体とを接続するロードボード上に設置されており、さらに前記ロードボードの伝播遅延特性などのボード特性情報を記憶している態様もある。

0021

この構成によれば、ロードボード毎に異なる伝播遅延特性などのボード特性情報をハード構成と同じくコンフィギュアラブルデバイスやパソコンやエンジニアリングワークステーション等に読み込ませることができ、従来必要であった検査プログラム実行前のキャリブレーションなどの前処理をなくすことができる。

0022

また、上記構成において、前記記憶素子に、前記装置本体に搭載されている部品を自動的に診断する自己診断プログラムが書き込まれている態様もある。

0023

この構成によれば、記憶素子の接続時に自己診断処理を自動で行わせることにより、従来検査実行とは別に行っていた装置本体の診断処理を不要とし、また、検査プログラム実行前に必ず診断を行うことが可能になるため、検査の信頼性を向上させることができる。

0024

また、上記構成において、さらに、前記インターフェイスに接続された複数の前記記憶素子の中から必要な記憶素子を選択する記憶素子選択回路を備えた態様も好ましいものである。

0025

この構成によれば、ロードボード上に複数の異なった種類の記憶素子を搭載しておき、検査中に記憶素子選択回路が記憶素子を切り替えることで、被測定デバイスの検査毎に最適なコンフィギュアラブルデバイスのハード構成にて検査を行うことができる。

0026

また、上記構成において、さらに、前記記憶素子からの識別信号と被測定デバイス、パソコンやエンジニアリングワークステーション等からの識別信号とを照合し、照合結果に基づいた信号を出力する照合回路を備えた態様も好ましい。

0027

この構成によれば、記憶素子に書き込まれたプログラムが対象とする被測定デバイスに適さない場合、検査前に記憶素子、ロードボード、パソコンやエンジニアリングワークステーション等の識別信号を照合しエラー信号を出力することで、誤ったハード構成、検査プログラムにて検査を行う危険性をなくすことができる。

0028

さらに、前記装置本体は、前記照合回路による照合結果を制御に用いるように構成されているものとする。

0029

この構成によれば、記憶素子に書き込まれたプログラムが対象とする被測定デバイスに適さない場合、照合回路からのエラー信号を認識し、誤ったハード構成で検査を行わせないために装置本体の動作を停止させるなどの制御が可能になる。

発明の効果

0030

以上のように本発明によれば、FPGAなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、コンフィギュレーションのためのインターフェイスとコンフィギュアラブルデバイスのハード構成を規定するプログラムが書き込まれた記憶素子とを備え、記憶素子が装置本体の外部に配置され、インターフェイスを介して装置本体に接続されるように構成されていることにより、信号の入出力や制御にコンフィギュアラブルデバイス(FPGA)を用いた低価格な半導体検査装置の汎用性を向上させることができる。

発明を実施するための最良の形態

0031

以下、本発明にかかわる半導体検査装置の実施の形態を図面に基づいて詳細に説明する。

0032

(実施の形態1)
図1は本発明の実施の形態1における半導体検査装置の概略構成を示すブロック図である。

0033

図1において、Aは半導体検査装置本体、Bは被測定デバイス、Cは被測定デバイスBを搭載するロードボード、11はテストヘッド、12はコンフィギュアラブルデバイスとしてのFPGA、13は測定ユニット、14はメモリ、15は電源部・クロック生成部、21はFPGA12のハード構成を規定するプログラムが書き込まれた記憶素子、100はPC/EWSである。なお、“PC/EWS”は、パソコンまたはエンジニアリングワークステーションのことである。

0034

まず、上記構成要素の役割について述べる。テストヘッド11は、コネクタやポゴピンやさらにはケーブルなどで構成されたインターフェイス(テスターチャネル)を設け、ロードボードCとFPGA12、測定ユニット13との間でデジタル信号、アナログ信号のやりとりを行う。測定ユニット13は、例えば、ロードボードCを介して被測定デバイスBから出力される電圧値を読み取ったり、アナログ値をデジタル値に変換するなどの機能を持つ。電源部・クロック生成部15は、検査に必要な電源やクロックをFPGA12やロードボードC等に供給する。メモリ14は、被測定デバイスBを検査するための論理パターンの入出力を行うためのデータ(出力値、期待値などの情報)や、ロードボードCを介して被測定デバイスBから出力されるデータを格納する。

0035

FPGA12は、記憶素子21からFPGA12のハード構成を規定する情報がコンフィギュレーションされ、データ入出力や演算、メモリ14の制御などを行う。例えば、メモリ14に格納されたデータの出力や、ロードボードCを介して入力されるデータをメモリ14に格納されたデータと比較する。または、ロードボードCを介して入力されるデータを取り込み、演算する。FPGA12は、PC/EWS100からの検査プログラムに基づき、動作する。記憶素子21は、FPGA12のハード構成を規定する情報が書き込まれており、FPGA12にコンフィギュレーションを行う。コンフィギュレーションにより規定されるハード構成は、対象とする被測定デバイスに合わせフレキシブルに変更できる。例えば、メモリ14に格納されたパターンを用いて被測定デバイスBの論理検査をする際、パターン入出力のbit数や行数を必要に応じて変更することができる。メモリ14の容量が512メガバイトである場合、1データを2bitとすると、512bit×4メガ行、あるいは256bit×8メガ行といったように変更が可能となる。またはパターンの入出力周波数、入出力電圧(I/O電圧可変にできるFPGAで、かつ、FPGAに供給するI/O電圧値を可変にできる構成のときに限る)、データキャプチャ対応チャネル(被測定デバイスBから出力されるデータを期待値比較ではなく値をメモリに格納する)範囲など、対象とする被測定デバイスBに最適な構成にて検査可能である。

0036

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0037

まず、半導体検査装置本体Aの電源を投入する。この時点ではロードボードCを介して記憶素子21へ供給する電源はオフしておく。次に、ロードボードCを装着し、PC/EWS100から記憶素子21へ供給する電源をオン制御し、同時にFPGA12にコンフィギュレーションの開始制御を行う。これにより、装置本体Aの外部に搭載されている記憶素子21の情報がFPGA12にコンフィギュレーションされる。このコンフィギュレーションにより、FPGA12のハード構成ひいては装置本体Aの論理検査機能のハード構成が規定される。記憶素子21は装置本体Aの外部にあり、書き込む情報をフレキシブルに変更することができるため、対象とする被測定デバイスBに最適な論理検査機能のハード構成をコンフィギュレーションすることが可能である。

0038

次に、被測定デバイスBをロードボードCに搭載する。そして、対象となる被測定デバイスB用の検査プログラムをPC/EWS100で実行する。この検査プログラムに基づいてFPGA12は動作し、パターン入出力などを実行し検査を行う。検査が終了すると、FPGA12は検査結果をPC/EWS100に出力する。

0039

別の被測定デバイスBを検査する際には、その被測定デバイスBに最適な論理検査機能のハード構成が書き込まれた記憶素子を用いて、FPGA12に再度コンフィギュレーションし、検査を行う。

0040

本実施の形態により、被測定デバイスに応じて半導体検査装置のハード構成を最適にでき、汎用性が高くかつ安価な半導体検査装置を提供できる。したがって被測定デバイスによって様々な種類の半導体検査装置を用意する必要、あるいは汎用性の高い高価格な半導体検査装置を用意する必要がなくなり、設備コストを抑えることができる。

0041

本実施の形態では記憶素子21がロードボードC上に搭載された構成であるが、図2のようにBOST(検査を行うための外付け補助回路)200に搭載する等、ロードボードC上以外に搭載される場合も考えられる。この場合、記憶素子21からケーブル、もしくはポゴピンを介してFPGA12にコンフィギュレーションされる。

0042

(実施の形態2)
図3は本発明の実施の形態2における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、FPGA12のハード構成を規定するプログラムが記憶されている記憶素子21がPC/EWS100内に配置されている。その他の構成については、実施の形態1と同様である。

0043

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0044

ロードボードCを装置本体Aのテストヘッド11に装着した後、PC/EWS100内の記憶素子21からケーブル等を介してFPGA12にコンフィギュレーションが行われる。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。以降は実施の形態1と同様である。

0045

本実施の形態は、FPGA12のハード構成を規定するプログラムがPC/EWS100内の記憶素子21に記憶されており、この記憶素子21としては、PC/EWS100が通常備えているメモリを使用できる。したがって、このプログラム専用の記憶素子が不要となり、コストを削減することができる。ただし、プログラムは容易に参照されることから、セキュリティという点では、実施の形態1の方が優れている。

0046

(実施の形態3)
図4は本発明の実施の形態3における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、半導体検査装置本体Aの内部に、記憶素子16と、記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路17が搭載されている。その他の構成については、実施の形態1と同様である。

0047

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0048

ロードボードCを装置本体Aのテストヘッド11に装着した際、記憶素子認識回路17はロードボードCに記憶素子21が搭載されているか否かを判別する。記憶素子21が搭載されている場合は、記憶素子21の情報がFPGA12にコンフィギュレーションされる。記憶素子21が搭載されていない場合は、装置本体Aに内蔵されている記憶素子16の情報がFPGA12にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。以降は実施の形態1と同様である。

0049

本実施の形態は、装置本体Aに記憶素子16と記憶素子認識回路17を内蔵しており、内蔵の記憶素子16により規定される論理検査機能のハード構成で検査する場合は、ロードボードCに記憶素子21を搭載する必要がなくなる。

0050

上記では記憶素子16が装置本体Aに内蔵された構成であるが、PC/EWS100のメモリを使用する場合も考えられる。この場合、記憶素子21が搭載されていない場合、PC/EWS100からFPGA12にコンフィギュレーションされる。

0051

(実施の形態4)
図5は本発明の実施の形態4における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、記憶素子21が論理検査機能のハード構成以外に、ロードボードCの伝播遅延特性などのボード特性情報も持っている。その他の構成については、実施の形態1と同様である。

0052

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0053

ロードボードCを装置本体Aのテストヘッド11に装着した後、記憶素子21からケーブル等を介してFPGA12にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、ロードボードCのボード特性情報もFPGA12に書き込まれる。以降は実施の形態1と同様である。FPGA12に書き込まれたボード特性情報を反映して、被測定デバイスBの検査が実施される。例えば、ロードボードCの遅延情報によりFPGA12から出力される信号のタイミングが調整され、被測定デバイスBの検査が行われる。

0054

本実施の形態は、記憶素子21がロードボードCの伝播遅延特性などのボード特性情報を持っており、従来のように検査開始前にロードボードCのボード特性を調べる前処理をしなくても、ボード間の特性ばらつきをなくした検査を実現できる。

0055

(実施の形態5)
図6は本発明の実施の形態5における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、記憶素子21が論理検査機能のハード構成以外に、テストヘッド11、測定ユニット13、メモリ14、電源部・クロック生成部15などに搭載されている部品の自己診断プログラムを持っている。

0056

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0057

ロードボードCを装置本体Aのテストヘッド11に装着した後、記憶素子21からケーブル等を介してFPGA12にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、自己診断プログラムがFPGA12に書き込まれる。書き込まれた直後、もしくはPC/EWS100などからの制御により、自己診断プログラムが実行される。自己診断プログラムは、例えば、FPGA12から出力される信号がメモリ14に蓄えられたデータと同等のものであるかどうか、もしくは設定したタイミングで信号の入出力が行われているかどうかを診断する。以降は実施の形態1と同様である。

0058

本実施の形態は、記憶素子21に自己診断プログラムを持っており、ロードボードCを装着した時点で自己診断プログラムを実行させることが可能であり、検査前に必ず装置本体Aの自己診断を行うため、信頼性の高い検査を行うことができる。装置本体Aの自己診断で異常があれば、警告信号を出力するか、または予め内蔵している予備部品を異常部品の代わりとして使用することで、検査の信頼性が向上する。

0059

(実施の形態6)
図7は本発明の実施の形態6における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、ロードボードCに複数の記憶素子21が搭載されているとともに、装置本体Aに記憶素子選択回路18が内蔵されている。図7では記憶素子21は3つ搭載されているが、3つに限ることなく、記憶素子選択回路18は複数の記憶素子に対応しているものとする。

0060

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0061

ロードボードCを装置本体Aのテストヘッド11に装着した際、記憶素子選択回路18はロードボードCに搭載されている記憶素子21の中からどれか1つを選択し、FPGA12にコンフィギュレーションする。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。以降は実施の形態1と同様である。

0062

本実施の形態は、ロードボードCに複数の記憶素子21を搭載し、装置本体Aに記憶素子選択回路18を内蔵しており、検査開始前後もしくは検査実行中にPC/EWS100などからの制御により、記憶素子選択回路18を介してロードボードC上の複数の記憶素子21から1つの記憶素子を選択することができ、論理検査機能の複数のハード構成を1枚のロードボードで実現することができる。例えば、ある被測定デバイスBの複数ある検査において、検査ごとに異なったハード構成が必要な場合には、検査中に記憶素子21の切り替えを実施することにより、検査ごとに最適なハード構成での検査をロードボードCの取り替えなしで行うことができる。

0063

(実施の形態7)
図8は本発明の実施の形態7における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態1の図1におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、装置本体Aに、記憶素子21からの識別信号S1と被測定デバイスBからの識別信号S2とPC/EWS100等からの識別信号S3とを照合し、照合結果に基づいた信号を出力する照合回路19が内蔵されている。

0064

次に、上記のように構成された半導体検査装置の一動作例を説明する。

0065

ロードボードCを装置本体Aのテストヘッド11に装着した後、記憶素子21からケーブル等を介してFPGA12にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Aの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、記憶素子21が持つ識別信号S1がダウンロードされる。PC/EWS100が検査プログラムを実行する前、もしくは実行中に、検査プログラムが持つ識別信号S3と被測定デバイスBが持つ識別信号S2が照合回路19にダウンロードされ、識別信号S1,S2,S3の照合が行われる。2つの識別信号もしくは3つの識別信号の照合を行い、照合結果が正しければ検査実行が可能になる。以降は実施の形態1と同様である。

0066

本実施の形態は、被測定デバイスBを検査する上で、適切な検査プログラム、ロードボード、記憶素子が使われているかどうか確認することが可能であり、照合結果が正しくなければ警告信号を出力するか、検査を中止することができる。対象とする被測定デバイスBに不適切な条件にて検査を行う危険性をなくすことができ、検査の信頼性が向上する。

0067

本発明の半導体検査装置は、FPGAなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルなデバイスを用いて構成された半導体検査装置等として有用である。

図面の簡単な説明

0068

本発明の実施の形態1における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態1の変形の態様における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態2における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態3における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態4における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態5における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態6における半導体検査装置の概略構成を示すブロック図
本発明の実施の形態7における半導体検査装置の概略構成を示すブロック図
従来の技術における半導体検査装置の概略構成を示すブロック図

符号の説明

0069

A半導体検査装置本体
B被測定デバイス
Cロードボード
11テストヘッド
12FPGA(コンフィギュアラブルデバイス)
13測定ユニット
14メモリ
15電源部・クロック生成部
16記憶素子
17 記憶素子認識回路
18 記憶素子選択回路
19照合回路
21 記憶素子
100 PC/EWS(パソコンやエンジニアリングワークステーション)
200 BOST(検査を行うための外付け補助回路)

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