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技術 試験装置、タイミング発生器、及びプログラム

出願人 株式会社アドバンテスト
発明者 長谷川崇佐藤新哉
出願日 2005年2月16日 (14年9ヶ月経過) 出願番号 2005-039707
公開日 2006年8月31日 (13年2ヶ月経過) 公開番号 2006-226791
状態 未査定
技術分野 電子回路の試験
主要キーワード タイミング信号間 略半数 タイミング設定値 補正レジスタ レート周期 遅延設定値 遅延間隔 分解能データ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2006年8月31日)のものです。
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図面 (8)

課題

可変遅延回路における遅延設定に依存する遅延誤差の影響を低減し、精度のよいタイミング信号を生成することができるタイミング発生器を提供する。

解決手段

所定のレート周期で与えられる基準信号遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路を制御するべき制御データをそれぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算する補正データ加算部とを備え、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出するタイミング発生器を提供する。

概要

背景

従来、半導体回路等の電子デバイス試験するための試験装置として、タイミング発生器パターン発生器波形整形器、及び論理比較器を備える装置が知られている。当該試験装置は、電子デバイスのロジック試験等を行う装置である。パターン発生器は、電子デバイスを試験するための試験パターンを生成し、波形整形器は、試験パターンを整形した試験信号を電子デバイスに供給する。

タイミング発生器は、試験パターンを生成するための周期クロックや、試験信号を電子デバイスに出力するタイミングを規定する信号等を生成する。また、論理比較器は、電子デバイスが出力する信号を期待値と比較し、電子デバイスの良否を判定する。

波形整形器は、電子デバイスの複数の入力ピンに試験信号を出力するが、これらの試験信号のタイミングは統一されている必要がある。しかし、タイミング発生器における遅延誤差等により、これらの試験信号のタイミングには誤差が生じてしまう。

タイミング発生器には、それぞれの試験信号のタイミングを規定するタイミング信号を生成するための複数の遅延回路が設けられている。上述したタイミング誤差補正するために、それぞれの遅延回路における遅延量を補正するデータを格納した補正設定レジスタが設けられている。

補正設定レジスタが格納した補正データと、タイミング信号のタイミング設定値とを加算した値で遅延回路の遅延量を制御することにより、電子デバイスの入力ピンにおける試験信号のタイミングを統一している。

このような補正データを取得するために、従来の試験装置では、タイミング発生器から出力される任意のタイミング信号のエッジ位相基準位相として、当該基準位相に他のタイミング信号のエッジの位相が一致する場合の、それぞれの遅延回路の遅延量を検出し、当該遅延量に基づいて補正データを取得している。

例えば、他のタイミング信号を移相しながら、基準となるタイミング信号のエッジで、当該他のタイミング信号の電圧レベルを取得することにより、基準となるタイミング信号の位相と、当該他のタイミング信号の位相とが一致する移相量を検出する。このとき、ジッタ成分等の影響を低減するために、当該他のタイミング信号のそれぞれの位相において、それぞれ複数回電圧レベルを取得する。そして、ある移相量で取得した電圧レベルと、期待値との比較結果の約半数パスとなったときの移相量を検出する。当該移相量は、遅延回路における遅延量に応じて定まるため、当該移相量に基づいて、補正データを取得することができる。

関連する特許文献等は、現在認識していないため、その記載を省略する。

概要

可変遅延回路における遅延設定に依存する遅延誤差の影響を低減し、精度のよいタイミング信号を生成することができるタイミング発生器を提供する。所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路を制御するべき制御データをそれぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算する補正データ加算部とを備え、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出するタイミング発生器を提供する。

目的

このため本発明は、上述した課題を解決することのできる試験装置、タイミング発生器、及びプログラムを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

効果

実績

技術文献被引用数
2件
牽制数
1件

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請求項1

電子デバイス試験する試験装置であって、前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、前記試験パターンに基づいて、前記電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、前記波形整形器が出力する前記試験信号の位相を制御するタイミング信号を前記波形整形器に供給するタイミング発生器とを備え、前記タイミング発生器は、所定のレート周期で与えられる基準信号遅延させて、前記タイミング信号を生成する可変遅延回路と、前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、前記可変遅延回路における遅延誤差を測定する誤差測定部と、前記遅延誤差に基づく補正データを格納する補正レジスタと、前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部とを有し、前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する試験装置。

請求項2

所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部とを更に備え、前記誤差測定部は、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する請求項1に記載の試験装置。

請求項3

前記基準波形出力部は、所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔を加算した測定周期で出力し、前記積算部は、前記遅延設定における前記遅延間隔ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する請求項2に記載の試験装置。

請求項4

前記波形整形器は、複数の前記試験信号を略同期して出力し、前記試験装置は、それぞれの前記試験信号毎に、前記タイミング信号を前記波形整形器に供給する複数のタイミング発生器を有し、それぞれの前記タイミング発生器における前記遅延誤差を測定する場合、前記複数のタイミング発生器のうちのいずれかひとつの前記タイミング発生器は、前記基準波形出力部として機能する請求項2に記載の試験装置。

請求項5

所望のタイミングでタイミング信号を出力するタイミング発生器であって、所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、前記可変遅延回路における遅延誤差を測定する誤差測定部と、前記遅延誤差に基づく補正データを格納する補正レジスタと、前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部とを備え、前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出するタイミング発生器。

請求項6

所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部とを更に備え、前記誤差測定部は、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する請求項5に記載のタイミング発生器。

請求項7

電子デバイスを試験する試験装置を機能させるプログラムであって、前記試験装置を、前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、前記試験パターンに基づいて、前記電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、前記波形整形器が出力する前記試験信号の位相を制御するタイミング信号を前記波形整形器に供給するタイミング発生器とを備え、前記タイミング発生器は、所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、前記可変遅延回路における遅延誤差を測定する誤差測定部と、前記遅延誤差に基づく補正データを格納する補正レジスタと、前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部とを有し、前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する試験装置として機能させるプログラム。

請求項8

前記試験装置を、所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部として更に機能させ、前記誤差測定部を、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する手段として更に機能させる請求項7に記載のプログラム。

請求項9

所望のタイミングでタイミング信号を出力するタイミング発生器を機能させるプログラムであって、前記タイミング発生器を、所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、前記可変遅延回路における遅延誤差を測定する誤差測定部と、前記遅延誤差に基づく補正データを格納する補正レジスタと、前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部として更に機能させ、前記誤差測定部を、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する手段として更に機能させるプログラム。

請求項10

前記タイミング発生器を、所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部として更に機能させ、前記誤差測定部を、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する手段として更に機能させる請求項9に記載のプログラム。

技術分野

0001

本発明は、電子デバイス試験する試験装置タイミング発生器、及びプログラムに関する。

背景技術

0002

従来、半導体回路等の電子デバイスを試験するための試験装置として、タイミング発生器、パターン発生器波形整形器、及び論理比較器を備える装置が知られている。当該試験装置は、電子デバイスのロジック試験等を行う装置である。パターン発生器は、電子デバイスを試験するための試験パターンを生成し、波形整形器は、試験パターンを整形した試験信号を電子デバイスに供給する。

0003

タイミング発生器は、試験パターンを生成するための周期クロックや、試験信号を電子デバイスに出力するタイミングを規定する信号等を生成する。また、論理比較器は、電子デバイスが出力する信号を期待値と比較し、電子デバイスの良否を判定する。

0004

波形整形器は、電子デバイスの複数の入力ピンに試験信号を出力するが、これらの試験信号のタイミングは統一されている必要がある。しかし、タイミング発生器における遅延誤差等により、これらの試験信号のタイミングには誤差が生じてしまう。

0005

タイミング発生器には、それぞれの試験信号のタイミングを規定するタイミング信号を生成するための複数の遅延回路が設けられている。上述したタイミング誤差補正するために、それぞれの遅延回路における遅延量を補正するデータを格納した補正設定レジスタが設けられている。

0006

補正設定レジスタが格納した補正データと、タイミング信号のタイミング設定値とを加算した値で遅延回路の遅延量を制御することにより、電子デバイスの入力ピンにおける試験信号のタイミングを統一している。

0007

このような補正データを取得するために、従来の試験装置では、タイミング発生器から出力される任意のタイミング信号のエッジ位相基準位相として、当該基準位相に他のタイミング信号のエッジの位相が一致する場合の、それぞれの遅延回路の遅延量を検出し、当該遅延量に基づいて補正データを取得している。

0008

例えば、他のタイミング信号を移相しながら、基準となるタイミング信号のエッジで、当該他のタイミング信号の電圧レベルを取得することにより、基準となるタイミング信号の位相と、当該他のタイミング信号の位相とが一致する移相量を検出する。このとき、ジッタ成分等の影響を低減するために、当該他のタイミング信号のそれぞれの位相において、それぞれ複数回電圧レベルを取得する。そして、ある移相量で取得した電圧レベルと、期待値との比較結果の約半数パスとなったときの移相量を検出する。当該移相量は、遅延回路における遅延量に応じて定まるため、当該移相量に基づいて、補正データを取得することができる。

0009

関連する特許文献等は、現在認識していないため、その記載を省略する。

発明が解決しようとする課題

0010

しかし、遅延回路における遅延誤差は、遅延回路における遅延設定値によって異なる。例えば遅延回路は、それぞれの遅延設定値によって、入力信号が通過する経路を変更し、遅延設定値に応じた遅延を生じさせている。遅延設定値によって入力信号の通過経路が異なるため、それぞれの遅延設定値における遅延誤差も異なるものとなる。

0011

従来の試験装置においては、上述した補正データを取得する場合に、遅延回路の遅延設定値を順次変更して、タイミング信号を移相している。そして、それぞれのタイミング信号の位相と、基準となるタイミング信号の位相とを比較し、位相が一致する遅延設定値を検出し、検出した遅延量に基づいて補正データを取得する。このため、当該補正データは、位相が一致したときの遅延設定値における遅延誤差のみを考慮したデータとなる。

0012

図6に、遅延回路の遅延設定値と遅延誤差との関係の一例を示す。例えば基準となるタイミング信号に対する遅延設定である場合に、他のタイミング信号の位相が、基準となるタイミング信号の位相と一致する場合の、当該他のタイミング信号に対する遅延設定がAである場合、これらのタイミング信号間のタイミング誤差はAによって示され、当該遅延設定Aを補正データとして取得する。当該補正データは、遅延設定Aにおける遅延誤差のみを考慮したものである。

0013

しかし、実使用時においては、当該他のタイミング信号を出力する遅延回路の遅延設定値は、出力するべきタイミング信号の位相に応じて様々に変動する。そして、遅延回路の遅延設定値毎に遅延誤差は異なるため、取得した補正データを用いて遅延回路の遅延量を制御した場合であっても、更に誤差が生じてしまう場合がある。

0014

例えば、実使用時において、遅延回路に与えられる遅延設定値がBである場合、遅延設定値Bにおける遅延誤差と、遅延設定値Aにおける遅延誤差との差分がタイミング信号の遅延誤差として生じてしまう。

0015

また、例えば図7に示すように、ドライバ波形コンパレータで検出する場合、ドライバ及びコンパレータには、ドライバ波形の出力タイミングを規定するタイミング信号、及びコンパレータにおける検出タイミングを規定するタイミング信号が供給される。これらのタイミング信号には、上述した補正データを用いて位相を補正した場合であっても、図6において説明した遅延誤差がそれぞれ生じてしまう。このため、それぞれの遅延誤差の最大値の和で示される遅延誤差が生じる恐れがある。

0016

このように、従来の試験装置においては、補正データを用いてタイミング信号の位相を補正した場合であっても、遅延誤差が生じてしまい、電子デバイスの試験を精度よく行なうことが困難であった。

0017

このため本発明は、上述した課題を解決することのできる試験装置、タイミング発生器、及びプログラムを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

課題を解決するための手段

0018

上記課題を解決するために、本発明の第1の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンに基づいて、電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、波形整形器が出力する試験信号の位相を制御するタイミング信号を波形整形器に供給するタイミング発生器とを備え、タイミング発生器は、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを有し、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する試験装置を提供する。

0019

所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部とを更に備え、誤差測定部は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出してよい。

0020

基準波形出力部は、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔を加算した測定周期で出力し、積算部は、遅延設定における遅延間隔ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力してよい。

0021

波形整形器は、複数の試験信号を略同期して出力し、試験装置は、それぞれの試験信号毎に、タイミング信号を波形整形器に供給する複数のタイミング発生器を有し、それぞれのタイミング発生器における遅延誤差を測定する場合、複数のタイミング発生器のうちのいずれかひとつのタイミング発生器は、基準波形出力部として機能してよい。

0022

本発明の第2の形態においては、所望のタイミングでタイミング信号を出力するタイミング発生器であって、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを備え、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出するタイミング発生器を提供する。

0023

所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部とを更に備え、誤差測定部は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出してよい。

0024

本発明の第3の形態においては、電子デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンに基づいて、電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、波形整形器が出力する試験信号の位相を制御するタイミング信号を波形整形器に供給するタイミング発生器とを備え、タイミング発生器は、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを有し、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する試験装置として機能させるプログラムを提供する。

0025

試験装置を、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部として更に機能させ、誤差測定部を、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する手段として更に機能させてよい。

0026

本発明の第4の形態においては、所望のタイミングでタイミング信号を出力するタイミング発生器を機能させるプログラムであって、タイミング発生器を、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部として更に機能させ、誤差測定部を、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する手段として更に機能させるプログラムを提供する。

0027

タイミング発生器を、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部として更に機能させ、誤差測定部を、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する手段として更に機能させてよい。

0028

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群サブコンビネーションもまた、発明となりうる。

発明を実施するための最良の形態

0029

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

0030

図1は、本発明の実施形態に係る試験装置100の構成の一例を示す図である。試験装置100は、半導体回路等の電子デバイス200を試験する装置であって、パターン発生器10、波形整形器12、論理比較器14、及び複数のタイミング発生器20を備える。

0031

パターン発生器10は、電子デバイス200を試験するための試験パターンを生成する。試験パターンは、例えば1又は0のパターンで示されるデジタル信号である。波形整形器12は、パターン発生器10が生成した試験パターンに基づいて、電子デバイス200に供給するべき試験信号を整形して出力する。波形整形器12には、タイミング発生器20からタイミング信号が与えられ、当該タイミング信号に応じて試験信号を出力する。

0032

また、電子デバイス200は、試験されるべき複数の入力ピンを有しており、波形整形器12は、それぞれの入力ピンに対して試験信号を出力する。複数のタイミング発生器20は、電子デバイス200の複数の入力ピンに対応して設けられ、対応する入力ピンに出力するべき試験信号の出力タイミングを制御するためのタイミング信号を生成し、波形整形器12に供給する。

0033

論理比較器14は、電子デバイス200が出力する出力信号に基づいて、電子デバイス200の良否を判定する。例えば論理比較器14は、当該出力信号と、パターン発生器10から与えられる期待値信号とを比較することにより、電子デバイス200の良否を判定する。

0034

図2は、それぞれのタイミング発生器20の構成の一例を示す図である。タイミング発生器20は、波形整形器12に供給するタイミング信号を生成する回路であって、制御部22、粗遅延部26、積算部24、遅延データ加算部28、補正データ加算部32、補正レジスタ30、リニアライズメモリ36、可変遅延回路34、及び誤差測定部38を有する。

0035

制御部22は、所定の周期を有する基準クロック、タイミング信号の生成する周期を規定するレートデータ、タイミング信号の位相を規定する遅延データ、及び可変遅延回路34において設定可能な遅延設定の間隔を示す遅延設定分解能を出力する。

0036

粗遅延部26には、レートデータが与えられ、レートデータで示される周期の基準信号を生成する。本例においてレートデータは、基準クロックの周期の整数倍の値である。粗遅延部26は、例えば基準クロックの波数計数するカウンタを有し、レートデータで示される値に計数値が一致する毎に、当該基準信号としてパルスを出力してよい。また粗遅延部26は、遅延データのうち、基準クロックの周期の整数倍の成分が入力され、入力された遅延データに応じて、基準信号を遅延して出力する。

0037

可変遅延回路34は、粗遅延部26が出力する基準信号を、遅延データの基準クロック周期より小さい成分に応じて遅延させて、タイミング信号を出力する。可変遅延回路34における遅延量は、リニアライズメモリ36から与えられる制御データによって制御される。

0038

リニアライズメモリ36は、可変遅延回路34において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納する。例えばリニアライズメモリ36は、当該遅延設定毎にアドレス割り当てられ、それぞれのアドレスに、対応する制御データを格納する。

0039

遅延データのうち、基準クロックの周期より小さい成分は、遅延データ加算部28を介して補正データ加算部32に入力される。積算部24及び遅延データ加算部28については後述する。また補正レジスタ30は、予め測定された可変遅延回路34の遅延誤差を補正するための補正データを格納する。補正データ加算部32は、受け取った遅延データに、補正レジスタ30が格納した補正データを加算する。そして、加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定、すなわちアドレスを選択し、対応する制御データを可変遅延回路34に出力させる。

0040

このような動作により、可変遅延回路34における遅延誤差を補正したタイミング信号を出力することができる。次に、可変遅延回路34における遅延誤差を測定する誤差測定部38の動作について説明する。

0041

誤差測定部38は、それぞれの遅延設定に対して可変遅延回路34が生じるそれぞれの遅延誤差に基づいて、可変遅延回路34における遅延誤差を算出する。例えば、誤差測定部38は、それぞれの遅延設定に対して生じる遅延誤差を測定し、それぞれの遅延誤差の平均値等を算出することにより、可変遅延回路34における遅延誤差を算出してよい。

0042

本例における誤差測定部38は、所定の位相を有する基準波形と、可変遅延回路34が出力するタイミング信号とを比較することにより、可変遅延回路34における遅延誤差を算出する。可変遅延回路34の全ての遅延設定における遅延誤差を考慮して測定するために、試験装置100は、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部を備えることが好ましい。本例においては、いずれかのタイミング発生器20が、当該基準波形出力部として機能する。

0043

基準波形出力部として機能するタイミング発生器20においては、粗遅延部26は、所定のレート周期の基準信号を出力する。制御部22は、可変遅延回路34のそれぞれの遅延設定の遅延間隔を示す遅延設定分解能データを、積算部24に出力する。

0044

積算部24は、受け取った遅延設定分解能データを、粗遅延部26がパルスを出力する毎に積算して出力する。つまり、積算部24は、遅延設定分解能データの値ずつ増加するデータを、粗遅延部26が出力するパルスに応じて生成する。また、制御部22は、当該タイミング発生器20が出力するべき基準波形の位相を示す遅延データを出力する。遅延データ加算部28は、受け取った遅延データに、積算部24が出力するデータを加算して出力する。

0045

このような動作により、当該タイミング発生器20は、可変遅延回路34の全ての遅延設定値を用いて、レート周期に遅延設定分解能を加算した測定周期を有し、予め定められた位相の基準波形を生成する。

0046

そして、他のタイミング発生器20における粗遅延部26及び積算部24は、基準波形出力部として機能するタイミング発生器20と同一の動作を行う。つまり、粗遅延部26は、上述したレート周期の基準信号を出力し、積算部24は、受け取った遅延設定分解能データを、粗遅延部26がパルスを出力する毎に積算して出力する。

0047

また、他のタイミング発生器20における制御部22は、異なる遅延量を示す遅延データを、粗遅延部26が出力するパルスに略同期して、所定の回数ずつ順次生成する。そして、遅延データ加算部28は、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部24が出力する積算データを順次加算し、リニアライズメモリ36に供給する。

0048

このような動作により、レート周期に遅延設定分解能を加算した測定周期において、所定の位相を有するタイミング信号を複数回生成することができる。また、遅延データが所定回数毎に増加するため、測定周期においてタイミング信号を移相し、測定周期におけるそれぞれの位相において複数回ずつタイミング信号を生成することができる。

0049

そして、誤差測定部38は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する。

0050

図3は、誤差測定部38の動作の一例を示すタイミングチャートである。誤差測定部38は、基準波形及びタイミング信号を受け取り、基準波形の電圧レベルを、タイミング信号の位相で検出する。

0051

前述したように、基準波形生成部として機能するタイミング発生器20は、それぞれの測定周期において一定の位相を有する基準波形を出力する。そして、他のタイミング発生器20は、それぞれの測定周期において、遅延データで示される位相を有するタイミング信号を出力する。誤差測定部38は、それぞれの測定周期におけるタイミング信号の位相で、基準波形の電圧レベルを検出し、検出した電圧レベルが期待値に一致するか否かを判定する。

0052

そして、他のタイミング発生器20は、当該位相のタイミング信号を所定の回数出力した場合に、次の遅延データで示される位相を有するタイミング信号を、それぞれの測定周期において出力する。誤差測定部38は、前述したように、それぞれの測定周期におけるタイミング信号の位相で、基準波形の電圧レベルを検出し、検出した電圧レベルが期待値に一致するか否かを判定する。

0053

このような動作を繰り返すことにより、判定結果の略半数がパスとなる、タイミング信号の位相、すなわち遅延データを検出する。検出した遅延データと、基準波形生成部として機能するタイミング発生器20における遅延データとの差分が、当該タイミング発生器20が出力するタイミング信号の遅延誤差となる。誤差測定部38は、当該遅延誤差を補償するための補正データを算出し、補正レジスタ30に格納する。

0054

ここで、他のタイミング発生器20において、ひとつの遅延データに対して複数回出力されるタイミング信号の測定周期における位相は、図3に示すように一定となる。しかし、当該タイミング発生器20における可変遅延回路34は、前述したようにレート周期を有する基準信号を遅延させてタイミング信号を生成するため、ひとつの遅延データに対して複数回出力されるタイミング信号を生成するための遅延設定は、順次増加する。このため、それぞれの遅延データに対して生成されるタイミング信号の位相と、基準波形の位相とを比較する場合に、それぞれの遅延データ毎に、複数又は全ての遅延設定を用いて位相比較を行うことができる。つまり、それぞれの遅延設定において異なる遅延誤差が生じる場合であっても、これらの遅延誤差を考慮した補正データを生成することができる。

0055

また、基準波形生成部として機能するタイミング発生器20においても、基準波形の測定周期における位相は一定であるが、可変遅延回路34は、前述したようにレート周期を有する基準信号を遅延させて基準波形を生成するため、可変遅延回路34の複数又は全ての遅延設定を用いて一定位相の基準波形を出力することができる。このため、位相比較において、遅延設定に依存した遅延誤差の影響を低減することができる。

0056

また、本例においては、レート周期に遅延設定の遅延間隔を加算して測定周期を生成しているが、他の例においては、レート周期に、遅延設定の遅延間隔の整数倍を加算して、測定周期を生成してよい。この場合、それぞれのタイミング発生器20の制御部22は、遅延設定の遅延間隔の整数倍のデータを、積算部24に供給する。

0057

以上説明したように、本例における試験装置100によれば、可変遅延回路34が、遅延設定毎に異なる遅延誤差を有する場合であっても、適切な補正データを生成することができる。例えば、従来の補正データを用いた場合に比べ、遅延誤差を半分程度に低減することができる。

0058

図4は、論理比較器14の構成の一例を示す図である。論理比較器14は、タイミング発生器20から受け取るタイミング信号に基づいて、位相が微小量ずつ異なる複数のストローブを有するマルチストローブを生成し、電子デバイス200の出力信号の電圧レベルを検出する。

0059

論理比較器14は、複数の信号遅延回路(40−1〜40−n、以下40と総称する)、複数のフリップフロップ(44−1〜44−n、以下44と総称する)、複数のストローブ遅延回路(42−1〜42−n、以下42と総称する)、選択回路46、比較器50、及び誤差測定部48を備える。

0060

複数のストローブ遅延回路42は、直列に接続され、それぞれ所定の時間ずつタイミング信号を遅延して順次伝送する。複数の信号遅延回路40は、複数のストローブ遅延回路42と対応して直列に接続され、それぞれストローブ遅延回路42のオフセット遅延量と等しい時間ずつ出力信号を遅延して順次伝送する。

0061

複数のフリップフロップ44は、複数のストローブ遅延回路42と対応して設けられ、対応するストローブ遅延回路42が出力するタイミング信号をクロック入力端子に受け取り、対応する信号遅延回路40が出力する出力信号をデータ入力端子に受け取る。それぞれのフリップフロップ44が出力する信号は、選択回路46に供給される。

0062

比較器50は、選択回路46を介して、それぞれのフリップフロップ44が出力する信号を受け取り、受け取った信号と、パターン発生器10から受け取る期待値とを比較する。また、誤差測定部48は、それぞれのストローブ遅延回路42における遅延量を調整する。

0063

ストローブ遅延回路42における遅延量を調整する場合、信号遅延回路40には、当該ストローブ遅延回路42が出力するべきタイミング信号の位相を有する基準波形が入力される。当該基準波形は、タイミング発生器20が生成してよい。そして、選択回路46は、遅延量を調整するべきストローブ遅延回路42に対応するフリップフロップ44が出力する信号を選択し、誤差測定部48に供給する。

0064

誤差測定部48は、調整するべきストローブ遅延回路42における遅延量を、図3において説明したように順次変動させて、基準波形の位相とタイミング信号の位相とが一致する遅延量に、当該ストローブ遅延回路42の遅延量を設定する。ここで、図3において説明したように、所定のレート周期に、ストローブ遅延回路42における遅延設定分解能を加算した測定周期で、基準波形の位相とタイミング信号の位相比較を行うことにより、ストローブ遅延回路42の遅延量を精度よく調整することができる。

0065

図5は、試験装置100を機能させるプログラムを格納したコンピュータ400の構成の一例を示す図である。本例において、コンピュータ400は、試験装置100を図1から図4に関連して説明した試験装置100として機能させるプログラムを格納する。

0066

コンピュータ400は、CPU700と、ROM702と、RAM704と、通信インターフェース706と、ハードディスクドライブ710と、フレキシブルディスクドライブ712と、CD−ROMドライブ714とを備える。CPU700は、ROM702、RAM704、ハードディスクドライブ710、フレキシブルディスク720、及び/又はCD−ROM722に格納されたプログラムに基づいて動作する。

0067

例えば、試験装置100を機能させるプログラムは、コンピュータ400を、試験装置100を制御するワークステーションとして機能させ、コンピュータ400による制御により、試験装置100を機能させる。

0068

通信インターフェース706は、試験装置100と通信し、それぞれの状態等に関する情報を受信し、またそれぞれを制御する制御信号を送信する。格納装置の一例としてのハードディスクドライブ710、ROM702、又はRAM704は、設定情報、及びCPU700を動作させるためのプログラム等を格納する。また、当該プログラムは、フレキシブルディスク720、CD−ROM722等の記録媒体に格納されていてもよい。

0069

フレキシブルディスクドライブ712は、フレキシブルディスク720がプログラムを格納している場合、フレキシブルディスク720からプログラムを読み取りCPU700に提供する。CD−ROMドライブ714は、CD−ROM722がプログラムを格納している場合、CD−ROM722からプログラムを読み取りCPU700に提供する。

0070

また、プログラムは記録媒体から直接RAMに読み出されて実行されても、一旦ハードディスクドライブ710にインストールされた後にRAM704に読み出されて実行されてもよい。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。

0071

プログラムを格納する記録媒体としては、フレキシブルディスク、CD−ROMの他にも、DVD、PD等の光学記録媒体、MD等の光磁気記録媒体テープ媒体磁気記録媒体ICカードミニチュアカードなどの半導体メモリ等を用いることができる。又、専用通信ネットワークインターネットに接続されたサーバシステムに設けたハードディスクまたはRAM等の格納装置を記録媒体として使用してもよい。

0072

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

0073

以上から明らかなように、本発明によれば、可変遅延回路における遅延設定に依存する遅延誤差の影響を低減し、精度のよいタイミング信号を生成することができる。

図面の簡単な説明

0074

本発明の実施形態に係る試験装置100の構成の一例を示す図である。
それぞれのタイミング発生器20の構成の一例を示す図である。
誤差測定部38の動作の一例を示すタイミングチャートである。
論理比較器14の構成の一例を示す図である。
試験装置100を機能させるプログラムを格納したコンピュータ400の構成の一例を示す図である。
遅延回路の遅延設定値と遅延誤差との関係の一例を示す図である。
ドライバ波形をコンパレータで検出する場合を示す図である。

符号の説明

0075

10・・・パターン発生器、12・・・波形整形器、14・・・論理比較器、20・・・タイミング発生器、22・・・制御部、24・・・積算部、26・・・粗遅延部、28・・・遅延データ加算部、30・・・補正レジスタ、32・・・補正データ加算部、34・・・可変遅延回路、36・・・リニアライズメモリ、38・・・誤差測定部、40・・・信号遅延回路、42・・・ストローブ遅延回路、44・・・フリップフロップ、46・・・選択回路、48・・・誤差測定部、50・・・比較回路、100・・・試験装置、200・・・電子デバイス、400・・・コンピュータ

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