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技術 FSK信号発生回路

出願人 株式会社ゼネラルリサーチオブエレクトロニックス
発明者 川井一夫
出願日 2005年2月10日 (16年3ヶ月経過) 出願番号 2005-034506
公開日 2006年8月24日 (14年8ヶ月経過) 公開番号 2006-222754
状態 未査定
技術分野 交流方式デジタル伝送
主要キーワード クロックパルス周波数 周波数変化速度 デジタル分周器 通常部品 特定桁 出力クロックパルス 倍数関係 クロックパルス発生器
関連する未来課題
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図面 (5)

課題

解決手段

周波数n・f1の第1クロックパルスを発生する第1クロック発生器1、周波数n・f2の第2クロックパルスを発生する第2クロック発生器2、入力データ符号により第1または第2クロックパルスを出力するスイッチ3、出力クロックパルスカウントアドレス符号を出力するカウンタ4、1周期以内の信号波形の各標本化点符号化値アドレス順に書き込まれ、カウンタ4のアドレス符号により各標本化点の符号化値が読み出されるリードオンリメモリ5、読み出した符号化値をアナログ信号に変換するデジタルアナログ変換器6、アナログ信号を平滑化してFSK信号を形成するローパスフィルタ7を備える。

概要

背景

一般に、FSK信号は、入力される2値データ信号の符号0及び符号1に対応してそれぞれ異なった第1の周波数F1及び第2周波数F2になるように設定し、2値データ信号の符号変化に対応して第1及び第2の周波数F1、F2間で周波数シフトするように設定した周波数変調信号である。このFSK信号は、第1の周波数F1から第2の周波数F2に周波数シフトされたり、第2の周波数F2から第1の周波数F1に周波数シフトされたりする際に、得られるFSK信号の位相が連続した状態になっていないと、その周波数シフト時にFSK信号の信号波形が一時的に不規則状態になり、それによりFSK信号の占有帯域幅が本来の占有帯域幅よりも拡がってしまう。このため、FSK信号を発生する際は、通常、電圧制御発振器VCO)を用い、その電圧制御発振器の発振信号を2値データ信号によって周波数変調し、FSK信号を得るようにしている。

また、FSK信号は、シフト幅とデータ速度との比(シフト幅/データ速度)で表される変調指数が小さい程、占有帯域幅を狭くすることができるもので、変調指数が0.5であるときに、FSK信号の占有帯域幅が最も狭くなっている。このような変調指数になるように選択して周波数変調した際のFSK方式を特にMSKミニマムシフトキーイング)方式と呼んでいる。

通常、FSK信号は、その周波数帯域音声周波数帯域よりもかなり高い周波数帯域のものが多く用いられているが、用途によっては、音声周波数帯域のような低周波数帯域におけるFSK信号も用いられることがある。

このような低周波数帯域のFSK信号を電圧制御発振器を用いて発生させる場合は、発振周波数が低くなっていることから、電圧制御発振器に使用される共振回路インダクタンス素子L及びキャパシタンス素子Cとしてそれぞれ高いリアクタンス値を持ったものになり、高いリアクタンス値を持ったインダクタンス素子L及びキャパシタンス素子Cを用いると、それらの素子L、Cの占有容積がかなり大きくなり、電圧制御発振器の実装時に不利になる。

このような電圧制御発振器の実装上の不利を避けるために、従来においては次のような2つの手段を用いている。その第1の手段は、電圧制御発振器として、得ようとする低周波帯域のFSK信号よりもかなり高い周波数帯域のFSK信号を発生する電圧制御発振器を用い、得られた高い周波数帯域のFSK信号を周波数変換によって得ようとする低周波帯域まで低下させ、所要のFSK信号を得るようにした手段であり、その第2の手段は、デジタル信号処理装置(DSP)を用いて数式によるデジタル演算処理を行ってデジタル信号を形成し、得られたデジタル信号をデジタルアナログ変換を行うことによって所要のFSK信号を得るようにした手段である。

ところで、音声周波数帯域である低周波数帯域のFSK信号の特性の具体例としては、データが1200bpsで、周波数シフトする第1の周波数F1が1200Hz、第2の周波数F2が1800HzであるMSK方式がある。このMSK方式においては、データの1ビットの期間中に第1の周波数F1が丁度1サイクル入り、第2の周波数F2が1.5サイクル分入るので、第1及び第2の周波数F1、F2を位相同期させておけば、第1の周波数F1から第2の周波数F2に、または、第2の周波数F2から第2の周波数F1に切替わる時、丁度、第1の周波数F1と第2の周波数F2とが同位相の点において切替わえることができるので、位相の不連続によって周波数スペクトルが拡がるのを防ぐことができる。

このようなMSK方式を実現する手段として、本件出願人は、データのボー(baud)数の1/2の速度に該当する600ppsのインパルス状鋭敏波形クロックパルスを形成し、このクロックパルスにより周波数1200Hzを中心通過周波数とする第1バンドパスフィルタと周波数1800Hzを中心通過周波数とする第2バンドパスフィルタを駆動することにより、このクロックパルスの発生時刻毎に、第1バンドパスフィルタ及び第2バンドパスフィルタから位相同期した第1の搬送波信号及び第2の搬送波信号をそれぞれ発生させ、さらに第1の搬送波信号及び第2の搬送波信号をそれぞれ位相反転させ、第1の搬送波信号及び第2の搬送波信号とともに、位相反転した第1の搬送波信号及び位相反転した第2の搬送波信号を形成し、これら4つの搬送波信号を4つの可制御スイッチからなる搬送波信号選択回路に加え、入力データの符号0、1、直前送信搬送波信号の終了時の状態1(+1)、0(−1)、送信タイミングが600ppsクロックパルスの前後の状態1、0の3つの状態の組み合わせによって搬送波信号選択回路における1つの可制御スイッチを選択し、それにより出力FSK信号の位相が連続するように4つの搬送波信号の各一部の波形を切り出し、切り出した一部の波形を順次合成することにより、位相が連続したFSK信号を形成させるFSK信号発生回路を、特願2005−022587号として先に特許出願している。

しかしながら、前記先に特許出願したFSK信号発生回路は、第1の搬送波信号F1と第2の搬送波信号F2との各周波数がデータの速度の1.0倍と1.5倍という簡単な倍数関係を有しているために構成することができるもので、第1の搬送波信号F1と第2の搬送波信号F2との各周波数がこのような簡単な倍数関係を有していない場合、例えば、第1の搬送波信号の周波数が1、300Hzで、第2の搬送波信号の周波数が1900Hzである場合には、同じMSK方式を用いているものであっても、データの速度1200bpsとの間に簡単な倍数関係が成り立たないので、この先に特許出願したFSK信号発生回路を利用することができず、前記のような従来の第1の手段または第2の手段を用いる他に有効な手段がないものである。
採用する特許文献なし

概要

大型インダクタンス素子やキャパシタンス素子やデジタル信号処理装置や周波数変換手段を用いずに、通常部品のみの簡単な回路構成で位相が連続した低周波帯域のFSK信号を発生するFSK信号発生回路をを提供する。周波数n・f1の第1クロックパルスを発生する第1クロック発生器1、周波数n・f2の第2クロックパルスを発生する第2クロック発生器2、入力データ符号により第1または第2クロックパルスを出力するスイッチ3、出力クロックパルスカウントアドレス符号を出力するカウンタ4、1周期以内の信号波形の各標本化点符号化値アドレス順に書き込まれ、カウンタ4のアドレス符号により各標本化点の符号化値が読み出されるリードオンリメモリ5、読み出した符号化値をアナログ信号に変換するデジタル/アナログ変換器6、アナログ信号を平滑化してFSK信号を形成するローパスフィルタ7を備える。

目的

本発明は、このような技術的背景に鑑みてなされたもので、その目的は、高いリアクタンス値を持つ大型のインダクタンス素子やキャパシタンス素子やデジタル信号処理装置や周波数変換手段を用いたりすることなく、MSK方式であるか否かに係わりなく、通常部品のみによる簡単な回路構成で位相が連続した低周波帯域のFSK信号を発生できるFSK信号発生回路を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域FSK信号を発生するFSK信号発生回路であって、前記第1周波数f1の整数n倍の周波数n・f1の第1クロックパルスを発生する第1クロック発生器と、前記第2周波数f2の前記整数n倍の周波数n・f2の第2クロックパルスを発生する第2クロック発生器と、前記入力データ符号によって切替られ、前記第1クロック発生器が発生した第1クロックパルスと前記第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点符号化値アドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタルアナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成するローパスフィルタとを備えていることを特徴とするFSK信号発生回路。

請求項2

入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域のFSK信号を発生するFSK信号発生回路であって、前記第1周波数f1の各整数n、m倍の周波数n・m・f1の第1クロックパルスを発生する第1クロック発生器と、前記第2周波数f2の前記各整数n、m倍の周波数n・m・f2の第2クロックパルスを発生する第2クロック発生器と、前記入力データ符号によって切替られ、前記第1クロック発生器が発生した第1クロックパルスと前記第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスのm分周クロックパルスを出力するデジタル分周器と、前記m分周クロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタル/アナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成するローパスフィルタとを備えていることを特徴とするFSK信号発生回路。

請求項3

入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域のFSK信号を発生するFSK信号発生回路であって、前記第1周波数f1の整数n倍の周波数n・f1の第1クロックパルスを発生する第1クロック発生器と、前記第2周波数f2の前記整数n倍の周波数n・f2の第2クロックパルスを発生する第2クロック発生器と、前記入力データ符号によって切替られ、第1クロック発生器が発生した第1クロックパルスと第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスの位相変動を平均化する第1ローパスフィルタと、前記第1ローパスフィルタの出力クロックパルス波形整形するシュミットトリガと、波形整形したクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタル/アナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成する第2ローパスフィルタとを備えていることを特徴とするFSK信号発生回路。

請求項4

前記リードオンリメモリは、前記正弦波波形または余弦波波形の1周期分が書き込まれていることを特徴とする請求項1乃至3のいずれかに記載のFSK信号発生回路。

請求項5

前記リードオンリメモリは、前記正弦波波形または余弦波波形の1/2周期分が書き込まれていることを特徴とする請求項1乃至3のいずれかに記載のFSK信号発生回路。

請求項6

前記リードオンリメモリは、前記正弦波波形または余弦波波形の1/4周期分が書き込まれていることを特徴とする請求項1乃至3のいずれかに記載のFSK信号発生回路。

技術分野

0001

本発明は、FSK信号発生回路係り、特に、音声周波数帯域のような低周波数帯域において周波数シフト時に位相が連続したFSK周波数シフトキーイング)信号を発生させるFSK信号発生回路に関する。

背景技術

0002

一般に、FSK信号は、入力される2値データ信号の符号0及び符号1に対応してそれぞれ異なった第1の周波数F1及び第2周波数F2になるように設定し、2値データ信号の符号変化に対応して第1及び第2の周波数F1、F2間で周波数シフトするように設定した周波数変調信号である。このFSK信号は、第1の周波数F1から第2の周波数F2に周波数シフトされたり、第2の周波数F2から第1の周波数F1に周波数シフトされたりする際に、得られるFSK信号の位相が連続した状態になっていないと、その周波数シフト時にFSK信号の信号波形が一時的に不規則状態になり、それによりFSK信号の占有帯域幅が本来の占有帯域幅よりも拡がってしまう。このため、FSK信号を発生する際は、通常、電圧制御発振器VCO)を用い、その電圧制御発振器の発振信号を2値データ信号によって周波数変調し、FSK信号を得るようにしている。

0003

また、FSK信号は、シフト幅とデータ速度との比(シフト幅/データ速度)で表される変調指数が小さい程、占有帯域幅を狭くすることができるもので、変調指数が0.5であるときに、FSK信号の占有帯域幅が最も狭くなっている。このような変調指数になるように選択して周波数変調した際のFSK方式を特にMSKミニマムシフトキーイング)方式と呼んでいる。

0004

通常、FSK信号は、その周波数帯域が音声周波数帯域よりもかなり高い周波数帯域のものが多く用いられているが、用途によっては、音声周波数帯域のような低周波数帯域におけるFSK信号も用いられることがある。

0005

このような低周波数帯域のFSK信号を電圧制御発振器を用いて発生させる場合は、発振周波数が低くなっていることから、電圧制御発振器に使用される共振回路インダクタンス素子L及びキャパシタンス素子Cとしてそれぞれ高いリアクタンス値を持ったものになり、高いリアクタンス値を持ったインダクタンス素子L及びキャパシタンス素子Cを用いると、それらの素子L、Cの占有容積がかなり大きくなり、電圧制御発振器の実装時に不利になる。

0006

このような電圧制御発振器の実装上の不利を避けるために、従来においては次のような2つの手段を用いている。その第1の手段は、電圧制御発振器として、得ようとする低周波帯域のFSK信号よりもかなり高い周波数帯域のFSK信号を発生する電圧制御発振器を用い、得られた高い周波数帯域のFSK信号を周波数変換によって得ようとする低周波帯域まで低下させ、所要のFSK信号を得るようにした手段であり、その第2の手段は、デジタル信号処理装置(DSP)を用いて数式によるデジタル演算処理を行ってデジタル信号を形成し、得られたデジタル信号をデジタルアナログ変換を行うことによって所要のFSK信号を得るようにした手段である。

0007

ところで、音声周波数帯域である低周波数帯域のFSK信号の特性の具体例としては、データが1200bpsで、周波数シフトする第1の周波数F1が1200Hz、第2の周波数F2が1800HzであるMSK方式がある。このMSK方式においては、データの1ビットの期間中に第1の周波数F1が丁度1サイクル入り、第2の周波数F2が1.5サイクル分入るので、第1及び第2の周波数F1、F2を位相同期させておけば、第1の周波数F1から第2の周波数F2に、または、第2の周波数F2から第2の周波数F1に切替わる時、丁度、第1の周波数F1と第2の周波数F2とが同位相の点において切替わえることができるので、位相の不連続によって周波数スペクトルが拡がるのを防ぐことができる。

0008

このようなMSK方式を実現する手段として、本件出願人は、データのボー(baud)数の1/2の速度に該当する600ppsのインパルス状鋭敏波形クロックパルスを形成し、このクロックパルスにより周波数1200Hzを中心通過周波数とする第1バンドパスフィルタと周波数1800Hzを中心通過周波数とする第2バンドパスフィルタを駆動することにより、このクロックパルスの発生時刻毎に、第1バンドパスフィルタ及び第2バンドパスフィルタから位相同期した第1の搬送波信号及び第2の搬送波信号をそれぞれ発生させ、さらに第1の搬送波信号及び第2の搬送波信号をそれぞれ位相反転させ、第1の搬送波信号及び第2の搬送波信号とともに、位相反転した第1の搬送波信号及び位相反転した第2の搬送波信号を形成し、これら4つの搬送波信号を4つの可制御スイッチからなる搬送波信号選択回路に加え、入力データの符号0、1、直前送信搬送波信号の終了時の状態1(+1)、0(−1)、送信タイミングが600ppsクロックパルスの前後の状態1、0の3つの状態の組み合わせによって搬送波信号選択回路における1つの可制御スイッチを選択し、それにより出力FSK信号の位相が連続するように4つの搬送波信号の各一部の波形を切り出し、切り出した一部の波形を順次合成することにより、位相が連続したFSK信号を形成させるFSK信号発生回路を、特願2005−022587号として先に特許出願している。

0009

しかしながら、前記先に特許出願したFSK信号発生回路は、第1の搬送波信号F1と第2の搬送波信号F2との各周波数がデータの速度の1.0倍と1.5倍という簡単な倍数関係を有しているために構成することができるもので、第1の搬送波信号F1と第2の搬送波信号F2との各周波数がこのような簡単な倍数関係を有していない場合、例えば、第1の搬送波信号の周波数が1、300Hzで、第2の搬送波信号の周波数が1900Hzである場合には、同じMSK方式を用いているものであっても、データの速度1200bpsとの間に簡単な倍数関係が成り立たないので、この先に特許出願したFSK信号発生回路を利用することができず、前記のような従来の第1の手段または第2の手段を用いる他に有効な手段がないものである。
採用する特許文献なし

発明が解決しようとする課題

0010

本発明は、このような技術的背景に鑑みてなされたもので、その目的は、高いリアクタンス値を持つ大型のインダクタンス素子やキャパシタンス素子やデジタル信号処理装置や周波数変換手段を用いたりすることなく、MSK方式であるか否かに係わりなく、通常部品のみによる簡単な回路構成で位相が連続した低周波帯域のFSK信号を発生できるFSK信号発生回路を提供することにある。

課題を解決するための手段

0011

前記目的を達成するために、本発明によるFSK信号発生回路は、入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域のFSK信号を発生するものであって、第1周波数f1の整数n倍の周波数n・f1の第1クロックパルスを発生する第1クロック発生器と、第2周波数f2の前記整数n倍の周波数n・f2の第2クロックパルスを発生する第2クロック発生器と、入力データ符号によって切替られ、第1クロック発生器が発生した第1クロックパルスと第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点符号化値アドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル/アナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成するローパスフィルタとを有する第1の構成を具備する。

0012

また、前記目的を達成するために、本発明によるFSK信号発生回路は、入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域のFSK信号を発生するものであって、第1周波数f1の各整数n、m倍の周波数n・m・f1の第1クロックパルスを発生する第1クロック発生器と、第2周波数f2の前記各整数n、m倍の周波数n・m・f2の第2クロックパルスを発生する第2クロック発生器と、入力データ符号によって切替られ、第1クロック発生器が発生した第1クロックパルスと第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスのm分周クロックパルスを出力するデジタル分周器と、m分周クロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル/アナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成するローパスフィルタとを有する第2の構成を具備する。

0013

さらに、前記目的を達成するために、本発明によるFSK信号発生回路は、入力データ符号に対応して第1周波数f1と第2周波数f2に周波数シフトした低周波帯域のFSK信号を発生するものであって、第1周波数f1の整数n倍の周波数n・f1の第1クロックパルスを発生する第1クロック発生器と、第2周波数f2の前記整数n倍の周波数n・f2の第2クロックパルスを発生する第2クロック発生器と、入力データ符号によって切替られ、第1クロック発生器が発生した第1クロックパルスと第2クロック発生器が発生した第2クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスの位相変動を平均化する第1ローパスフィルタと、第1ローパスフィルタの出力クロックパルス波形整形するシュミットトリガと、波形整形したクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル/アナログ変換してアナログ信号を出力するデジタル/アナログ変換器と、このアナログ信号を平滑化してFSK信号を形成する第2ローパスフィルタとを有する第3の構成を具備する。

0014

前記第1乃至第3の構成において、リードオンリメモリは、正弦波波形または余弦波波形の1周期分を書き込んだ構成にすることができる。

0015

また、前記第1乃至第3の構成において、リードオンリメモリは、正弦波波形または余弦波波形の1/2周期分を書き込んだ構成にすることができる。

0016

さらに、前記第1乃至第3の構成において、リードオンリメモリは、正弦波波形または余弦波波形の1/4周期分を書き込んだ構成にすることができる。

発明の効果

0017

以上のように、前記第1乃至第3の各構成によれば、入力データ符号に対応した周波数シフトを行って低周波帯域のFSK信号を発生させる際に、入力データ符号に対応して第1クロック発生器または第2クロック発生器が選択され、選択されたクロック発生器から出力されたクロックパルスがアドレス用カウンタに加えられ、そのアドレス用カウンタから出力されたアドレス符号によって、1周期以内の正弦波波形または余弦波波形をn倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれたリードオンリメモリにおける各標本化点の符号化値が読み出され、読み出された符号化値をアナログ信号に変換して連続した位相を持つ出力FSK信号を発生させることができるもので、全体的に通常の構成部品からなる簡単な回路構成のものを用いるだけで、MSK方式であるか否かに係わりなく安定なFSK信号を発生させることができ、しかも、全体的な周波数変換を行ったり、デジタル信号処理装置を用いたデジタル処理を行ったりすることがないので、局部搬送波発生回路やバンドパスフィルタ等の種々の付属回路やデジタル信号処理装置等の高価な装置を使用せずに安価で小型のFSK信号発生回路を得ることができるという効果がある。

発明を実施するための最良の形態

0018

以下、本発明の実施の形態について図面を参照して説明する。

0019

図1は、本発明によるFSK信号発生回路の第1の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。

0020

図1に示されるように、この第1の実施の形態に係るFSK信号発生回路は、第1クロックパルス発生器(CPG1)1と、第2クロックパルス発生器(CPG2)2と、切替スイッチ(SW)3と、アドレス用カウンタ(COUNT)4と、リードオンリメモリ(ROM)5と、デジタル/アナログ変換器(D/A)6と、ローパスフィルタ(LF)7と、データ入力端子(IN)8と、FSK信号出力端子(OUT)9とを有している。なお、以下の説明においては、例えばn進カウンタのように、n、mからなる記号が各所に出てくるが、これらの記号n、mは、それぞれ0、1を除いた任意の整数値で、適宜その値を選択設定することができるものである。

0021

この場合、切替スイッチ3は、第1入力端と第2入力端と出力端制御端とを備え、制御端がデータ入力端子8に接続され、第1入力端が第1クロックパルス発生器1の出力端に接続され、第2入力端が第2クロックパルス発生器2の出力端に接続され、出力端がアドレス用カウンタ4の入力端に接続される。アドレス用カウンタ4は、例えば2進カウンタデ、複数個の出力端を備えており、それら複数個の出力端がリードオンリメモリ5の対応する複数個の入力端に並列的に接続される。リードオンリメモリ5は、複数個の入力端とともに複数個個の出力端を備えており、複数個の出力端がデジタル/アナログ変換器6の対応する複数個の入力端にそれぞれ並列的に接続される。デジタル/アナログ変換器6は、出力端がローパスフィルタ7の入力端に接続される。ローパスフィルタ7は、出力端がFSK信号出力端子9に接続される。

0022

前記構成によるFSK信号発生回路の動作は、次のとおりである。

0023

第1クロックパルス発生器1は、第1周波数f1のn倍の周波数n・f1のインパルス状の第1クロックパルスを発生するものであり、第2クロックパルス発生器2は、第2周波数f2のn倍の周波数n・f2のインパルス状の第2クロックパルスを発生する。切替スイッチ3は、データ入力端子8に供給される入力データ符号0、1に対応して切替えられるもので、入力データ符号0のときに第1クロックパルスを選択出力するように切替えられ、入力データ符号1のときに第2クロックパルスを選択出力するように切替えられる。アドレス用カウンタ4は、切替スイッチ3によって選択された出力クロックパルスが入力され、そのクロックパルスをカウントしてその出力をリードオンリメモリ5の対応するアドレスアドレス入力として並列的に供給する。

0024

リードオンリメモリ5は、予め1周期分の正弦波波形または余弦波波形の標本化点を選択形成したとき、各標本化点の当該波形の振幅値デジタル符号値によってアドレス順に書き込まれているもので、所定速度のクロックパルスが供給されるアドレス用カウンタ4のカウント値によって各標本化点をアドレスすると、これらのデジタル符号化値が繰り返し読み出される。デジタル/アナログ変換器6は、リードオンリメモリ5から読み出されたデジタル符号化値をデジタル/アナログ変換し、連続した信号波形を持つアナログ信号が出力される。このアナログ信号の周波数は、リードオンリメモリ5のデジタル符号化値の読み出し速度に依存して変化するもので、FSK信号を得る際には、アナログ信号の周波数が第1周波数f1または第2周波数f2にシフトされるように、入力データ符号によってリードオンリメモリ5のデジタル符号化値の読み出し速度、すなわちリードオンリメモリ5をアドレスするクロックパルスを第1クロックパルスまたは第2クロックパルスに切替えるようにすればよい。

0025

リードオンリメモリ5の読み出し速度が切替えられた時点においては、出力されるFSK信号の角速度がステップ状に変化するので、そのFSK信号の周波数スペクトルは通常のものよりも当然拡がっていることになる。このため、リードオンリメモリ5から読み出されたデジタル符号化値は、デジタル/アナログ変換器6によってアナログ信号に変換した後で、ローパスフィルタ7を通して平滑化している。このようなローパスフィルタ7を使用すれば、標本値間の内挿処理を行うことができるとともに、拡大した周波数スペクトル成分抑圧され、波形が連続したFSK信号にすることができ、必然的にFSK信号の周波数スペクトルの拡がりをなくすことができる。

0026

この場合、リードオンリメモリ5に書き込まれる正弦波波形または余弦波波形は、その1周期分を書き込むように選択してもよいが、必ずしも当該波形の1周期分の書き込みを行う必要はなく、その1/2周期分を選択してもよく、また、その1/4周期分を選択してもよい。そして、リードオンリメモリ5に1/2周期分または1/4周期分の書き込みを行った場合は、リードオンリメモリ5からデジタル符号化値を読み出す際に、当該波形を書き込んであるアドレスの0番地から最大番地までの間を往復しながら読み出しを行い、現在当該波形の第何象限の読み出しであるかによって、出力した信号の極性反転するか否かを決める必要が生じる。このため、リードオンリメモリ5に当該波形を書き込む際には、当該波形の1周期分を書き込むか、その1/2周期分を書き込むかまたはその1/4周期分を書き込むかのいずれかを選択する必要があるが、以下に述べる理由によって、1周期分を書き込むのが最も有利である。

0027

すなわち、リードオンリメモリ5に当該波形を1周期分を書き込むことを選択した場合は、必要とする回路構成としては、アドレス用カウンタ4とリードオンリメモリ5だけを用いれば足りるが、その1/2周期分あるいは1/4周期分を書き込むことを選択した場合は、アドレス用カウンタ4とリードオンリメモリ5を用いる他に、象限決定回路極性制御回路の2つの付加回路が必要になる。したがって、リードオンリメモリ5に当該波形を1周期分を書き込むことを選択しても、必要とするアドレス用カウンタ4とリードオンリメモリ5の回路規模がさほど大きくならなければ、その1/2周期分あるいは1/4周期分を書き込むことを選択したときに必要となる象限決定回路と極性制御回路を用いる必要でないので、その分構成上有利になる。

0028

ところで、このFSK信号発生回路に用いられるアドレス用カウンタ4とリードオンリメモリ5とは、その回路規模をどの程度にすればよいかを決める必要がある。すなわち、リードオンリメモリ5から読み出したデジタル符号化値をアナログ信号に変換した場合、リードオンリメモリ5の標本化点の数を少なくし、標本化周波数を低いものとしたときには、データ符号0から1への変換点あるいは同符号1から0への変換点を時間的に正確に表現することが出来ないので、変換点ジッタが発生するようになる。

0029

このため、リードオンリメモリ5の標本化点の数を比較的多く選択して標本化周波数を高くする必要がある。このとき、変換点ジッタとして、例えば、ビット長の6%程度を許容できるとすれば、1周期内に16の標本化点を有するもの、すなわち360度/16=22.5度毎のデジタル符号化値を使用して表現する必要がある。このことは、リードオンリメモリ5が16のアドレスを持てばよいことになり、アドレス用カウンタ4は、4ビットカウンタを用いればよいことを意味する。これに対して、実際に市販されているリードオンリメモリ(ROM)は、16のアドレスに比べて遙かに大きな数のアドレスを持っているのが普通であり、それよりも容量の小さいリードオンリメモリ(ROM)は極めて安価であって、容易に入手可能であるだけでなく、4ビットカウンタを得る場合にも、1個の論理ICを用いれば足りることになる。これらの点を案すれば、リードオンリメモリ5に当該波形の1周期分を書き込むようにした方が、他に象限決定回路や極性制御回路等の余分な回路を使用しない分だけ有利である。

0030

いま、リードオンリメモリ5に余弦波波形の1周期分の標本化点のそれぞれに対応するデジタル符号化値が書き込まれており、余弦波波形の1周期内に16個のアドレスが選択設定されているものとすると、アドレスの0番地から15番地にわたり、cos0°、cos22.5°、cos45°、cos67.5°・・・・というように22.5°置きに16個のアドレスに余弦波波形の振幅値がデジタル符号化値で書き込まれているもので、これらのデジタル符号化値はアドレス用アドレス用カウンタ4を通して供給されるクロックパルスによって順次読み出される。

0031

ここで、このFSK信号発生回路の具体的動作を、下記の具体的数値を用いて説明する。この説明においては、入力データの速度が1200bpsであり、第1周波数F1が1300Hzで、第2周波数F2が1900Hzであり、整数nが16であるものとする。

0032

データ信号入力端子8から加えられた入力データは、切替スイッチ3に供給される。このとき、入力データの符号が0であると、切替スイッチ3が第1クロックパルス発生器1側に切替えられ、それにより第1クロックパルス発生器1が発生する20.8(=1.3kHz×16)kppsの第1クロックパルスが選択出力され、入力データ信号が符号が1であるとき、切替スイッチ3が第2クロックパルス発生器2側に切替えられ、第2クロックパルス発生器2が発生する30.4(=1.9kHz×16)kppsの第2クロックパルスが選択出力され、選択出力されたクロックパルスはアドレス用カウンタ4に供給される。この場合、アドレス用カウンタ4は、2進4ビットカウンタで構成され、その4ビット出力最大値「1111」になった後、次に「0000」になるので、自動的にリングカウンタとして動作し、この4ビット出力によってリードオンリメモリ5の読み出しアドレスが決められる。このとき、リードオンリメモリ5は、それぞれのアドレスに書き込まれている余弦波波形のデジタル符号化値が読み出され、読み出されたデジタル符号化値はデジタル/アナログ変換器6に加えられてデジタル/アナログ変換され、アナログ信号として出力される。

0033

この時点でアナログ信号は、第1クロックパルスである周波数20.8kHzまたは第2クロックパルスである周波数30.4kHzに周波数シフトされているものであるため、そのアナログ信号の中から周波数1.3kHzまたは周波数1.9kHzのFSK信号成分を抽出する必要がある。このため、デジタル/アナログ変換器6の後段にローパスフィルタ7が接続され、このローパスフィルタ7によって当該アナログ信号中の第1周波数1.3kHzまたは第2周波数1.9kHzのFSK周波数成分をそれぞれ抽出している。また、このローパスフィルタ7は、前述のように、変換点ジッタを抑圧する機能を有しており、それによってFSK信号出力端子9から所定のFSK信号を得ることができる。

0034

ところで、第1の実施の形態によるFSK信号発生回路は、入力データ速度、第1クロックパルス発生器1から出力される第1クロックパルス周波数、第2クロックパルス発生器2から出力される第2クロックパルス周波数の3者について、それらの間に時間的に何らの制約がないので、切替スイッチ3が切替られ、第1クロックパルスから第2クロックパルスに、または、第2クロックパルスから第1クロックパルスに切替られたとき、切替スイッチ3から鋭い波形を持ったパルスが発生することがある。この鋭い波形を持ったパルスは、アドレス用カウンタ4、リードオンリメモリ5、デジタル/アナログ変換器6を通してFSK信号が形成されたとき、ローパスフィルタ7を接続しているにも係わらず、入力データ符号が変換したときにFSK信号に変換点ジッタを生じ、FSK信号の周波数スペクトルが必要以上に拡がるようになるが、このようなFSK信号の周波数スペクトルの拡がりは、以下に述べる第2乃至第4の実施の形態によるFSK信号発生回路によって抑圧することができる。

0035

次に、図2は、本発明によるFSK信号発生回路の第2の実施の形態に係わるもので、その要部の回路構成を示すブロック図であって、入力データ符号の変換時に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧する一つの手段を含むものである。

0036

図2に図示された第2の実施の形態によるFSK信号発生回路(以下、これを第2例の回路という)は、図1に図示された第1の実施の形態によるFSK信号発生回路(以下、これを第1例の回路という)と比べたとき、第2例の回路は、第1クロックパルス発生器1が周波数F1・nよりも高い周波数F1・n・mの第1クロックパルスを発生し、第2クロックパルス発生器2が周波数F2・nよりも高い周波数F2・n・mの第2クロックパルスを発生しているのに対して、第1例の回路は、第1クロックパルス発生器1が周波数F1・nの第1クロックパルスを発生し、第2クロックパルス発生器2が周波数F2・nの第2クロックパルスを発生している点、及び、第2例の回路は、切替スイッチ3の出力端とカウンタ4の入力端との間にクロックパルスをm分周するデジタル分周器(FD)10が接続されているのに対し、第1例の回路は、切替スイッチ3の出力端とカウンタ4の入力端とが直接接続されている点においてその構成が異なっているが、それ以外の構成についてはおいては、第2例の回路と第1例の回路との間に違いはない。

0037

この第2の実施の形態によるFSK信号発生回路においては、第1クロックパルス発生器1から発生する第1クロックパルスの周波数F1・n・m及び第2クロックパルス発生器2から発生する第2クロックパルスの周波数F2・n・mというように、第1の実施の形態によるFSK信号発生回路における第1クロックパルス発生器1から発生する第1クロックパルスの周波数F1・n及び第2クロックパルス発生器2から発生する第2クロックパルスの周波数F2・nよりもそれぞれm倍だけ高くなっており、これらの高い周波数F1・n・mの第1クロックパルスまたは周波数F2・n・mの第2クロックパルスが入力データ符号により切替動作する切替スイッチ3によって選択出力される。ところが、切替スイッチ3によって選択出力された第1クロックパルス及び第2クロックパルスは、デジタル分周器10でm分周され、m分周後の第1クロックパルスは周波数F1・nに、第2クロックパルスは周波数F2・nに周波数変換されるので、その後の動作は、第2の実施の形態によるFSK信号発生回路の動作と全く同じである。このため、第2の実施の形態によるFSK信号発生回路の動作については、これ以上の説明は、省略する。

0038

この場合、第2の実施の形態によるFSK信号発生回路には、具体的動作として、下記の具体的数値を用いることが可能である。入力データの速度が1200bpsであり、第1周波数F1が1300Hzで、第2周波数F2が1900Hzであり、整数nが16である点は第1の実施の形態によるFSK信号発生回路と同じであるが、その他に、整数mとして4を用いている。すなわち、第1クロックパルス発生器1が発生する第1クロックパルスは83.2kpps(=20.8kpps×4)であり、第2クロックパルス発生器2が発生する第2クロックパルスは121.6kpps(=30.4kpps×4)に選択され、切替スイッチ3によって選択出力されたクロックパルスを4分周デジタル分周器10によってそのクロックパルスの周波数を1/4にしている。この場合、デジタル分周器10によるデジタル分周は、クロックパルスを間引きくことにより1/4分周しているので、この1/4分周過程において鋭い波形のパルス成分がなくなり、パル数の低減の影響は、時間的にその前後に分散されるので、分周比を大きくする程、残留するクロックパルスの周波数スペクトルの変化が緩やかになる。

0039

このように、、第2の実施の形態によるFSK信号発生回路においては、周波数スペクトルの変化が緩やかなクロックパルスを用いてリードオンリメモリ5からデジタル符号化値が読み出されるから、読み出されたデジタル符号化値をデジタル/アナログ変換して得られたFSK信号の周波数シフトも緩やかになり、周波数スペクトルの不要な拡がりを抑圧することができる。

0040

次いで、図3は、本発明によるFSK信号発生回路の第3の実施の形態に係わるもので、その要部の回路構成を示すブロック図であって、入力データ符号の変換地に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧する他の手段を含んでいるものである。

0041

図3に図示された第3の実施の形態によるFSK信号発生回路(以下、これを第3例の回路という)は、図2に図示された第2の実施の形態によるFSK信号発生回路(以下、これを再び第2例の回路という)と比べたとき、第3例の回路は、デジタル分周器とカウンタが一体となったデジタル分周器一体型アドレス用カウンタ11を用いているのに対して、第2例の回路は、別体構成のデジタル分周器10とアドレス用カウンタ4とを用いている点においてその構成が異なっているが、それ以外の構成についてはおいては、第3例の回路と第2例の回路との間に違いはない。

0042

この第3の実施の形態によるFSK信号発生回路に用いられるデジタル分周器一体型アドレス用カウンタ11は、第2の実施の形態によるFSK信号発生回路によるデジタル分周器10及びアドレス用カウンタ4と内部構造が全く同じものであって、その使用状態を異にしているだけであり、回路規模の点から見て有利なものである。

0043

すなわち、図3に示されるように、このデジタル分周器一体型アドレス用カウンタ11は、アドレス用カウンタ部分とデジタル分周器部分とが一体的に構成されているもので、アドレス用カウンタ部分とデジタル分周器部分の双方が1/2デジタル分周器を縦続接続することによって構成されている。そして、アドレス用カウンタ部分は、使用時に、縦続接続された全桁(この場合4ビット)の出力が取り出されるものであるのに対し、デジタル分周器部分は特定桁の出力だけが取り出されるものであって、アドレス用カウンタ部分とデジタル分周器部分は、出力が取り出される際の使用状態が異なっているだけである。そして、このデジタル分周器一体型アドレス用カウンタ11は、図3に図示された点線より下の領域が1/2デジタル分周器を2段構成にした1/4デジタル分周器部分であり、点線より上の領域が1/2デジタル分周器を4段構成にしたアドレス用16進カウンタ部分である。

0044

この第3の実施の形態によるFSK信号発生回路の動作は、基本的に第2の実施の形態によるFSK信号発生回路の動作と同じであるので、第3の実施の形態によるFSK信号発生回路の動作についてのこれ以上の説明は、省略する。

0045

続いて、図4は、本発明によるFSK信号発生回路の第4の実施の形態を示すブロック構成図であって、入力データ符号の変換時に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧するさらに他の手段を含むものである。

0046

この第4の実施の形態によるFSK信号発生回路(以下、これを第4例の回路という)は、第1の実施の形態によるFSK信号発生回路(以下、これを再び第1例の回路という)とを比べれば、第4例の回路は、切替スイッチ3の出力端とアドレス用カウンタ4の入力端との間にバンドパスフィルタ(BF)13とシュミットトリガ(SMT)14との従属接続回路を接続するようにしているのに対して、第1例の回路は、切替スイッチ3の出力端とアドレス用カウンタ4の入力端とを直接接続するようにしている点においてその構成が異なっているが、それ以外の構成については第4例の回路と第1例の回路との間に違いはない。

0047

この第4の実施の形態によるFSK信号発生回路において、切替スイッチ3の出力端に接続されたバンドパスフィルタ13は、切替スイッチ3の切替え時に、切替スイッチ3から出力されるクロックパルス中の必要な周波数スペクトル成分だけを選択抽出し、それ以外の余分の周波数スペクトル成分を抑圧する。このバンドパスフィルタ13を接続することによって、バンドパスフィルタ13の通過帯域幅に見合った周波数スペクトルを持つパルスが抽出され、通過帯域幅以外の周波数スペクトルを持つ鋭いクロックパルスの振幅を抑圧することができるが、鋭いクロックパルスの周波数スペクトルが一部通過帯域幅内に入るときは、鋭いクロックパルスの振幅の全部を抑圧できない場合がある。

0048

そこで、第4の実施の形態によるFSK信号発生回路においては、バンドパスフィルタ13の出力側にシュミットトリガ14を接続し、このシュミットトリガ14のヒステリシス幅をある程度広いものにしておけば、振幅が比較的小さい鋭いクロックパルスの周波数スペクトルを阻止することができる。

0049

このような構成にすれば、バンドパスフィルタ13の帯域幅に応じた周波数変化速度を持ったクロックパルスを選択抽出することができ、この選択抽出したクロックパルスを用いてリードオンリメモリ5のデジタル符号化値を読み出すようにすれば、クロックパルスの周波数シフト時のリードオンリメモリ5の読み出し速度を緩やかにすることができる。

0050

また、第4の実施の形態によるFSK信号発生回路の動作は、前述の説明部分以外の動作は、第1の実施の形態によるFSK信号発生回路の動作と同じであるので、第4の実施の形態によるFSK信号発生回路の動作についてのこれ以上の説明は、省略する。

0051

さらに、本発明によるFSK信号発生回路においては、第2の実施の形態に係わる手段または第3の実施の形態に係わる手段と第4の実施の形態に係わる手段とを併用したものを使用することも可能である。具体的には、第2の実施の形態に係わるデジタル分周器10から出力される分周クロックパルスを第4の実施の形態に係わるバンドパスフィルタ13に供給するようにしてもよく、第4の実施の形態に係わるシュミットトリガ14から出力されたクロックパルスを第3の実施の形態におけるデジタル分周器10に供給することが可能である。そして、このような構成を採用すれば、所定の周波数帯域外の周波数スペクトルをより一層抑圧することが可能になる。

0052

以上のように、第1乃至第4の実施の形態においては、具体的数値例として、入力データの速度が1200bpsで、FSK信号の一方のシフト周波数F1が1300Hz、他方のシフト周波数F2が1900Hzであり、また、1周期の余弦波波形をリードオンリメモリ5に書き込む際に、その1周期の波形に対して16個の標本値を設定した場合を例に挙げて説明したが、本発明によるFSK信号発生回路は、これらの数値例を用いたものは単なる一例を示すに過ぎないもので、前述の数値例を用いたものに限られず、それ以外の数値例を用いたものであっても、同様に適用可能であることは勿論である。

図面の簡単な説明

0053

本発明によるFSK信号発生回路の第1の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
本発明によるFSK信号発生回路の第2の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
本発明によるFSK信号発生回路の第3の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
本発明によるFSK信号発生回路の第4の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。

符号の説明

0054

1 第1クロックパルス発生器(CPG1)
2 第2クロックパルス発生器(CPG2)
3切替スイッチ(SW)
4アドレス用カウンタ(COUNT)
5リードオンリメモリ(ROM)
6デジタル/アナログ変換器(D/A)
7ローパスフィルタ(LF)
8データ入力端子(IN)
9FSK信号出力端子(OUT)
10デジタル分周器(FD)
11 デジタル分周器一体型アドレス用カウンタ(COUNT)
12バンドパスフィルタ(BF)
13シュミットトリガ(SMT)

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