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技術 半導体装置とそのテスト装置及びテスト方法。

出願人 ルネサスエレクトロニクス株式会社
発明者 桐原誠
出願日 2005年1月20日 (14年5ヶ月経過) 出願番号 2005-012270
公開日 2006年8月3日 (12年11ヶ月経過) 公開番号 2006-201005
状態 特許登録済
技術分野 電子回路の試験 半導体集積回路
主要キーワード 内蔵要素 判定端子 ショート検出信号 非動作モード DAT端子 内蔵スイッチ 内蔵素子 Dフリップフロップ
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図面 (10)

課題

マイコン等の入出力端子を多数有する半導体装置出荷検査を行う際には、多くの時間と高価な設備が必要であった。

解決手段

本発明の半導体装置は、半導体装置の入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態切り替えバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有している。これにより、半導体装置は内部にテスト用の内部ROM及びその命令コードを必要としない。つまり、半導体装置の設計の簡素化とテスト時間の短縮及び簡素化が可能である。

概要

背景

近年、半導体装置(IC:IntegratedCircuit)、特にマイコン等の機能は複雑化しており、その出荷検査工程も複雑になってきている。出荷検査工程の複雑化は、検査時間の増大を招き、これがコストアップの原因となっている。そこで、その出荷検査工程を簡単にし、検査の時間を短縮する要求が高まってきている。その出荷検査工程での1つに隣接端子間ショート検出テストがある。ICの内部構造は複雑になってきており、様々な条件によりIC内部の配線ショートする可能性がある。例えば、ICの製造工程で配線間に塵が付着したり、ICの出荷後に経年変化によってIC内部の配線がショートをしたりする。この配線ショート入出力バッファ部で起きた場合、ICの外部からの信号による検査で発見するのは困難である。そのため、入出力バッファ部を出力モードにし、IC内部で信号を生成し、端子から信号を出力して検査する必要がある。また、このような配線のショートは隣接する入出力バッファ間で起こる確率が極めて高い。この配線間のショートを十分に保障するためには、ICの通常使用状態とは異なる条件でテストを行わなければならない。

そこで、隣接端子間ショート検出テストを簡単化する技術が特許文献1に示されている。しかしながら、特許文献1に示す方法によっても、マイコン等の複雑な機能を持つICでは入出力バッファのモード切り替えに多くのテスト時間を必要とするため、出荷検査工程の簡単化は困難であった。

従来、マイコンなどで入力モードと出力モードが切り替え可能な端子に対して隣接端子間ショート検出テストを行う際には、専用のテストパターンが必要である。特に測定するICの端子がテスターから命令を挿入する端子の場合は内部ROM(Read Only Memory)に予め用意された専用の命令コードを実行しなければならない。この命令コードを実行するためにはICが安定動作するまでの安定時間が必要になる。また、IC内部にテスト用内部ROMエリアとその制御回路、さらに専用テストパターンを準備しなければならない。このため、テスト時間の増加とコストアップの原因となっていた。
特開2003−75511号

概要

マイコン等の入出力端子を多数有する半導体装置の出荷検査を行う際には、多くの時間と高価な設備が必要であった。 本発明の半導体装置は、半導体装置の入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態を切り替えるバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有している。これにより、半導体装置は内部にテスト用の内部ROM及びその命令コードを必要としない。つまり、半導体装置の設計の簡素化とテスト時間の短縮及び簡素化が可能である。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体装置入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態切り替えバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有する半導体装置。

請求項2

前記テスト制御回路は、前記テストモード時に前記バッファモード切り替え信号と前記ショート検出信号とを出力すると共に半導体装置の内部回路の動作を停止させる内部モード切り替え信号を生成することを特徴とする請求項1記載の半導体装置。

請求項3

前記バッファ回路はテストモード時に出力モードとされ、前記ショート検出信号を出力することを特徴とする請求項1及び2に記載の半導体装置。

請求項4

前記ショート検出信号生成回路は前記テスト信号から第1のショート検出信号と第2のショート検出信号とを生成し、前記第2のショート検出信号は前記第1のショート検出信号を反転した信号であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。

請求項5

隣接する端子間のショート検出テストを行う際に、テストを行う端子に接続される前記バッファ回路は前記第1のショート検出信号または前記第2のショート検出信号を出力する状態とされることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。

請求項6

前記半導体装置は複数の端子に対応する複数のバッファ回路を有しており、前記バッファ回路の所定のバッファ回路には前記第1のショート検出信号が与えられ、前記所定のバッファ回路と隣接する他のバッファ回路には前記第2のショート検出信号が与えられることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。

請求項7

前記半導体装置はマイコンであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。

請求項8

バッファモード切り替え信号に基づいて少なくとも第1の入出力バッファおよび該第1の入出力バッファに隣接する第2の入出力バッファを出力バッファモードに設定し、当該半導体装置のテスト端子から入力されるテスト信号に基づいて第1のショート検出信号と第2のショート検出信号とを生成し、前記第1の入出力バッファに前記第1のショート検出信号を入力し、前記第2の入出力バッファに前記第2のショート検出信号を入力し、前記第1の入出力バッファに対応する第1の入出力端子あるいは前記第2の入出力バッファに対応する第2の入出力端子のレベルに基づいて隣接端子間のショート検出を行う半導体装置のテスト方法

請求項9

前記第1の入出力バッファおよび第2の入出力バッファは、前記テスト信号に基づいて出力モードとされることを特徴とする請求項9記載の半導体装置のテスト方法。

請求項10

前記第2のショート検出信号は、前記第1のショート検出信号を反転させた信号であることを特徴とする請求項8記載の半導体装置のテスト方法。

技術分野

0001

半導体装置とそのテスト装置及びテスト方法に関するものであり、例えば入出力端子を多数有する半導体装置を効率よくテストするための半導体装置とそのテスト装置及びテスト方法に関する。

背景技術

0002

近年、半導体装置(IC:IntegratedCircuit)、特にマイコン等の機能は複雑化しており、その出荷検査工程も複雑になってきている。出荷検査工程の複雑化は、検査時間の増大を招き、これがコストアップの原因となっている。そこで、その出荷検査工程を簡単にし、検査の時間を短縮する要求が高まってきている。その出荷検査工程での1つに隣接端子間ショート検出テストがある。ICの内部構造は複雑になってきており、様々な条件によりIC内部の配線ショートする可能性がある。例えば、ICの製造工程で配線間に塵が付着したり、ICの出荷後に経年変化によってIC内部の配線がショートをしたりする。この配線ショート入出力バッファ部で起きた場合、ICの外部からの信号による検査で発見するのは困難である。そのため、入出力バッファ部を出力モードにし、IC内部で信号を生成し、端子から信号を出力して検査する必要がある。また、このような配線のショートは隣接する入出力バッファ間で起こる確率が極めて高い。この配線間のショートを十分に保障するためには、ICの通常使用状態とは異なる条件でテストを行わなければならない。

0003

そこで、隣接端子間ショート検出テストを簡単化する技術が特許文献1に示されている。しかしながら、特許文献1に示す方法によっても、マイコン等の複雑な機能を持つICでは入出力バッファのモード切り替えに多くのテスト時間を必要とするため、出荷検査工程の簡単化は困難であった。

0004

従来、マイコンなどで入力モードと出力モードが切り替え可能な端子に対して隣接端子間ショート検出テストを行う際には、専用のテストパターンが必要である。特に測定するICの端子がテスターから命令を挿入する端子の場合は内部ROM(Read Only Memory)に予め用意された専用の命令コードを実行しなければならない。この命令コードを実行するためにはICが安定動作するまでの安定時間が必要になる。また、IC内部にテスト用内部ROMエリアとその制御回路、さらに専用テストパターンを準備しなければならない。このため、テスト時間の増加とコストアップの原因となっていた。
特開2003−75511号

発明が解決しようとする課題

0005

従来、マイコン等の入出力端子を多数有する半導体装置の出荷検査を行う際には、多くの時間と高価な設備が必要であった。

課題を解決するための手段

0006

本発明の半導体装置は、半導体装置の入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態を切り替えるバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有している。これにより、半導体装置は内部にテスト用の内部ROM及びその命令コードを必要としない。つまり、半導体装置の設計の簡素化とテスト時間の短縮及び簡素化が可能である。

発明の効果

0007

本発明によれば、半導体装置の設計の容易化とテスト時間の短縮が可能である。

発明を実施するための最良の形態

0008

実施の形態1

0009

本発明の実施の形態1のIC101とテスト装置102を図1に示す。まず、実施の形態1のIC101とテスト装置102は被テスト物であるIC101とテスト装置102上にテスト冶具103とLSIテスターを有している。IC101は入出力端子NからN+4、入出力バッファ回路141から145、テスト端子、テスト制御回路151を有している。

0010

IC101の端子はそれぞれ対応するバッファ回路と接続されている。バッファ回路はIC内部と接続されている。また、バッファ回路にはテスト制御回路151からバッファモード切り替え信号が配線111により入力される。さらにN番目、(N+2)番目、(N+4)番目のバッファ回路にはショート検出信号Aが配線112によりテスト制御回路151から入力され、(N+1)番目、(N+3)番目のバッファ回路にはショート検出信号Bが配線113によりテスト制御回路151から入力されている。

0011

バッファ回路の回路図を図2に示す。バッファ回路は入力バッファ201、出力バッファ202、セレクタ203を有している。セレクタ203はバッファモード切り替え信号に基づいて、IC内部からの信号あるいはショート検出信号のいずれかを選択し出力する回路である。このセレクタ203の出力信号は出力バッファ202を介してIC101の端子から出力される。

0012

テスト制御回路151はテスト端子と接続されており、そのテスト端子からのテスト信号と内部回路からのリセット信号及びリセットbar信号に対応してバッファモード切り替え信号、内部モード切り替え信号、ショート検出信号A、ショート検出信号Bを出力する。リセット信号はICの外部から入力される一般的な信号であり、IC内部の様々なブロックで使用される信号である。リセットbar信号はリセット信号の反転信号である。

0013

テスト制御回路151の内部回路図を図3に示す。テスト制御回路151はショート検出信号生成回路301と、内部モード切り替え回路302と、バッファモード切り替え回路303とを有している。

0014

ショート検出信号生成回路301は入力バッファ311とインバータ312を有している。入力バッファ311はテスト端子と接続されており、テスト端子から入力されるテスト信号をショート検出信号Aとして出力する。インバータ312は入力バッファ311と接続されており、ショート検出信号Aの反転したショート検出信号Bを出力する。

0015

内部モード切り替え回路302はANDゲート313と立ち上がりエッジトリガ型のリセット付きDフリップフロップ(F/F)314を有している。ANDゲート313は第1の入力と第2の入力と出力を有している。第1の入力は入力バッファ311と接続されており、第2の入力はF/F314のQ'が接続されている。また、F/F314はDAT端子とCLK端子とRST端子と出力端子Qと出力端子Qの反転出力端子Q'を有している。DAT端子はANDゲート313の出力と接続されており、CLK端子にはリセットbar信号が入力されており、RST端子にはリセット信号が入力されている。出力端子Qから出力される信号は内部モード切り替え信号となる。

0016

バッファモード切り替え回路303は立ち下がりエッジトリガ型のリセット付きフリップフロップ(F/F)315を有している。F/F315はDAT端子とCLK端子とRST端子と出力端子Qと出力端子Qの反転出力端子Q'を有している。DAT端子はF/F214の出力が接続されており、CLK端子は入力バッファ311と接続されており、RST端子にはリセット信号が入力されている。出力端子Qから出力される信号はバッファモード切り替え信号となる。

0017

実施の形態1のテスト冶具103はICの端子とテスト冶具103を接続する複数本プローブ、LSIテスターとテスト冶具103を接続するテスターピン131から136を有している。

0018

テスト冶具103の接続について説明する。テスト冶具はICの端子とテスト冶具とを接続するためのプローブを有している。プローブの数はICの端子の数と同じである。プローブはテスターピンと夫々接続されており、ICの端子へ信号を入力又は出力できる状態になっている。

0019

実施の形態1のIC101の動作のタイミングチャート図4に示す。以下、図4のタイミングチャートを参照しながら実施の形態1のICとテスト装置の動作について説明する。

0020

まず、テスト制御回路151の構成要素の動作について以下に説明する。入力バッファ311は、例えばヒステリシス付き入力バッファである。ANDゲート313は第1の入力と第2の入力を有し、その入力に対応した出力をする。つまり、第2の入力端子への入力がLowレベル(例えば、接地電位)であるとき、第1の入力端子への入力レベルに関わらず、Lowベルを出力する。また、第2の入力端子への入力がHighレベル(例えば、電源電位)であるとき、第1の入力端子への入力レベルと同じ出力をする。立ち上がりエッジトリガ型のリセット付きDフリップフロップは、CLK端子への入力信号立ち上がる時に、DAT端子の状態を出力Qに出力し、出力Qの反転レベルを出力Q'に出力する。また、RST端子にリセット信号が入力される。そのリセット信号の立ち上がりの時に出力QをLowレベルとして、出力Q'をHighレベルとするリセット動作を行う。立ち下がりエッジトリガ型のリセット付きDフリップフロップはCLK端子への入力信号が立ち下がる時に、DAT端子の状態を出力Qに出力し、出力Qの反転レベルを出力Q'に出力する。また、リセット動作はRST端子へのリセット信号の立ち上がりで行われる。

0021

次に、タイミングt0の時のIC101の動作の動作について説明する。タイミングt0ではテスト端子はHighレベルである。よって、入力バッファ311の出力はHighレベルである。タイミングt0ではF/F314の反転出力Q'はHighレベルである。よって、ANDゲート313の第1の入力端子には入力バッファ311よりHighレベルが入力され、第2の入力端子にはF/F314の反転出力Q'よりHighレベルが入力される。この結果、ANDゲート313の出力はHighレベルになる。F/F314のDAT端子にANDゲート313からHighレベルが入力されている。よって、タイミングt0にてF/F314のCLK端子への入力であるリセットbar信号が立ち上がると、F/F314の出力QはLowレベルからHighレベルに立ち上がる。これにより、内部モード切り替え信号はアクティブ状態になるため、ICの内部回路はテストモードとなる。テストモードとはIC内部を検査するモードのことであり、マイコン等のICで一般的に用いられるモードである。本実施の形態での内部モード切り替え信号はテスト制御回路を追加しない場合と同じ信号の動作となるように制御しており、テスト端子の操作が本来マイコンがもつテスト状態に影響を与えないように制御してある。

0022

タイミングt0でF/F315のCLK端子には入力バッファ311を介しHighレベルが入力されている。しかし、テスト端子の信号はタイミングt0の前後で変化しないため、F/F314の出力は変化しない。よって、バッファモード切り替え信号はLowレベルを保持し、バッファ回路は通常動作モードを保持する。実施の形態1では通常動作モードでバッファ回路は入力モードとして動作する。よって、ICの端子はハイインピーダンス(HiZ)モードとなる。また、テスト端子がHighレベルのためショート検出信号AはHighレベルを保持し、ショート検出信号BはLowレベルを保持する。

0023

次に、タイミングt1時のIC101の動作の動作について説明する。タイミングt1でテスト端子はHighレベルからLowレベルに立ち下がる。これによりテスト制御回路151の入力バッファ311の出力はHighレベルからLowレベルに立ち下がる。ANDゲート313の第1の入力端子には入力バッファ311よりLowレベルが入力される。また、タイミングt0の後F/F314の出力QがHighレベルになっていることから、ANDゲート313の第2の入力はLowレベルである。これより、ANDゲート313の出力はLowレベルになる。

0024

この時、F/F314のCLK端子への入力信号であるリセットbar信号の状態は変化しない。よって、F/F314の出力QはDAT入力端子の状態に関わらず、タイミングt0と同じHighレベルである。つまり、内部モード切り替え信号がアクティブ状態であるため、ICの内部動作はテストモードとなっている。

0025

タイミングt1の時、F/F315のDAT端子への入力はF/F314の出力QであるためHighレベルである。また、F/F315のCLK端子への入力はテスト端子の変化に対応した入力バッファ211から出力される立ち下がり信号である。このことより、タイミングt1でF/F315の出力はLowレベルからHighレベルに立ち上がる。つまり、タイミングt1でバッファモード切り替え信号が立ち上がる。これによって、バッファ回路は隣接端子ショート検出テストモードとなる。つまり、バッファ回路は入力モードから出力モードに切り替わり、ショート検出信号A又はBの変化に対応した出力を行う。また、テスト信号の変化に対応してショート検出信号AはHighレベルからLowレベルに立ち下がる。さらに、ショート検出信号BはLowレベルからHighレベルに立ち上がる。

0026

タイミングt2からt5の直前までの区間のIC101の動作を説明する。タイミングt2からタイミングt5直前までの区間ではテスト端子の信号はLowレベルからHighレベルへの立ち上がりと、HighレベルからLowレベルへの立ち下がりを繰り返す。この時、F/F314のCLK端子への入力であるリセットbar信号はHighレベルを保持している。よって、F/F314の出力QはHighレベルを保持し、出力Q'はLowレベルを保持する。よって、ANDゲート313の第2の入力はLowレベルを保持する。このことより、ANDゲート313の第1の入力である入力バッファからの信号が変化しても、ANDゲート313の出力はLowレベルを保持する。以上の動作から、タイミングt2からt5の直前までの区間では、内部モード切り替え信号はHighレベルを保持している。つまり、ICの内部動作はテストモードを保持する。

0027

タイミングt2からt5の直前までの区間で、F/F314の出力QがHighレベルを保持しているため、F/F315のDAT端子への入力はHighレベルが保持される。よって、F/F315のCLK端子への入力にテスト信号に応じた立ち下り信号が入力されても、F/F315の出力はHighレベルを保持する。つまり、バッファモード切り替え信号はHighレベルを保持する。よって、バッファ回路はショート検出信号A又はBに応じた出力を行う。

0028

タイミングt2からt5の直前までの区間で、入力バッファ311の出力はテスト信号と同じレベルの信号となる。つまり、ショート検出信号Aはテスト信号と同じ信号となる。また、インバータ312の出力はテスト信号を反転した信号となる。よって、ショート検出信号Bは、テスト信号を反転した信号となる。

0029

タイミングt5の時のIC101の動作について説明する。タイミングt5でリセット信号が立ち上がる。よって、テスト信号がどのような状態であってもF/F314の出力Q及びF/F315の出力QはLowレベルになる。つまり、内部モード切り替え信号がLowレベルになり、IC101の内部は通常動作モードになる。さらに、バッファモード切り替え信号がLowレベルになるため、バッファ回路は通常動作モードとなる。

0030

この時、テスト端子への信号はHighレベルであるため、ショート検出信号AはHighレベルであり、ショート検出信号BはLowレベルである。この時、バッファ回路はショート検出信号A及びBに対して非動作モードであるため、ショート検出信号A及びBの変化はバッファ回路に対して何ら影響を及ぼさない。

0031

実施の形態1のICとテスト装置の組み合わせによれば、リセット信号とテスト信号を組み合わせ動作させることで、IC内部のバッファ回路を隣接端子ショート検出テストモードに切り替えることができる。これにより、バッファ回路N、N+2、N+4からテスト信号と同じレベルのショート検出信号Aを出力し、バッファ回路N+1、N+3からテスト信号を反転させたレベルのショート検出信号Bを出力することができる。

0032

このテスト信号を用いた場合、タイミングt3からt4の区間でショート検出信号AがLowレベルとなり、ショート検出信号BがHighレベルとなる。端子N、N+2、N+4はLowレベルが出力されており、端子N+1、N+3はHighレベルが出力されている。この時、端子Nと端子N+1又は端子N+1と端子N+2の間にショートされた部分がなければ、端子N+1にはHighレベルが出力される。端子Nと端子N+1の間と端子N+1と端子N+2の間のどちらか片方または両方にショートされた部分があれば、端子N+1にはHighレベルとは異なる電圧が出力される。つまり、テスターピン132によって、端子N+1の電圧をモニターすることによって、通常状態ショート状態差異を検出できるため、隣接端子ショートの検出が可能である。

0033

タイミングt3からt4の間、端子N+3はHighレベルであり、端子N+2及び端子N+4はLowレベルである。よって、端子N+3の電圧レベルをテスターピン134でモニターすることにより、端子N+3と端子N+2及び端子N+3と端子N+4の間の通常状態とショート状態の差異を検出できる。

0034

実施の形態1では、上述したICとテスト装置の動作により、隣接端子ショート検出テストを行う。このテストの流れを図5に示すフローチャートを用いて説明する。

0035

まず、隣接端子ショート検出テストを行うタイミング(501)でICに対して外部よりリセット信号を入力する。この時、ICのテスト制御回路151より内部モード切り替え信号が出力され、IC内部はテストモードとなる(502)。

0036

次に、テスターよりテスト端子にテスト信号が挿入される(503)。このテスト信号の1つ目の立ち下がりエッジにてテスト制御回路151はバッファモード切り替え信号を出力する。このバッファモード切り替え信号にてICの端子に接続されるバッファは出力モードに切り替わる(504)。この時、ICのバッファはIC内部と接続が切断されており、IC内部の動作に何ら影響を受けない。つまり、テスト回路151からのショート検出信号のみを出力するモードとなっている。

0037

次に、テスト制御回路151がショート検出信号A及びBを出力する(505)。ここで、ICの端子の所定の端子をN番目とした場合、N+1番目、N+3番目、・・・の端子を奇数番目の端子とする。また、N番目、N+2番目、N+4番目、・・・の端子を偶数番目の端子とする。この時、バッファ回路は接続に基づいて奇数番目のバッファ回路からはショート検出信号Bを出力し、偶数番目のバッファ回路からはショート検出信号Aを出力する(506)。上述の説明より、ショート検出信号Aとショート検出信号Bは互いに反転する信号である。

0038

ショート検出信号がバッファ回路より出力されており、例えば、奇数番目のバッファよりHighレベルが出力されている時、奇数番目端子が判定端子となり、テスターにより隣接端子ショートの判定が行われる(507)。つまり、奇数番目の端子電圧がHighレベルである時、隣接端子はショートしておらず良品とする(508)。また、奇数番目の端子電圧がHighレベル以外の時は隣接端子がショートしているとして不良品と判定する(509)。不良品と判定した場合は、その時点でICのテストを終了する(410)。

0039

ICが良品と判定された場合は、隣接端子ショートの判定後にテスト信号を停止する(511)。その後、外部からのリセット信号を解除し、ICを通常動作モードとする(512)。

0040

上述のように、本実施の形態のICとテスト方法によれば、隣接端子ショート検出テストの為のテスト信号を外部から入力するため、端子を入力モードから出力モードに切り替える為の内部ROMの情報の切り替えを必要としない。さらに実施の形態1に示すテスト制御回路151によれば、入力端子と出力端子の区別なくテスト信号出力モードとすることが可能である。これにより、すべての端子に対して内部ROMの切り替えなしに、外部のテスト信号により隣接端子ショート検出テストを行うことが可能である。マイコンの場合、命令コードをテスターより入力してテストを行うことが一般的であるが、この場合命令入力用のICの端子は入力状態である必要がある。しかし、命令入力端子は出力モードにした時点で命令を受け付けなくなる。従って、命令入力端子を出力モードにするテストの為に、内部ROMの一部に予め専用の命令を書き込んでおき、内部ROM動作でテストすることが一般的に行われている。マイコンは内部ROM動作の場合、発振が安定するまでの時間が必要となり、テスト時間が増大する。しかし、実施の形態1のテスト制御回路151によれば、端子の入出力切り替えに専用の命令コードを必要としないため、上記問題は回避できる。よって、テスト時間の削減が可能である。これにより生産性の向上が可能である。さらに、従来ではICの内部ROMに隣接端子ショート検出テストのための専用領域が必要であった。しかし、実施の形態1のテスト制御回路151によれば、この専用領域は必要ない。さらに、その内部ROMを動作させるための専用パターンも必要ないため、ICの設計及び製造の簡素化が可能である。

0041

実施の形態2

0042

本発明の実施の形態2のICとテスト冶具601を図6に示す。図中において実施の形態1の構成要素と同じものについては同一の符号を付している。実施の形態2のICは実施の形態1に示すICと同じものである。実施の形態1と実施の形態2ではテスト冶具が異なるのみである。つまり、実施の形態1では1つのICの端子と1つのテスターの端子がそれぞれ接続されているのに対して、実施の形態2では複数のICの端子がテスト冶具601上に配置されるスイッチを介してテスターの1つの端子に接続さている。

0043

テスト冶具601の接続について説明する。テスト冶具601はICの端子に対応するプローブ、リレースイッチ611から613、テスターピン621から624を有している。

0044

ICの所定の端子をN番目の端子とすると、N番目、N+2番目、N+4番目に対応するプローブにリレースイッチが接続されている。N+1番目の端子に対応するプローブは直接テスターピン621に接続されており、N番目、N+2番目の端子に対応するプローブはそれぞれリレースイッチ611、612を介してテスターピン621に接続されている。また、N+3番目の端子に対応するプローブは直接テスターピン622に接続されており、N+4番目の端子に対応するプローブはリレースイッチ613を介してテスターピン622に接続されている。

0045

各リレースイッチにはテスターのテスターピン624よりリレースイッチの制御信号が配線631により入力されており、スイッチのオンオフを切り替える。また、ICのテスト端子に対応するテストプローブはテスターピン623に直接接続され、テスト信号をテスターからICへ伝達している。

0046

つまり、実施の形態2にかかるテスト冶具は半導体装置をテストするテスト装置であって、隣接する端子間のショート検出テスト時には前記端子間のショート状態を判定する判定端子をテスターに接続する配線と、その他のテスト時には、前記配線と前記判定端子と異なる端子を接続するリレースイッチとを有するテスト装置である。前記判定端子と異なる端子は、判定端子をN番目の端子とした場合に、(N+2)番目の端子及び(N−2)番目の端子以外の任意の端子であることを特徴とする。また、前記判定端子と前記(N+2)番目の端子及び前記(N−2)番目の端子以外の任意の端子はリレースイッチを介して接続されることを特徴とする。このリレースイッチはテスターからの信号に基づいてオン状態オフ状態が切り替わることを特徴とする。

0047

実施の形態2のICの動作は実施の形態1のICの動作と同じであるため、説明を省略する。

0048

実施の形態2では、テスト冶具上のリレースイッチと実施の形態1で説明したICの動作により、隣接端子ショート検出テストを行う。このテストの流れを図7に示すフローチャートを用いて説明する。

0049

まず、隣接端子ショート検出テストを行うタイミング(701)でICに対して外部よりリセット信号を入力する。この時、ICのテスト制御回路151より内部モード切り替え信号が出力され、IC内部はテストモードとなる(702)。次に、テスターからの信号に応じて、テスト冶具601のスイッチをすべてオフ状態にする(703)。ICの端子の所定の端子をN番目とした場合、N+1番目、N+3番目、・・・の端子を奇数番目の端子とする。また、N番目、N+2番目、N+4番目、・・・の端子を偶数番目の端子とする。この時、ICの奇数番目の端子のみがテスターと接続される状態となる。

0050

次に、テスターよりテスト端子にテスト信号が挿入される(704)。このテスト信号の1つ目の立ち下がりエッジにてテスト制御回路151はバッファモード切り替え信号を出力する。このバッファモード切り替え信号にてICの端子に接続されるバッファは出力モードに切り替わる(705)。この時、ICのバッファはIC内部と接続が切断されており、IC内部の動作に何ら影響を受けない。つまり、テスト回路151からのショート検出信号のみを出力するモードとなっている。

0051

次に、テスト制御回路151がショート検出信号A及びBを出力する(706)。この時、バッファ回路は接続に基づいて奇数番目のバッファ回路からはショート検出信号Bを出力し、偶数番目のバッファ回路からはショート検出信号Aを出力する(707)。上述の説明より、ショート検出信号Aとショート検出信号Bは互いに反転する信号である。

0052

ショート検出信号がバッファ回路より出力されており、奇数番目のバッファよりHighレベルが出力されている時、テスターにより隣接端子ショートの判定が行われる(708)。つまり、奇数番目の端子電圧がHighレベルである時、隣接端子はショートしておらず良品とする(709)。また、奇数番目の端子電圧がHighレベル以外の時は隣接端子がショートしているとして不良品と判定する(710)。不良品と判定した場合は、その時点でICのテストを終了する(711)。

0053

ICが良品と判定された場合は、隣接端子ショートの判定後にテスト信号を停止する(712)。その後、外部からのリセット信号を解除し、ICを通常動作モードとする(713)。

0054

実施の形態2のテスト冶具によれば、実施の形態1と同じ効果を維持しながら、ICの通常動作時に制御端子として動作する端子のみ独立してテスターピンと接続することが可能である。つまり、テスト冶具上でリレースイッチを介して接続する端子を接続しながら隣接端子ショート検出テストをすることが可能である。テスト冶具601は実施の例であるが、他の例として、隣り合う端子が異なる状態のショート検出信号を出力し、その出力状態を1つ置きの端子について測定できる状態であれば、テスト冶具上でリレースイッチを介して接続する端子は隣り合う端子のみならず、離れた端子であっても可能である。

0055

実施の形態2に示すICとテスト冶具によれば自由度の高いテスト装置の構築が可能である。これにより、テストの効率の向上が可能になる。例えば、256ピンのテスターを用いた場合、従来では100ピンのICは同時に2個までしかテストできなかった。しかしながら、本実施の形態2のICとテスト冶具によって、ICの2つの端子を接続して1つのテスターピンに接続した場合、256ピンのテスト装置で4個まで同時に測定できる。つまり、同じ時間で多くのICのテストができるため、テストの効率が向上する。

0056

また、内部ROMを簡素化し、端子制御のためのリレースイッチをテスト冶具上に配置しているため、ICへの内蔵要素を増加させることはない。つまり、ICのコストの増加はなく、内蔵素子の増加に伴う信頼性の低下の恐れもない。

0057

また、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。テスト制御回路は、内部の構成を通常動作モードとテストモードを切り替えられ、外部からのテスト信号を出力できる機能が備わっていればよい。例えば、実施の形態1の入力バッファに反転機能を持たせ、入力信号を反転させても機能としては同じである。また、テスト冶具上に配置しているリレースイッチをICに内蔵することも可能である。実施の形態1のICとテスト装置に対して、リレースイッチを内蔵した例を図8に示す。図8においてICに内蔵したスイッチは、例えば、MOSトランジスタで実現可能である。この場合、テスト冶具の設計の容易化という利点がある。また、スイッチは自由に配置を変更できる。例えば、すべての端子に対してスイッチを付加して、より自由度の高いテスト装置を構成することも可能である。

図面の簡単な説明

0058

実施の形態1にかかる半導体装置及びそのテスト装置を示す構成図である。
実施の形態1にかかるバッファ回路を示す回路図である。
実施の形態1にかかるテスト制御回路を示す回路図である。
実施の形態1にかかる半導体装置の動作を示すタイミングチャートである。
実施の形態1にかかるテスト方法のフローチャートである。
実施の形態2にかかる半導体装置及びそのテスト装置を示す構成図である。
実施の形態2にかかる半導体装置及びそのテスト装置の動作を示すタイミングチャートである。
実施の形態2にかかる半導体装置及びそのテスト装置のスイッチを半導体装置に内蔵した場合を示す構成図である。
特許文献1にかかる半導体装置及びそのテスト装置を示す構成図である。

符号の説明

0059

101半導体装置
102テスト装置
103テスト冶具
111バッファモード切り替え信号用配線
112ショート検出信号A用配線
113 ショート検出信号B用配線
114内部モード切り替え信号用配線
131〜136テスターピン
141〜145バッファ回路
151テスト制御回路
201入力バッファ
202出力バッファ
203セレクタ
301 ショート検出信号生成回路
302 内部モード切り替え回路
303 バッファモード切り替え回路
311 テスト制御回路の入力バッファ
312インバータ
313ANDゲート
314、315Dフリップフロップ
601 テスト冶具
611〜613リレースイッチ
631 リレースイッチ制御信号用配線
811、812、813 半導体装置への内蔵スイッチ
BN、BN+1、・・・ バッファ回路
QN、QN+1、・・・スイッチトランジスタ
PN、PN+1、・・・ 半導体装置の端子
T1、T2、T3、・・・ テスターピン

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