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技術 半導体装置及びその製造方法

出願人 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー
発明者 熊崎吉紘
出願日 2006年3月31日 (14年2ヶ月経過) 出願番号 2006-099577
公開日 2006年7月13日 (13年11ヶ月経過) 公開番号 2006-186403
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード フッ素溶液 ウェット熱酸化 寄生デバイス 降伏現象 接合面近傍 シールド素子 フィールドシールドゲート 島状パターン
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2006年7月13日)のものです。
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図面 (20)

課題

低コストプロセスを可能とする単層ゲート型の不揮発性半導体メモリにおいて、制御ゲート高電圧に十分に耐える構造とするとともに、しきい値の変動を最小限に抑える。

解決手段

定形状の浮遊ゲート20がSOI基板1に形成され、制御ゲートとなる不純物拡散層17と酸化膜18を誘電体膜として容量結合している。誘電体膜18直下の不純物拡散層17は、フィルド酸化膜2、埋め込み酸化膜12により単結晶シリコン層13から絶縁されている。また、トンネル酸化膜19上に延在した浮遊ゲート20の両側の単結晶シリコン層13には一対の不純物拡散層21,22が形成されており、不純物拡散層21,22と近接するp型不純物拡散層195には、しきい値を安定させるためのアルミニウム電極198が接続されている。

概要

背景

近年では、半導体メモリとして、電源との接続を断っても記憶データが保持されるEEPROM等の不揮発性半導体メモリが注目されている。この不揮発性半導体メモリは、半導体基板上にトンネル絶縁膜を介して浮遊ゲートが形成され、誘電体膜を介してこの浮遊ゲートと対向するように制御ゲートが形成されて構成されている。

上述のような不揮発性半導体メモリの一例が、特開平6−85279号公報に開示されている。この素子は、上述の不揮発性半導体メモリを上下逆さに構成したものである。具体的には、半導体基板上に形成された絶縁膜内に、制御ゲート、ゲート絶縁膜、浮遊ゲート及びトンネル絶縁膜が順次積層形成され、その上にソースドレインを有する半導体層が形成されて不揮発性半導体メモリが構成されている。この素子は、表面側からコンタクトをとることができるため、ワード線を配置し易く高集積化に適している。

ところが、このような不揮発性半導体メモリは積層ゲート構造を有するために構造が複雑となり、素子形成時の要求精度が極めて高く、しかも書き込み電圧を低下させるために制御ゲートと浮遊ゲートとの重なり部分面積を大きくすることが必要であり、製造工程及び製造コストの増大化や信頼性の低下のみならず高集積化の妨げにすらなる等の問題が生じている。

概要

低コストプロセスを可能とする単層ゲート型の不揮発性半導体メモリにおいて、制御ゲートが高電圧に十分に耐える構造とするとともに、しきい値の変動を最小限に抑える。 所定形状の浮遊ゲート20がSOI基板1に形成され、制御ゲートとなる不純物拡散層17と酸化膜18を誘電体膜として容量結合している。誘電体膜18直下の不純物拡散層17は、フィルド酸化膜2、埋め込み酸化膜12により単結晶シリコン層13から絶縁されている。また、トンネル酸化膜19上に延在した浮遊ゲート20の両側の単結晶シリコン層13には一対の不純物拡散層21,22が形成されており、不純物拡散層21,22と近接するp型不純物拡散層195には、しきい値を安定させるためのアルミニウム電極198が接続されている。

目的

本発明の目的は、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートが十分に耐えることができ、誤動作を防止して信頼性の高い半導体装置及びその製造方法を提供することにある。

効果

実績

技術文献被引用数
2件
牽制数
0件

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請求項1

フィールドシールド素子分離構造によって素子活性領域画定された半導体装置であって、半導体基板の表面領域に形成された第1の拡散層と、前記半導体基板上にフィールドシールドゲート絶縁膜を介して形成され、前記第1の拡散層の上層において前記第1の拡散層よりも広い第1の開口部を少なくとも有するシールドプレート電極と、前記シールドプレート電極に印加された電圧によって画定される素子活性領域において、前記半導体基板の表面領域にある間隔を有して形成された一対の第2の拡散層と、前記シールドプレート電極と略同一の階層位置において前記第1の拡散層上に誘電体膜を介して形成され前記第1の拡散層と容量結合してなる第1の電極と、前記素子活性領域における前記一対の第2の拡散層間の前記半導体基板上にトンネル絶縁膜を介して形成された第2の電極とを有し、前記第1の電極と前記第2の電極が電気的に接続されることによって浮遊ゲートとして機能し、前記第1の拡散層が制御ゲートとして機能して不揮発性半導体メモリを構成することを特徴とする半導体装置。

請求項2

前記シールドプレート電極の下層における前記半導体基板の表面領域に前記第1の拡散層から離間して前記半導体基板と同じ導電型の第3の拡散層が形成されていることを特徴とする請求項1に記載の半導体装置。

請求項3

前記第1の拡散層は、前記半導体基板と逆導電型不純物の導入により形成された領域であって前記第1の拡散層に対して絶縁された領域によって覆われていることを特徴とする請求項1又は2に記載の半導体装置。

請求項4

前記誘電体膜は、タンタル酸化物BS化合物PZT化合物、PLZT化合物のいずれかを含むことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。

請求項5

前記第1の電極は、チタン化合物タングステン化合物ルテニウム化合物白金のいずれかを含むことを特徴とする請求項4に記載の半導体装置。

請求項6

半導体基板上に素子分離構造が形成されて画定された第1、第2及び第3の素子活性領域と、前記第3の素子活性領域に対して逆導電型に形成された第4の素子活性領域とを備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にトンネル酸化膜を介して形成された第1の電極とを有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層の側面から下面にかけて覆うように形成された前記第1の導電体層に対して絶縁された領域と、前記半導体基板上に誘電体膜を介して形成され前記第1の導電体層と容量結合してなる第2の電極とを有し、前記第1の素子活性領域における前記半導体基板に所定の電位印可するための第3の電極を有し、前記第3の素子活性領域及び第4の素子活性領域には、前記半導体基板の表面領域にそれぞれ形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にそれぞれゲート絶縁膜を介して形成された所定のパターンゲート電極とからなるCMOSトランジスタが構成され、前記第1の電極と前記第2の電極が電気的に接続されて浮遊ゲートとして機能し、前記第1の導電体層が制御ゲートとして機能することによって不揮発性半導体メモリを構成するとともに、前記CMOSトランジスタが前記不揮発性半導体メモリの周辺回路として機能することを特徴とする半導体装置。

請求項7

半導体基板上に素子分離構造が形成されて画定された第1及び第2の素子活性領域を備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層を有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層の側面から下面を覆うように形成された領域であって前記第1の導電体層に対して絶縁された領域とを有し、前記第1の素子活性領域においては前記一対の拡散層間の前記半導体基板上に第1の絶縁膜を介して第1の電極が形成され、前記第2の素子活性領域においては前記第1の導電体層上に第2の絶縁膜を介して前記第1の導電体層と容量結合してなる第2の電極が形成され、前記第1の素子活性領域における前記半導体基板に所定の電位を印可するための第3の電極を有し、前記第1の電極と前記第2の電極が電気的に接続されていることを特徴とする半導体装置。

請求項8

半導体基板上に素子分離構造が形成されて画定された第1、第2及び第3の素子活性領域を備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の第1の拡散層と、前記一対の第1の拡散層間の前記半導体基板上に第1の絶縁膜を介して形成された第1の電極とを有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層上に第2の絶縁膜を介して形成された前記第1の導電体層と容量結合してなる第2の電極とを有し、前記第1の素子活性領域における前記半導体基板に所定の電位を印可するための第3の電極を有し、前記第3の素子活性領域には、前記半導体基板の表面領域に形成された一対の第2の拡散層と、前記一対の第2の拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とからなる半導体素子が構成され、少なくとも前記第1の素子活性領域又は前記第2の素子活性領域の側面から下面にかけての領域が絶縁された領域で覆われるとともに、前記第1の電極と前記第2の電極が電気的に接続されて島状の電極を構成して半導体メモリの一部を構成し、前記半導体素子が前記半導体メモリの周辺回路として機能することを特徴とする半導体装置。

請求項9

前記素子分離構造が、LOCOS法により形成されたフィールド酸化膜トレンチ型素子分離構造、フィールドシールド素子分離構造のうちのいずれかであることを特徴とする請求項6〜8のいずれか1項に記載の半導体装置。

請求項10

前記半導体基板の表面領域に形成された第2の導電体層を有し、前記第3の電極は前記第2の導電体層を介して前記半導体基板に所定の電位を印可することを特徴とする請求項6〜9のいずれか1項に記載の半導体装置。

請求項11

前記半導体基板は、半導体基板上に絶縁層を介して表面に半導体層を備えた半導体基板であって、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記絶縁層と、前記素子分離構造とから構成されることを特徴とする請求項6〜10のいずれか1項に記載の半導体装置。

請求項12

前記半導体基板内の所定深さの部位には埋め込み絶縁層が形成され、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記埋め込み絶縁層と、前記素子分離構造とから構成されることを特徴とする請求項6〜11のいずれか1項に記載の半導体装置。

請求項13

前記第1の導電体層は前記半導体基板に形成された拡散層であることを特徴とする請求項6〜12のいずれか1項に記載の半導体装置。

請求項14

前記絶縁された領域は、前記半導体基板と逆導電型の不純物の導入により形成された領域であることを特徴とする請求項6〜13のいずれか1項に記載の半導体装置。

請求項15

少なくとも前記第1及び前記第2の素子活性領域上に、前記第1及び第2の電極に達する開孔が形成された層間絶縁膜を有し、前記第1の電極と前記第2の電極が、前記開孔を充填する導電膜によって電気的に接続されていることを特徴とする請求項6及び8〜14のいずれか1項に記載の半導体装置。

請求項16

前記第1及び第2の素子活性領域上に、前記第1及び第2の電極に達する開孔が形成された層間絶縁膜を有し、前記第1の電極と前記第2の電極が、前記開孔を充填する導電膜によって電気的に接続されていることを特徴とする請求項7及び9〜14のいずれか1項に記載の半導体装置。

請求項17

前記第1の電極及び前記第2の電極が浮遊ゲートとして機能し、前記第1の導電体層が制御ゲートとして機能して不揮発性半導体メモリを構成することを特徴とする請求項7〜16のいずれか1項に記載の半導体装置。

請求項18

前記導電領域は、前記第1の素子活性領域を画定する素子分離構造上の溝内に形成された拡散層であって、前記絶縁された領域は前記素子分離構造からなることを特徴とする請求項6〜17のいずれか1項に記載の半導体装置。

請求項19

前記第1の電極と前記第2の電極を接続する第1の配線層と、前記第1、第3及び第4の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第2の配線層を有し、前記第1の配線層と前記第2の配線層が同一材料で形成されていることを特徴とする請求項6、9〜15及び18のいずれか1項に記載の半導体装置。

請求項20

前記誘電体膜は、タンタル酸化物、BST化合物、PZT化合物、PLZT化合物のいずれかを含むことを特徴とする請求項6、9〜15、18及び19のいずれか1項に記載の半導体装置。

請求項21

前記第2の絶縁膜は、タンタル酸化物、BST化合物、PZT化合物、PLZT化合物のいずれかを含むことを特徴とする請求項7〜18のいずれか1項に記載の半導体装置。

請求項22

前記第2の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含むことを特徴とする請求項6〜21のいずれか1項に記載の半導体装置。

請求項23

前記第1の電極と前記第2の電極を接続する第1の配線層と、前記第第3の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第2の配線層を有し、前記第1の配線層と前記第2の配線層が同一材料で形成されていることを特徴とする請求項8〜15、17、18、21及び22のいずれか1項に記載の半導体装置。

請求項24

所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第1、第2、第3及び第4の素子活性領域を画定し、少なくとも前記第1の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第1の工程と、前記第1の素子活性領域に不純物を導入し、第1の拡散層を形成する第2の工程と、前記第2の素子活性領域における前記半導体基板の表面領域に前記半導体基板と逆導電型の不純物を導入して拡散層領域を形成する第3の工程と、前記第1、第2、第3及び第4の素子活性領域における前記半導体基板上に第1、第2、第3及び第4の絶縁膜をそれぞれ形成する第4の工程と、前記第1、第2、第3及び第4の素子活性領域における前記半導体基板上の全面に前記第1、第2、第3及び第4の絶縁膜を間に介して導電膜を形成する第5の工程と、前記導電膜をパターニングして、少なくとも前記第1又は第3の素子活性領域上に所定パターンに残すとともに、前記第2及び前記第4の素子活性領域上にそれぞれゲート電極を形成する第6の工程と、前記第3及び第4の素子活性領域に不純物を導入し、前記第3及び第4の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層及び一対の第3の拡散層を形成する第7の工程と、前記第2の素子活性領域に前記拡散層領域と逆導電膜型の不純物を導入し、前記第2の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第4の拡散層を形成する第8の工程と、前記第3の素子活性領域の近傍の前記半導体基板に不純物を導入して、第5の拡散層を形成する第9の工程と、前記第5の拡散層と接続され前記第5の拡散層を介して前記第3の素子活性領域に所定電圧を印可する電極を形成する第10の工程とを有することを特徴とする半導体装置の製造方法。

請求項25

前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項24に記載の半導体装置の製造方法。

請求項26

前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第5の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成することを特徴とする請求項24に記載の半導体装置の製造方法。

請求項27

前記第1の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第11の工程を更に有し、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項24に記載の半導体装置の製造方法。

請求項28

前記第6の工程において、前記第2の素子活性領域における前記導電膜と前記第4の素子活性領域における前記導電膜を一体の連なる形状にパターニングすることを特徴とする請求項24〜27のいずれか1項に記載の半導体装置の製造方法。

請求項29

前記第10の工程後、前記一対の第3の拡散層の一方と前記一対の第4の拡散層の一方を電気的に接続する第12の工程を更に有することを特徴とする請求項24〜28のいずれか1項に記載の半導体装置の製造方法。

請求項30

前記第6の工程において、前記導電膜を前記第1及び第3の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項24〜29のいずれか1項に記載の半導体装置の製造方法。

請求項31

前記第6の工程において、前記導電膜を前記第1及び第3の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第8の工程の後に、前記第1及び第2の素子活性領域に形成された前記導電膜を電気的に接続する第13の工程を更に有することを特徴とする請求項24〜29のいずれか1項に記載の半導体装置の製造方法。

請求項32

前記第6の工程において、前記導電膜を前記第3の素子活性領域のみに島状の所定パターンに形成し、前記第10の工程の後に、前記導電膜と電気的に接続され前記第1の絶縁膜を介して前記第1の拡散層と容量結合する第2の導電膜を形成する第14の工程を更に有することを特徴とする請求項24〜29のいずれか1項に記載の半導体装置の製造方法。

請求項33

前記第2の導電膜の形成と同時に、前記一対の第2、第3及び第4の拡散層と電気的に接続される配線層を形成することを特徴とする請求項32に記載の半導体装置の製造方法。

請求項34

所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第1、及び第2の素子活性領域を画定し、少なくとも前記第1の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第1の工程と、前記第1の素子活性領域の前記半導体基板の表面領域に不純物を導入し、第1の拡散層を形成する第2の工程と、前記第1の素子活性領域の前記半導体基板上に第1の絶縁膜を、前記第2の素子活性領域の前記半導体基板上に第2の絶縁膜を形成する第3の工程と、前記第1及び第2の素子活性領域上を含む全面に導電膜を形成し、前記導電膜を少なくとも前記第1又は第2の素子活性領域上に所定パターンに残す第4の工程と、前記第2の素子活性領域上を含む全面に不純物を導入し、第2の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第5の工程と、前記第2の素子活性領域の近傍の前記半導体基板に不純物を導入して、第3の拡散層を形成する第6の工程と、前記第3の拡散層と接続され前記第3の拡散層を介して前記第2の素子活性領域に所定電圧を印可する電極を形成する第7の工程とを有することを特徴とする半導体装置の製造方法。

請求項35

前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項34に記載の半導体装置の製造方法。

請求項36

前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第5の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成することを特徴とする請求項34に記載の半導体装置の製造方法。

請求項37

前記第1の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第8の工程を更に有し、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成することを特徴とする請求項34〜36のいずれか1項に記載の半導体装置の製造方法。

請求項38

前記第4の工程において、前記導電膜を前記第1及び第2の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項34〜37のいずれか1項に記載の半導体装置の製造方法。

請求項39

前記第4の工程において、前記導電膜を前記第1及び第2の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第5の工程の後に、前記第1及び第2の素子活性領域に形成された前記導電膜を電気的に接続する第9の工程を更に有する請求項34〜37のいずれか1項に記載の半導体装置の製造方法。

請求項40

前記第4の工程において、前記導電膜を前記第2の素子活性領域のみに島状の所定パターンに形成し、前記第5の工程の後に、前記導電膜と電気的に接続され前記第1の絶縁膜を介して前記第1の拡散層と容量結合する第2の導電膜を形成する第10の工程を更に有することを特徴とする請求項34〜37のいずれか1項に記載の半導体装置の製造方法。

請求項41

前記第2の導電膜の形成と同時に、前記一対の第2の拡散層と電気的に接続される配線層を形成することを特徴とする請求項40に記載の半導体装置の製造方法。

請求項42

ほぼ平坦半導体領域の表面に第1の溝を形成する第1の工程と、前記半導体領域の全面に前記第1の溝の深さより厚い膜厚の第1の膜を形成し、前記第1の溝を埋め込む第2の工程と、前記第1の膜の前記第1の溝上に相当する部位に第2の溝を形成する工程であって、前記第2の溝の底面が前記第1の溝以外の前記半導体基板よりも下層に位置し、かつ前記第1の溝における前記半導体基板の表面に達しないように前記第2の溝を形成する第3の工程と、前記第1の膜の全面に前記第2の溝の深さより厚い膜厚の第2の膜を形成し、前記第2の溝を埋め込む第4の工程と、前記半導体基板をストッパーとして、少なくとも前記第1及び第2の膜を研磨して表面を平坦化する第5の工程とを有することを特徴とする半導体装置の製造方法。

請求項43

前記第1の膜が絶縁膜であり、前記第2の膜が導電膜であることを特徴とする請求項42に記載に半導体装置の製造方法。

請求項44

前記第1の溝を充填する前記第1の膜が素子分離用絶縁膜として機能し、前記第1の膜により前記半導体基板に素子活性領域が画定されることを特徴とする請求項42又は43に記載の半導体装置の製造方法。

請求項45

前記第1の膜が第1の絶縁膜であり、前記第2の膜が第1の導電膜であり、前記第5の工程の後に、前記素子活性領域の前記半導体基板上に第2の絶縁膜を、前記導電膜上に第3の絶縁膜を形成する第6の工程と、前記素子活性領域上及び前記第1の絶縁膜上を含む全面に第2の導電膜を形成し、前記第2の導電膜を前記素子活性領域上及び前記第1の導電膜上に所定パターンに残す第7の工程と、前記素子活性領域上を含む全面に不純物を導入し、前記素子活性領域における前記第2の導電膜の両側の前記半導体基板の表面領域に一対の拡散層を形成する第8の工程と、前記素子活性領域の近傍の前記半導体基板に不純物を導入して、前記拡散層とは別の拡散層を形成する第9の工程と、前記別の拡散層と接続され前記別の拡散層を介して前記素子活性領域に所定電圧を印可する電極を形成する第10の工程とを有することを特徴とする請求項44に記載の半導体装置の製造方法。

請求項46

前記第7の工程において、前記第2の導電膜を前記第1及び第2の素子活性領域にわたる島状の所定パターンに形成することを特徴とする請求項45に記載の半導体装置の製造方法。

請求項47

前記第7の工程において、前記第2の導電膜を前記第1及び第2の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、第10の工程の後に、前記第1及び第2の素子活性領域に形成された前記第2の導電膜を電気的に接続する第11の工程を更に有することを特徴とする請求項45に記載の半導体装置の製造方法。

請求項48

半導体基板上に第1の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記半導体基板の表面領域の所定範囲に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上において第1の島状の導電膜を形成するとともに第1の開口部と前記第1の島状の導電膜を囲み前記第1の拡散層よりも広い第2の開口部とを有するシールドプレート電極を形成する第4の工程と、全面に第2の絶縁膜を形成して、前記第1の島状の導電膜及び前記シールドプレート電極を埋め込む第5の工程と、前記第1の開口部内に存する前記第2の絶縁膜及び前記第1の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第6の工程と、前記素子活性領域における前記半導体基板上に第3の絶縁膜及び第2の導電膜を順に積層する第7の工程と、前記第2の導電膜を選択的に除去して、少なくとも前記素子活性領域の前記半導体基板上に前記第3の絶縁膜を介して第2の島状の導電膜を形成する第8の工程と、前記素子活性領域上を含む全面に第2の不純物を導入し、前記素子活性領域における前記第2の島状の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第9の工程と、前記第1の島状の導電膜と前記第2の島状の導電膜を電気的に接続して一体の浮遊ゲート電極を形成する第10の工程とを有することを特徴とする半導体装置の製造方法。

請求項49

半導体基板上に第1の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記半導体基板の表面領域の所定範囲に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上において第1の島状の導電膜を形成するとともに第1の開口部と前記第1の島状の導電膜を囲み前記第1の拡散層よりも広い第2の開口部とを有するシールドプレート電極を形成する第4の工程と、全面に第2の絶縁膜を形成して、前記第1の島状の導電膜及び前記シールドプレート電極を埋め込む第5の工程と、前記第1の開口部内に存する前記第2の絶縁膜及び前記第1の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第6の工程と、前記素子活性領域における前記半導体基板上に第3の絶縁膜を形成する第7の工程と、前記第2の絶縁膜を穿って、前記第1の島状の導電膜を露出させる開孔を形成する第8の工程と、前記素子活性領域を含む全面に第2の導電膜を形成して、前記開孔を充填する第9の工程と、前記第2の導電膜を前記開孔から前記素子活性領域上へ連なるパターンを残すように選択的に除去して、前記第1の島状の導電膜とともに一体の浮遊ゲート電極を形成する第10の工程と、前記素子活性領域上に第2の不純物を導入し、前記素子活性領域における前記第2の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第11の工程とを有することを特徴とする半導体装置の製造方法。

請求項50

前記第1の工程と前記第2の工程の間に、前記半導体基板と逆導電型の第3の不純物を導入して、前記半導体基板の表面領域に第3の拡散層を形成する第11の工程を更に有し、前記第2の工程において、前記第3の拡散層の範囲内に前記第3の拡散層よりも浅く前記第1の拡散層を形成することを特徴とする請求項48に記載の半導体装置の製造方法。

請求項51

前記第1の工程と前記第2の工程の間に、前記半導体基板と逆導電型の第3の不純物を導入して、前記半導体基板の表面領域に第3の拡散層を形成する第11の工程を更に有し、前記第2の工程において、前記第3の拡散層の範囲内に前記第3の拡散層よりも浅く前記第1の拡散層を形成することを特徴とする請求項49に記載の半導体装置の製造方法。

請求項52

半導体基板上の所定領域に第1の絶縁膜を形成し、前記第1の絶縁膜に覆われていない前記半導体基板上に第2の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記第2の絶縁膜の下層の前記半導体基板の表面領域に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜及び第2の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1又は第2の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上で第1の島状の導電膜を形成するとともに第2の島状の導電膜を前記第1の絶縁膜上に形成し同時に前記第1の島状の導電膜及び前記第2の島状の導電膜をそれぞれ囲む開口部を有するシールドプレート電極を形成する第4の工程と、前記第1の島状の導電膜と前記第2の島状の導電膜を電気的に接続して浮遊ゲート電極を形成する第5の工程と、前記第2の島状の導電膜を囲む開口部に不純物を導入して、前記第2の島状の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第6の工程とを有することを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置及びその製造方法に関し、特に、浮遊ゲート制御ゲート誘電体膜を介して形成されてなる不揮発性半導体記憶装置に適用して好適なものである。

背景技術

0002

近年では、半導体メモリとして、電源との接続を断っても記憶データが保持されるEEPROM等の不揮発性半導体メモリが注目されている。この不揮発性半導体メモリは、半導体基板上にトンネル絶縁膜を介して浮遊ゲートが形成され、誘電体膜を介してこの浮遊ゲートと対向するように制御ゲートが形成されて構成されている。

0003

上述のような不揮発性半導体メモリの一例が、特開平6−85279号公報に開示されている。この素子は、上述の不揮発性半導体メモリを上下逆さに構成したものである。具体的には、半導体基板上に形成された絶縁膜内に、制御ゲート、ゲート絶縁膜、浮遊ゲート及びトンネル絶縁膜が順次積層形成され、その上にソースドレインを有する半導体層が形成されて不揮発性半導体メモリが構成されている。この素子は、表面側からコンタクトをとることができるため、ワード線を配置し易く高集積化に適している。

0004

ところが、このような不揮発性半導体メモリは積層ゲート構造を有するために構造が複雑となり、素子形成時の要求精度が極めて高く、しかも書き込み電圧を低下させるために制御ゲートと浮遊ゲートとの重なり部分面積を大きくすることが必要であり、製造工程及び製造コストの増大化や信頼性の低下のみならず高集積化の妨げにすらなる等の問題が生じている。

発明が解決しようとする課題

0005

上述の問題に対する対策として、特願昭58−30355号や特開平7−112018号公報に、セル面積が小さく、しかも1層の多結晶シリコン膜からなるEEPROMが開示されている。このEEPROMは、半導体基板にソース/ドレインが形成されてなる第1の素子活性領域と、この第1の素子活性領域と素子分離構造を介して隣接し、不純物拡散層が形成されてなる第2の素子活性領域とを備えており、1層の多結晶シリコン膜がパターニングされて第1の素子活性領域ではソース/ドレイン間のチャネル上でトンネル絶縁膜を介してパターン形成され、第2の素子活性領域では不純物拡散層と対向するようにゲート絶縁膜を介してパターン形成されてなる浮遊ゲートを有して構成されている。ここで、第2の素子活性領域の不純物拡散層が制御ゲートとして機能することになる。

0006

しかしながら、上述の単層ゲート型のEEPROMにおいては、データの消去時や書き込み時、特に消去時には制御ゲート、即ち不純物拡散層に印加する必要のある電圧が20(V)以上と高電圧であるため、制御ゲートと半導体基板との耐圧の確保が不十分となって誤動作を招来するという深刻な問題がある。

0007

特開平7−147340号公報には、制御電極を構成する半導体領域を絶縁膜により他の半導体領域から分離して、接合降伏電圧により制限されない高い制御電圧印可することを可能とする不揮発性メモリセルが記載されている。

0008

しかし、特開平7−147340号公報に記載された方法では、書き込み時あるいは読み出し時のしきい値の変動を抑止することができず、しきい値の変動によりメモリセルの誤動作を引き起こす虞があった。

0009

本発明の目的は、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートが十分に耐えることができ、誤動作を防止して信頼性の高い半導体装置及びその製造方法を提供することにある。

課題を解決するための手段

0010

本発明の半導体装置は、フィールドシールド素子分離構造によって素子活性領域が画定された半導体装置であって、半導体基板の表面領域に形成された第1の拡散層と、前記半導体基板上にフィールドシールドゲート絶縁膜を介して形成され、前記第1の拡散層の上層において前記第1の拡散層よりも広い第1の開口部を少なくとも有するシールドプレート電極と、前記シールドプレート電極に印加された電圧によって画定される素子活性領域において、前記半導体基板の表面領域にある間隔を有して形成された一対の第2の拡散層と、前記シールドプレート電極と略同一の階層位置において前記第1の拡散層上に誘電体膜を介して形成され前記第1の拡散層と容量結合してなる第1の電極と、前記素子活性領域における前記一対の第2の拡散層間の前記半導体基板上にトンネル絶縁膜を介して形成された第2の電極とを有し、前記第1の電極と前記第2の電極が電気的に接続されることによって浮遊ゲートとして機能し、前記第1の拡散層が制御ゲートとして機能して不揮発性半導体メモリを構成する。

0011

本発明の半導体装置の一態様例においては、前記シールドプレート電極の下層における前記半導体基板の表面領域に前記第1の拡散層から離間して前記半導体基板と同じ導電型の第3の拡散層が形成されている。

0012

本発明の半導体装置の一態様例において、前記第1の拡散層は、前記半導体基板と逆導電型不純物の導入により形成された領域であって前記第1の拡散層に対して絶縁された領域によって覆われている。

0013

本発明の半導体装置の一態様例において、前記誘電体膜は、タンタル酸化物BS化合物PZT化合物、PLZT化合物のいずれかを含む。

0014

本発明の半導体装置の一態様例において、前記第1の電極は、チタン化合物タングステン化合物ルテニウム化合物白金のいずれかを含む。

0015

本発明の半導体装置は、半導体基板上に素子分離構造が形成されて画定された第1、第2及び第3の素子活性領域と、前記第3の素子活性領域に対して逆導電型に形成された第4の素子活性領域とを備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にトンネル酸化膜を介して形成された第1の電極とを有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層の側面から下面にかけて覆うように形成された前記第1の導電体層に対して絶縁された領域と、前記半導体基板上に誘電体膜を介して形成され前記第1の導電体層と容量結合してなる第2の電極とを有し、前記第1の素子活性領域における前記半導体基板に所定の電位を印可するための第3の電極を有し、前記第3の素子活性領域及び第4の素子活性領域には、前記半導体基板の表面領域にそれぞれ形成された一対の拡散層と、前記一対の拡散層間の前記半導体基板上にそれぞれゲート絶縁膜を介して形成された所定のパターンゲート電極とからなるCMOSトランジスタが構成され、前記第1の電極と前記第2の電極が電気的に接続されて浮遊ゲートとして機能し、前記第1の導電体層が制御ゲートとして機能することによって不揮発性半導体メモリを構成するとともに、前記CMOSトランジスタが前記不揮発性半導体メモリの周辺回路として機能する。

0016

本発明の半導体装置の一態様例においては、半導体基板上に素子分離構造が形成されて画定された第1及び第2の素子活性領域を備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の拡散層を有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層の側面から下面を覆うように形成された領域であって前記第1の導電体層に対して絶縁された領域とを有し、前記第1の素子活性領域においては前記一対の拡散層間の前記半導体基板上に第1の絶縁膜を介して第1の電極が形成され、前記第2の素子活性領域においては前記第1の導電体層上に第2の絶縁膜を介して前記第1の導電体層と容量結合してなる第2の電極が形成され、前記第1の素子活性領域における前記半導体基板に所定の電位を印可するための第3の電極を有し、前記第1の電極と前記第2の電極が電気的に接続されている。

0017

本発明の半導体装置は、半導体基板上に素子分離構造が形成されて画定された第1、第2及び第3の素子活性領域を備えた半導体装置であって、前記第1の素子活性領域には、前記半導体基板の表面領域に形成された一対の第1の拡散層と、前記一対の第1の拡散層間の前記半導体基板上に第1の絶縁膜を介して形成された第1の電極とを有し、前記第2の素子活性領域には、前記半導体基板の表面領域に形成された第1の導電体層と、前記第1の導電体層上に第2の絶縁膜を介して形成された前記第1の導電体層と容量結合してなる第2の電極とを有し、前記第1の素子活性領域における前記半導体基板に所定の電位を印可するための第3の電極を有し、前記第3の素子活性領域には、前記半導体基板の表面領域に形成された一対の第2の拡散層と、前記一対の第2の拡散層間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とからなる半導体素子が構成され、少なくとも前記第1の素子活性領域又は前記第2の素子活性領域の側面から下面にかけての領域が絶縁された領域で覆われるとともに、前記第1の電極と前記第2の電極が電気的に接続されて島状の電極を構成して半導体メモリの一部を構成し、前記半導体素子が前記半導体メモリの周辺回路として機能する。

0018

本発明の半導体装置の一態様例においては、前記素子分離構造が、LOCOS法により形成されたフィールド酸化膜トレンチ型素子分離構造、フィールドシールド素子分離構造のうちのいずれかである。

0019

本発明の半導体装置の一態様例においては、前記半導体基板の表面領域に形成された第2の導電体層を有し、前記第3の電極は前記第2の導電体層を介して前記半導体基板に所定の電位を印可する。

0020

本発明の半導体装置の一態様例においては、前記半導体基板、半導体基板上に絶縁層を介して表面に半導体層を備えた半導体基板であって、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記絶縁層と、前記素子分離構造とから構成される。

0021

本発明の半導体装置の一態様例においては、前記半導体基板内の所定深さの部位には埋め込み絶縁層が形成され、前記素子分離構造は前記絶縁層に達するように形成され、前記絶縁された領域は、前記埋め込み絶縁層と、前記素子分離構造とから構成される。

0022

本発明の半導体装置の一態様例においては、前記第1の導電体層は前記半導体基板に形成された拡散層である。

0023

本発明の半導体装置の一態様例においては、前記絶縁された領域は、前記半導体基板と逆導電型の不純物の導入により形成された領域である。

0024

本発明の半導体装置の一態様例においては、少なくとも前記第1及び前記第2の素子活性領域上に、前記第1及び第2の電極に達する開孔が形成された層間絶縁膜を有し、前記第1の電極と前記第2の電極が、前記開孔を充填する導電膜によって電気的に接続されている。

0025

本発明の半導体装置の一態様例においては、前記第1及び第2の素子活性領域上に、前記第1及び第2の電極に達する開孔が形成された層間絶縁膜を有し、前記第1の電極と前記第2の電極が、前記開孔を充填する導電膜によって電気的に接続されている。

0026

本発明の半導体装置の一態様例においては、前記第1の電極及び前記第2の電極が浮遊ゲートとして機能し、前記第1の導電体層が制御ゲートとして機能して不揮発性半導体メモリを構成する。

0027

本発明の半導体装置の一態様例においては、前記導電領域は、前記第1の素子活性領域を画定する素子分離構造上の溝内に形成された拡散層であって、前記絶縁された領域は前記素子分離構造からなる。

0028

本発明の半導体装置の一態様例においては、前記第1の電極と前記第2の電極を接続する第1の配線層と、前記第1、第3及び第4の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第2の配線層を有し、前記第1の配線層と前記第2の配線層が同一材料で形成されている。

0029

本発明の半導体装置の一態様例において、前記誘電体膜は、タンタル酸化物、BST化合物、PZT化合物、PLZT化合物のいずれかを含む。

0030

本発明の半導体装置の一態様例において、前記第2の絶縁膜は、タンタル酸化物、BST化合物、PZT化合物、PLZT化合物のいずれかを含む。

0031

本発明の半導体装置の一態様例において、前記第2の電極は、チタン化合物、タングステン化合物、ルテニウム化合物、白金のいずれかを含む。

0032

本発明の半導体装置の一態様例においては、前記第1の電極と前記第2の電極を接続する第1の配線層と、前記第第3の素子活性領域における前記一対の拡散層とそれぞれ電気的に接続される第2の配線層を有し、前記第1の配線層と前記第2の配線層が同一材料で形成されている。

0033

本発明の半導体装置の製造方法は、所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第1、第2、第3及び第4の素子活性領域を画定し、少なくとも前記第1の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第1の工程と、前記第1の素子活性領域に不純物を導入し、第1の拡散層を形成する第2の工程と、前記第2の素子活性領域における前記半導体基板の表面領域に前記半導体基板と逆導電型の不純物を導入して拡散層領域を形成する第3の工程と、前記第1、第2、第3及び第4の素子活性領域における前記半導体基板上に第1、第2、第3及び第4の絶縁膜をそれぞれ形成する第4の工程と、前記第1、第2、第3及び第4の素子活性領域における前記半導体基板上の全面に前記第1、第2、第3及び第4の絶縁膜を間に介して導電膜を形成する第5の工程と、前記導電膜をパターニングして、少なくとも前記第1又は第3の素子活性領域上に所定パターンに残すとともに、前記第2及び前記第4の素子活性領域上にそれぞれゲート電極を形成する第6の工程と、前記第3及び第4の素子活性領域に不純物を導入し、前記第3及び第4の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層及び一対の第3の拡散層を形成する第7の工程
と、前記第2の素子活性領域に前記拡散層領域と逆導電膜型の不純物を導入し、前記第2の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第4の拡散層を形成する第8の工程と、前記第3の素子活性領域の近傍の前記半導体基板に不純物を導入して、第5の拡散層を形成する第9の工程と、前記第5の拡散層と接続され前記第5の拡散層を介して前記第3の素子活性領域に所定電圧を印可する電極を形成する第10の工程とを有する。

0034

本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。

0035

本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第5の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成する。

0036

本発明の半導体装置の製造方法の一態様例においては、前記第1の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第11の工程を更に有し、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。

0037

本発明の半導体装置の製造方法の一態様例においては、前記第6の工程において、前記第2の素子活性領域における前記導電膜と前記第4の素子活性領域における前記導電膜を一体の連なる形状にパターニングする。

0038

本発明の半導体装置の製造方法の一態様例においては、前記第10の工程後、前記一対の第3の拡散層の一方と前記一対の第4の拡散層の一方を電気的に接続する第12の工程を更に有する。

0039

本発明の半導体装置の製造方法の一態様例においては、前記第6の工程において、前記導電膜を前記第1及び第3の素子活性領域にわたる島状の所定パターンに形成する。

0040

本発明の半導体装置の製造方法の一態様例においては、前記第6の工程において、前記導電膜を前記第1及び第3の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第8の工程の後に、前記第1及び第2の素子活性領域に形成された前記導電膜を電気的に接続する第13の工程を更に有する。

0041

本発明の半導体装置の製造方法の一態様例においては、前記第6の工程において、前記導電膜を前記第3の素子活性領域のみに島状の所定パターンに形成し、前記第10の工程の後に、前記導電膜と電気的に接続され前記第1の絶縁膜を介して前記第1の拡散層と容量結合する第2の導電膜を形成する第14の工程を更に有する。

0042

本発明の半導体装置の製造方法の一態様例においては、前記第2の導電膜の形成と同時に、前記一対の第2、第3及び第4の拡散層と電気的に接続される配線層を形成する。

0043

本発明の半導体装置の製造方法は、所定深さの部位に絶縁層を有する半導体基板に素子分離構造を形成して第1、及び第2の素子活性領域を画定し、少なくとも前記第1の素子活性領域の側面から下面にかけての領域を前記絶縁層と前記素子分離構造で覆う第1の工程と、前記第1の素子活性領域の前記半導体基板の表面領域に不純物を導入し、第1の拡散層を形成する第2の工程と、前記第1の素子活性領域の前記半導体基板上に第1の絶縁
膜を、前記第2の素子活性領域の前記半導体基板上に第2の絶縁膜を形成する第3の工程と、前記第1及び第2の素子活性領域上を含む全面に導電膜を形成し、前記導電膜を少なくとも前記第1又は第2の素子活性領域上に所定パターンに残す第4の工程と、前記第2の素子活性領域上を含む全面に不純物を導入し、第2の素子活性領域における前記導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第5の工程と、前記第2の素子活性領域の近傍の前記半導体基板に不純物を導入して、第3の拡散層を形成する第6の工程と、前記第3の拡散層と接続され前記第3の拡散層を介して前記第2の素子活性領域に所定電圧を印可する電極を形成する第7の工程とを有する。

0044

本発明の半導体装置の製造方法の一態様例においては、前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。

0045

本発明の半導体装置の製造方法の一態様例において、前記半導体基板は前記絶縁層を備えたSOI基板であり、前記第1の工程において、前記半導体基板の表面に前記絶縁層に達する溝を形成した後、前記溝内に第5の絶縁膜を埋め込むことによってトレンチ型素子分離構造を形成する。

0046

本発明の半導体装置の製造方法の一態様例においては、前記第1の工程の前に、前記半導体基板の全面に酸素イオン注入を施して、前記半導体基板内に前記絶縁層を形成する第8の工程を更に有し、前記第1の工程において、前記絶縁層と接続されるように前記素子分離構造を形成する。

0047

本発明の半導体装置の製造方法の一態様例においては、前記第4の工程において、前記導電膜を前記第1及び第2の素子活性領域にわたる島状の所定パターンに形成する。

0048

本発明の半導体装置の製造方法の一態様例においては、前記第4の工程において、前記導電膜を前記第1及び第2の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、前記第5の工程の後に、前記第1及び第2の素子活性領域に形成された前記導電膜を電気的に接続する第9の工程を更に有する。

0049

本発明の半導体装置の製造方法の一態様例においては、前記第4の工程において、前記導電膜を前記第2の素子活性領域のみに島状の所定パターンに形成し、前記第5の工程の後に、前記導電膜と電気的に接続され前記第1の絶縁膜を介して前記第1の拡散層と容量結合する第2の導電膜を形成する第10の工程を更に有する。

0050

本発明の半導体装置の製造方法の一態様例においては、前記第2の導電膜の形成と同時に、前記一対の第2の拡散層と電気的に接続される配線層を形成する。

0051

本発明の半導体装置の製造方法の一態様例においては、ほぼ平坦な半導体領域の表面に第1の溝を形成する第1の工程と、前記半導体領域の全面に前記第1の溝の深さより厚い膜厚の第1の膜を形成し、前記第1の溝を埋め込む第2の工程と、前記第1の膜の前記第1の溝上に相当する部位に第2の溝を形成する工程であって、前記第2の溝の底面が前記第1の溝以外の前記半導体基板よりも下層に位置し、かつ前記第1の溝における前記半導体基板の表面に達しないように前記第2の溝を形成する第3の工程と、前記第1の膜の全面に前記第2の溝の深さより厚い膜厚の第2の膜を形成し、前記第2の溝を埋め込む第4の工程と、前記半導体基板をストッパーとして、少なくとも前記第1及び第2の膜を研磨して表面を平坦化する第5の工程とを有する。

0052

本発明の半導体装置の製造方法の一態様例においては、前記第1の膜が絶縁膜であり、
前記第2の膜が導電膜である。

0053

本発明の半導体装置の製造方法の一態様例においては、前記第1の溝を充填する前記第1の膜が素子分離用絶縁膜として機能し、前記第1の膜により前記半導体基板に素子活性領域が画定される。

0054

本発明の半導体装置の製造方法の一態様例においては、前記第1の膜が第1の絶縁膜であり、前記第2の膜が第1の導電膜であり、前記第5の工程の後に、前記素子活性領域の前記半導体基板上に第2の絶縁膜を、前記導電膜上に第3の絶縁膜を形成する第6の工程と、前記素子活性領域上及び前記第1の絶縁膜上を含む全面に第2の導電膜を形成し、前記第2の導電膜を前記素子活性領域上及び前記第1の導電膜上に所定パターンに残す第7の工程と、前記素子活性領域上を含む全面に不純物を導入し、前記素子活性領域における前記第2の導電膜の両側の前記半導体基板の表面領域に一対の拡散層を形成する第8の工程と、前記素子活性領域の近傍の前記半導体基板に不純物を導入して、前記拡散層とは別の拡散層を形成する第9の工程と、前記別の拡散層と接続され前記別の拡散層を介して前記素子活性領域に所定電圧を印可する電極を形成する第10の工程とを有する。

0055

本発明の半導体装置の製造方法の一態様例においては、前記第7の工程において、前記第2の導電膜を前記第1及び第2の素子活性領域にわたる島状の所定パターンに形成する。

0056

本発明の半導体装置の製造方法の一態様例においては、前記第7の工程において、前記第2の導電膜を前記第1及び第2の素子活性領域でそれぞれ別体の島状の所定パターンに形成するとともに、第10の工程の後に、前記第1及び第2の素子活性領域に形成された前記第2の導電膜を電気的に接続する第11の工程を更に有する。

0057

本発明の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記半導体基板の表面領域の所定範囲に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上において第1の島状の導電膜を形成するとともに第1の開口部と前記第1の島状の導電膜を囲み前記第1の拡散層よりも広い第2の開口部とを有するシールドプレート電極を形成する第4の工程と、全面に第2の絶縁膜を形成して、前記第1の島状の導電膜及び前記シールドプレート電極を埋め込む第5の工程と、前記第1の開口部内に存する前記第2の絶縁膜及び前記第1の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第6の工程と、前記素子活性領域における前記半導体基板上に第3の絶縁膜及び第2の導電膜を順に積層する第7の工程と、前記第2の導電膜を選択的に除去して、少なくとも前記素子活性領域の前記半導体基板上に前記第3の絶縁膜を介して第2の島状の導電膜を形成する第8の工程と、前記素子活性領域上を含む全面に第2の不純物を導入し、前記素子活性領域における前記第2の島状の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第9の工程と、前記第1の島状の導電膜と前記第2の島状の導電膜を電気的に接続して一体の浮遊ゲート電極を形成する第10の工程とを有する。

0058

本発明の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記半導体基板の表面領域の所定範囲に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上において第1の島状の導電膜を形成するとともに第1の開口部と前記第1の島状の導電膜を囲み前記第1の拡散層よりも広い第2の開口部とを有するシールドプレート電極を形成する第4の工程と、全面に第2の絶縁膜を形成して、前記第1の島状の導電膜及び前記シ
ルドプレト電極を埋め込む第5の工程と、前記第1の開口部内に存する前記第2の絶縁膜及び前記第1の絶縁膜を前記半導体基板が露出するまで除去して、素子活性領域を画定する第6の工程と、前記素子活性領域における前記半導体基板上に第3の絶縁膜を形成する第7の工程と、前記第2の絶縁膜を穿って、前記第1の島状の導電膜を露出させる開孔を形成する第8の工程と、前記素子活性領域を含む全面に第2の導電膜を形成して、前記開孔を充填する第9の工程と、前記第2の導電膜を前記開孔から前記素子活性領域上へ連なるパターンを残すように選択的に除去して、前記第1の島状の導電膜とともに一体の浮遊ゲート電極を形成する第10の工程と、前記素子活性領域上に第2の不純物を導入し、前記素子活性領域における前記第2の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第11の工程とを有する。

0059

本発明の半導体装置の製造方法の一態様例においては、前記第1の工程と前記第2の工程の間に、前記半導体基板と逆導電型の第3の不純物を導入して、前記半導体基板の表面領域に第3の拡散層を形成する第11の工程を更に有し、前記第2の工程において、前記第3の拡散層の範囲内に前記第3の拡散層よりも浅く前記第1の拡散層を形成する。

0060

本発明の半導体装置の製造方法の一態様例においては、前記第1の工程と前記第2の工程の間に、前記半導体基板と逆導電型の第3の不純物を導入して、前記半導体基板の表面領域に第3の拡散層を形成する第11の工程を更に有し、前記第2の工程において、前記第3の拡散層の範囲内に前記第3の拡散層よりも浅く前記第1の拡散層を形成する。

0061

本発明の半導体装置の製造方法は、半導体基板上の所定領域に第1の絶縁膜を形成し、前記第1の絶縁膜に覆われていない前記半導体基板上に第2の絶縁膜を形成する第1の工程と、第1の不純物を導入して、前記第2の絶縁膜の下層の前記半導体基板の表面領域に第1の拡散層を形成する第2の工程と、前記第1の絶縁膜及び第2の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の導電膜を前記第1又は第2の絶縁膜が露出するまで選択的に除去して、前記第1の拡散層上で第1の島状の導電膜を形成するとともに第2の島状の導電膜を前記第1の絶縁膜上に形成し同時に前記第1の島状の導電膜及び前記第2の島状の導電膜をそれぞれ囲む開口部を有するシールドプレート電極を形成する第4の工程と、前記第1の島状の導電膜と前記第2の島状の導電膜を電気的に接続して浮遊ゲート電極を形成する第5の工程と、前記第2の島状の導電膜を囲む開口部に不純物を導入して、前記第2の島状の導電膜の両側の前記半導体基板の表面領域に一対の第2の拡散層を形成する第6の工程とを有する。
〔作用〕

0062

本発明においては、不揮発性半導体メモリの制御ゲートとして機能する導電体層を半導体基板の表面領域に形成し、当該導電体層の側面から下面にかけての領域を絶縁膜によって完全に覆っている。これにより、データの消去時に制御ゲートに高電圧が印可された場合でも、導電体層の外郭部における耐圧を高く保つことが可能となる。そして、不揮発性半導体メモリのトンネル酸化膜の両側における半導体基板の表面領域に一対の拡散層が形成され、この拡散層を含む素子活性領域に所定の基板電位を印可するための電極を設けている。これにより、しきい値の変動を最小限に抑えて、書き込み、読み出しを安定的に行うことが可能である。

発明の効果

0063

本発明によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートが十分に耐えることができ、誤動作を防止して信頼性の高い半導体装置を実現できる。

発明を実施するための最良の形態

0064

以下、本発明を適用したいくつかの具体的な実施形態について、図面を参照しながら詳細に説明する。

0065

(第1の実施形態)
先ず、第1の実施形態について説明する。この第1の実施形態においては、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。また、EEPROMの形成と同時に周辺回路部としてのCMOSインバータを形成する方法もあわせて説明する。図1は、このEEPROM及びCMOSインバータを示す概略平面図であり、図2及び図3は、このEEPROMとCMOSインバータの製造方法を工程順に示す図1中の一点鎖線A−A’に沿った概略断面図である。

0066

先ず、図2(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。

0067

次に、図2(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4,71,72を画定する。このとき、素子領域3,4及び素子領域71,72は、フィールド酸化膜2を介して電気的に分離されて近接することになる。ここで、素子領域3,4はEEPROMが形成される領域となり、素子領域71,72はCMOSインバータが形成される領域となる。

0068

次に、図2(c)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を熱酸化して、イオン注入用キャップ絶縁膜14,1573,74を膜厚が10nm〜20nm程度となるように形成する。

0069

続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、キャップ絶縁膜14を介して、素子領域3における単結晶シリコン層13内に、表層から埋め込み酸化膜12上にまでの深さ方向の全域にn型不純物がイオン注入される。

0070

そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。これにより、不純物拡散層17は側面から下面にかけてフィールド酸化膜2と埋め込み酸化膜12によって覆われた構造となる。

0071

次に、図2(d)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク75を形成する。そして、このレジストマスク75をマスクとして、n型不純物、ここではリン(P)をドーズ量1×1012(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72における単結晶シリコン層13内にキャップ絶縁膜74を介してn型不純物がイオン注入される。

0072

そして、レジストマスク75を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、CMOSインバータのnウェル領域76を形成する。その後、キャップ絶縁膜14,15,73,74を除去する。

0073

次に、図2(e)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を再び熱酸化して、素子領域3,における不純物拡散層17の表面には、膜厚が15nm〜20nm程度の酸化膜18を、素子領域71,72における単結晶シリコン層13の表面には、膜厚が15〜20nm程度のゲート酸化膜77,78を形成する。その後、レジストマスク87を形成し、素子領域4以外を覆い、上述した熱酸化によって素子領域4上に形成された酸化膜をエッチングにより除去する。

0074

次に、図3(a)に示すように、レジストマスク87を除去した後、再度熱酸化することによって、素子領域4における単結晶シリコン層13の表面は膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。

0075

次に、図3(b)に示すように、素子領域3,4,71,72上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域3上から素子領域4上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート20を形成する。そして、同時にこの多結晶シリコン膜からなるCMOSインバータのゲート電極79,80を形成する。

0076

具体的には、浮遊ゲート20は、図1に示すように、素子領域3上では隣接するフィールド酸化膜2間にかけて酸化膜18を介して素子領域3を覆う形状に形成されるとともに、素子領域4上ではトンネル酸化膜19を介して所定幅帯状に形成される。また、CMOSインバータのゲート電極79,80は各素子領域71,72上とフィールド酸化膜2を跨がるようにして形成される。

0077

このように、多結晶シリコン膜を形成した後のパターニングによって、浮遊ゲート20とCMOSインバータのゲート電極79,80を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極79,80はフィールド酸化膜2上で接続されるようにパターニングしてもよい。

0078

続いて、フォトリソグラフィーにより素子領域4,71のみが露出する形状にフォトレジストを加工してレジストマスク81を形成する。この際、素子領域4の一部を覆うようにレジストマスク81を形成する。そして、n型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4における浮遊ゲート20の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク81によって覆われた領域に砒素がイオン注入されることはない。

0079

同時にCMOSインバータのゲート電極79の両側の単結晶シリコン層13内にゲート酸化膜77を介して砒素がイオン注入される。

0080

次に、図3(c)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク82を形成する。そして、このレジストマスク82をマスクとして、p型不純物、ここではホウ素(B)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72におけるCMOSインバータのゲート電極80の両側の単結晶シリコン層13内に、ゲート酸化膜78を介してp型不純物がイオン注入される。

0081

そして、レジストマスク82を除去した後、素子領域4の一部の領域であってn型の不純物がイオン注入されなかった領域に、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。このイオン注入は
前述した素子領域72へのイオン注入と同一工程で行ってもよい。

0082

その後、図3(d)に示すように、SOI基板1にアニール処理を施すことによりEEPROMの制御ゲートのソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時にCOSインバータpウェル領域、nウェル領域76にも一対の不純物拡散層83,84及び不純物拡散層85,86を形成する。

0083

そして、素子領域4 の一部にイオン注入されたホウ素(B)によって、p型不純物拡散層195を不純物拡散層21と隣接して形成する。

0084

しかる後、層間絶縁膜196を形成し、p型不純物拡散層195を露出させるコンタクト孔197を形成する。その後、コンタクト孔197を充填しp型不純物拡散層195と接続されるアルミニウム電極198をスパッタ法により形成する。

0085

その後、接続用の配線層等を形成し、第1の実施形態のEEPROMを完成させる。好適には、配線層の形成の際に不純物拡散層83,84のうちのドレイン側と不純物拡散層85,86のうちのソース側を電気的に接続するようにする。

0086

第1の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間の単結晶シリコン層13に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、素子領域3では、浮遊ゲート20が制御ゲートである不純物拡散層17と酸化膜18を介して対向し、浮遊ゲート20と不純物拡散層17とが酸化膜18を誘電体膜として容量結合する。

0087

そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子が単結晶シリコン層13から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート17は、下面を埋め込み酸化膜12によって、側面をフィールド酸化膜によって覆われており、シリコン半導体基板部11から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板部11への降伏現象が起こることはない。

0088

さらに、第1の実施形態においては、EEPROMのソース/ドレインの一方である不純物拡散層21に隣接するp型不純物拡散層195を設けている。そして、このp型不純物拡散層195にアルミニウム電極198を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。

0089

従って、第1の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。

0090

更に、半導体基板として、シリコン半導体基板部11上に、埋め込み酸化膜12を介して単結晶シリコン層13が設けられてなるSOI基板1を用いるため、動作速度やリ−ク電流特性を向上させることができる。

0091

また、第1の実施形態によれば、EEPROMの周辺回路部として、CMOSインバー
タを同時に形成することができ、この際にゲート電極79,80を浮遊ゲート20と同一の多結晶シリコン膜からパターニングして形成するため、工程を煩雑化することなく両者を同時に形成することができる。

0092

なお、第1の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域3上と素子領域4上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。この場合には電気的接続と同時にアルミニウム電極198を形成することが可能である。

0093

また、第1の実施形態においては、SOI基板1に形成する素子分離構造としてLOCOS法によるフィールド酸化膜2を例示したが、他の素子分離構造、例えばシャロートレンチ素子分離構造(STI)や、フィールドシールド素子分離構造によって素子分離を行ってもよい。一例として図4に、シャロートレンチ素子分離構造によって素子分離を行った例を示す。

0094

このようにシャロートレンチ素子分離構造においては、SOI基板1の埋め込み酸化膜12に達するように溝88を形成し、溝88をシリコン酸化膜89によって埋め込むため、素子分離幅は溝88の幅によって決定される。

0095

これにより、LOCOS法におけるバーズビーク等の問題を回避できるため、、更なる半導体素子の微細化を達成することが可能である。

0096

(第2の実施形態)
以下、本発明の第2の実施形態について説明する。この第2の実施形態においては、第1の実施形態と同様にEEPROMの構成を製造方法とともに例示するが、第1の実施形態と異なりSOI基板を用いず、また素子分離としてトレンチ分離を用いる点で相違する。図5は、このEEPROMを示す概略平面図であり、図6及び図7は、このEEPROMの製造方法を工程順に示す図5中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して説明を省略する。

0097

先ず、図6(a)に示すように、p型のシリコン半導体基板31上に膜厚50nm程度のシリコン酸化膜32を介して膜厚1.5μm程度にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、所定形状のレジストマスク33を形成する。

0098

続いて、レジストマスク33をマスクとして、シリコン半導体基板31をドライエッチングし、レジストマスク33の両側に、シリコン半導体基板31の表面からの深さが0.4μm程度の溝34a,34b,34cを形成する。

0099

次に、図6(b)に示すように、レジストマスク33を灰化処理等により除去した後、シリコン半導体基板31上にCVD法によりシリコン酸化膜36を溝34,35の深さより大きい膜厚、ここでは0.6μm〜1.0μm程度に堆積して、溝34a,34b,34cをこのシリコン酸化膜36で埋め込む。

0100

次に、図6(c)に示すように、シリコン酸化膜36上にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝34aのみの上部に相当するシリコン酸化膜36の所定部位を露出させる形状のレジストマスク37を形成する。

0101

続いて、レジストマスク37をマスクとして、シリコン酸化膜36をドライエッチングしてシリコン酸化膜36に溝38を形成する。具体的には、この溝38を、シリコン酸化膜36にシリコン半導体基板31(の溝34)の表面には達しない程度の所定深さ、ここではシリコン半導体基板31の表面から深さ0.2μm程度とし、しかも溝34aより狭い所定幅に形成する。

0102

次に、図6(d)に示すように、レジストマスク37を灰化処理等により除去した後、シリコン酸化膜36上にCVD法により、ノンドープの多結晶シリコン膜39を溝38の深さより大きい膜厚、ここでは0.5μm〜1.0μm程度に堆積して、溝38をこの多結晶シリコン膜39で埋め込む。その後、多結晶シリコン膜39にn型不純物、ここではリン(P)をドープする。

0103

次に、図6(e)に示すように、シリコン半導体基板31をストッパーとして、多結晶シリコン膜39及びシリコン酸化膜36を例えば化学機械研磨法CMP法)により研磨し、表面を平坦化する。ここで、図6(d)の破線II−IIで示すように、シリコン半導体基板31の表面(最上面)が若干量、ここでは0〜0.05μm程度研磨されるように、化学機械研磨を行う。このとき、表面が平坦化されることにより、溝34a,34b,34c内にシリコン酸化膜36が充填されてトレンチ分離がなされ、素子領域40a,40bが形成されるとともに、溝38内に多結晶シリコン膜39が充填される。溝34a,34b,34c内のシリコン酸化膜36が素子分離用絶縁膜として機能するとともに、溝38内の多結晶シリコン膜39が制御ゲートとして機能することになる。このように、1回の研磨により素子分離用絶縁膜と制御ゲートの形成が同時に行われるため、工程が短縮化される。

0104

続いて、露出した素子領域40a,40bにおけるシリコン半導体基板31の表面及び多結晶シリコン膜39の表面を熱酸化して、イオン注入用のキャップ絶縁膜(不図示)を膜厚が10nm〜20nm程度となるように形成する。

0105

続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素(B)をドーズ量を1×1012(1/cm2 )としてイオン注入する(図示は省略する)。

0106

次に、図7(a)に示すように、キャップ絶縁膜を除去した後、溝38内の多結晶シリコン膜39の表面及び素子領域40a,40bにおけるシリコン半導体基板31の表面を熱酸化して、多結晶シリコン膜39の表面及び素子領域40bの表面には膜厚が15nm〜20nm程度の酸化膜18を、素子領域40aにおけるシリコン半導体基板31の表面には膜厚が8nm〜12nm程度のトンネル酸化膜19をそれぞれ形成する。

0107

続いて、酸化膜18上及びトンネル酸化膜19上を含む全面にCVD法によりノンドープの多結晶シリコン膜45を堆積形成し、この多結晶シリコン膜45にn型不純物、ここではリン(P)をドープする。

0108

次に、図7(b)に示すように、多結晶シリコン膜45にフォトリソグラフィー及びそれに続くドライエッチングを施して、酸化膜18上からトンネル酸化膜19上にわたる多結晶シリコン膜45からなる島状パターンの浮遊ゲート20を形成する。具体的に、浮遊ゲート20は、図5に示すように、溝34a内のシリコン酸化膜36上では、隣接するフィールド酸化膜2間にかけて酸化膜18を介して溝38内の多結晶シリコン膜39と対向する形状に形成されるとともに、素子領域40a上ではトンネル酸化膜19を介して所定幅の帯状に形成される。

0109

続いて、フォトリソグラフィによりレジストマスク26を形成して素子領域40bを覆
った後、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域40aにおける浮遊ゲート20の両側のシリコン半導体基板31内にトンネル酸化膜19を介して砒素がイオン注入される。

0110

次に、図7(c)に示すように、レジストマスク26を除去し、素子領域40b以外を覆うレジストマスク27を形成する。そして、全面にp型不純物、ここではホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。

0111

そして、シリコン半導体基板31にアニール処理を施すことにより、素子領域40aにソース/ドレインとなる一対の不純物拡散層21,22を形成し、素子領域40bにp型不純物拡散層28を形成する。

0112

しかる後、図7(d)に示すように、層間絶縁膜29、コンタクト孔24を形成し、コンタクト孔24を埋め込むアルミニウム電極23をスパッタ法により形成する。ここで、アルミニウム電極23はp型不純物拡散層28と接続されて、シリコン半導体基板31に所定の基板電位を印可するために用いられる。その後、接続用の配線層等を形成し、第2の実施形態のEEPROMを完成させる。

0113

第2の実施形態のEEPROMにおいては、素子領域40aでは、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板31に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、溝34を充填するシリコン酸化膜36a上では、浮遊ゲート20が制御ゲートである多結晶シリコン膜39と酸化膜18を介して対向し、浮遊ゲート20と多結晶シリコン膜39とが酸化膜18を誘電体膜として容量結合する。

0114

そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(多結晶シリコン膜)39に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート39の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板31から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート39は、溝34内のシリコン酸化膜36によってシリコン半導体基板31から十分に絶縁されているため、例えば制御ゲート39に30(V)まで印加しても、シリコン半導体基板31への降伏現象が起こることはない。

0115

さらに、第2の実施形態においては、EEPROMのソース/ドレインが形成された素子領域40aとフィルド酸化膜2を介して隣接する素子領域40bにp型不純物拡散層28を設けている。そして、このp型不純物拡散層28にアルミニウム電極23を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。

0116

従って、第2の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート39が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。

0117

なお、第2の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜18を介した多結晶シリコン膜39上と素子領域40
上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。

0118

(変形例)
以下、第2の実施形態の変形例について説明する。この変形例は、第2の実施形態とほぼ同様であるが、製造工程が若干相違する。図8は、このEEPROMの製造方法を工程順に示す概略断面図である。なお、第2の実施形態のEEPROMに対応する部材等については同符号を記して説明を省略する。

0119

先ず、図6(b)までの工程は第2の実施形態と同様であり、シリコン半導体基板31上にCVD法によりシリコン酸化膜36を堆積して、溝34a,34b,34cをこのシリコン酸化膜36で埋め込む。

0120

次に、図8(a)に示すように、シリコン半導体基板31をストッパーとして、シリコン酸化膜36を例えば化学機械研磨法(CMP法)により研磨し、表面を平坦化する。溝34a,34b,34c内にシリコン酸化膜36が充填されてトレンチ分離がなされ、素子領域63a,63bが形成される。

0121

次に、図8(b)に示すように、全面に熱酸化し、膜厚50nm程度のシリコン酸化膜46を形成し、シリコン酸化膜36上を含むシリコン半導体装置31の全面にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝34aのみの上部に相当するシリコン酸化膜36の所定部位を露出させる形状のレジストマスク61を形成する。

0122

続いて、レジストマスク61をマスクとして、シリコン酸化膜36をドライエッチングしてシリコン酸化膜36に溝38を形成する。具体的には、この溝38を、シリコン酸化膜36にシリコン半導体基板31(の溝34a)の表面には達しない程度の所定深さ、ここでは深さ0.2μm程度とし、しかも溝34aより狭い所定幅に形成する。

0123

次に、図8(c)に示すように、レジストマスク61を灰化処理等により除去した後、シリコン酸化膜36,46上にCVD法により、ノンドープの多結晶シリコン膜62を溝38の深さより大きい膜厚、ここでは0.4μm〜1.0μm程度に堆積して、溝38をこの多結晶シリコン膜62で埋め込む。その後、多結晶シリコン膜62にn型不純物、ここではリン(P)をドープする。

0124

次に、図8(d)に示すように、素子領域63aにおけるシリコン半導体基板31をストッパーとして、多結晶シリコン膜62を例えば化学機械研磨法(CMP法)により研磨し、表面を平坦化する。このとき、表面が平坦化されることにより、溝38内に多結晶シリコン膜62が充填され、溝38内の多結晶シリコン膜62が制御ゲートとして機能することになる。

0125

続いて、露出したシリコン半導体基板31の表面及び多結晶シリコン膜62の表面を熱酸化して、イオン注入用のキャップ絶縁膜(不図示)を膜厚が10nm〜20nm程度となるように形成する。

0126

続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素(B)をドーズ量を1×1012(1/cm2 )としてイオン注入する(図示は省略する)。

0127

しかる後、第2の実施形態と同様に、図7(a)〜図7(d)に示す各工程を順次行い、酸化膜18を介した溝34内の多結晶シリコン膜62上からトンネル酸化膜19を介し
た素子領域63bにわたる所定形状の浮遊ゲート20をパターン形成し、層間絶縁膜やコンタクト孔、接続用の配線層の形成等の後工程を経て、第2の実施形態の変形例のEEPROMを完成させる。

0128

第2の実施形態の変形例のEEPROMにおいては、素子領域63bでは、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板31に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、溝34を充填するシリコン酸化膜36上では、浮遊ゲート20が制御ゲートである多結晶シリコン膜62と酸化膜18を介して対向し、浮遊ゲート20と多結晶シリコン膜39とが酸化膜18を誘電体膜として容量結合する。

0129

そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(多結晶シリコン膜)62に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート39の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板31から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート62は、溝34内のシリコン酸化膜36によってシリコン半導体基板31から十分に絶縁されているため、例えば制御ゲート62に30(V)まで印加しても、シリコン半導体基板31への降伏現象が起こることはない。

0130

従って、第2の実施形態の変形例によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート62が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。

0131

なお、この変形例においても、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜18を介した多結晶シリコン膜62上と素子領域63b上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。

0132

(第3の実施形態)
以下、本発明の第3の実施形態について説明する。この第3の実施形態においては、第1の実施形態と同様にEEPROMの構成を製造方法とともに例示するが、第1の実施形態と異なりSIMOX法を用いる点で相違する。図9は、このEEPROMを示す概略平面図であり、図10及び図11は、このEEPROMの製造方法を工程順に示す図9中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して説明を省略する。

0133

先ず、図10(a)に示すように、単結晶シリコンからなるp型のシリコン半導体基板41上に、膜厚100nm程度のシリコン酸化膜42を介してCVD法によりシリコン酸化膜43を膜厚1.5μm〜2.0程度に堆積形成し、このシリコン酸化膜43にフォトリソグラフィー及びそれに続くドライエッチングを施して、シリコン酸化膜42の所定部位を露出させる。

0134

次に、図10(b)に示すように、全面にドーズ量0.1〜2.4×1018(1/cm2 )、加速エネルギー180(keV)の条件で酸素イオン注入する。このとき、シリコン酸化膜42を介してシリコン半導体基板41内の所定深さに酸素イオンが注入され、続いて1100℃〜1250℃の温度で2〜6時間のアニール処理をシリコン半導体基板41に施すことにより、シリコン酸化膜43のパターンに倣った埋め込み酸化膜44が形成
される。

0135

次に、図10(c)に示すように、HF溶液を用いたウェットエッチングによりシリコン酸化膜42,43を除去した後、いわゆるLOCOS法によりシリコン酸化膜41を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、シリコン半導体基板41上に素子領域4,51,53を画定する。ここで、素子領域51は、フィールド酸化膜2の形成により埋め込み酸化膜44の各端部が隣接するフィールド酸化膜2と接続され、これらフィールド酸化膜2と埋め込み酸化膜44により、シリコン半導体基板41の一部が残りのシリコン半導体基板41から電気的に分離されて形成されてなる島状領域である。

0136

続いて、素子領域4,51,53におけるシリコン半導体基板41の表面を熱酸化して、後述するイオン注入用のキャップ絶縁膜14,15,255を膜厚が10nm〜20nm程度となるように形成する。

0137

次に、図10(d)に示すように、フォトレジストを塗布し、フォトリソグラフィーにより素子領域4,53側のみを覆う形状にフォトレジスト47を加工する。そして、このフォトレジスト47をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域51におけるシリコン半導体基板41内にキャップ絶縁膜14を介してn型不純物がイオン注入される。そして、フォトレジストを灰化処理等により除去し洗浄した後、シリコン半導体基板41にアニール処理を施すことにより、制御ゲートとして機能する不純物拡散層17を形成する。

0138

次に、図11(a)に示すように、素子領域4,51におけるシリコン半導体基板41の表面を再び熱酸化して、素子領域51,53におけるシリコン半導体基板41の表面には膜厚が15nm〜20nm程度の酸化膜18,256を、素子領域4におけるシリコン半導体基板41の表面には膜厚が8nm〜12nm程度のトンネル酸化膜19をそれぞれ形成する。

0139

次に、図11(b)に示すように、素子領域4,51上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。

0140

続いて、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上から素子領域51上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート20を形成する。具体的に、浮遊ゲート20は、図7に示すように、素子領域51上では隣接するフィールド酸化膜2間にかけて酸化膜18を介して素子領域51を覆う形状に形成されるとともに、素子領域4上ではトンネル酸化膜19を介して所定幅の帯状に形成される。

0141

続いて、フォトリソグラフィによりレジストマスク59を形成して素子領域53を覆った後、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4における浮遊ゲート20の両側のシリコン半導体基板41内にトンネル酸化膜19を介して砒素がイオン注入される。

0142

次に、図11(c)に示すように、レジストマスク59を除去し、素子領域53以外を覆うレジストマスク54を形成する。そして、全面にp型不純物、ここではホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオ
ン注入する。そして、シリコン半導体基板41にアニール処理を施すことにより、素子領域4においてソース/ドレインとなる一対の不純物拡散層21,22を形成し、素子領域53にp型不純物拡散層55を形成する。

0143

しかる後、図11(d)に示すように、層間絶縁膜56を形成し、p型不純物拡散層55を露出させるコンタクト孔57を形成する。その後、コンタクト孔57を充填しp型不純物拡散層55と接続されるアルミニウム電極58をスパッタ法により形成する。

0144

その後、接続用の配線層等を形成し、第3の実施形態のEEPROMを完成させる。

0145

第3の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板41に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、素子領域51では、浮遊ゲート20が制御ゲートである不純物拡散層17と酸化膜18を介して対向し、浮遊ゲート20と不純物拡散層17とが酸化膜18を誘電体膜として容量結合する。

0146

そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板41から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート17は、埋め込み酸化膜44及びその両側に接続されたフィールド酸化膜2によってシリコン半導体基板41から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板41への降伏現象が起こることはない。

0147

さらに、第3の実施形態においては、EEPROMのソース/ドレインが形成された素子領域4とフィ−ルド酸化膜2を介して隣接した素子領域53に、p型不純物拡散層55を設けている。そして、このp型不純物拡散層55にアルミニウム電極57を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。

0148

従って、第3の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。

0149

なお、第3の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域4上と素子領域51上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。

0150

また、素子領域4においても埋め込み酸化膜44をあらかじめ形成しておくことによって、後に形成されるフィールド酸化膜2とこの埋め込み酸化膜44を接続して、素子領域44もシリコン半導体基板41から電気的に分離されてなる島状領域としてもよい。

0151

(第4の実施形態)
以下、本発明の第4の実施形態について説明する。この第4の実施形態においては、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示するが、素子分離構造をフィールドシールド素子分離構造とし、シールドプレート電極と浮遊ゲート電極をとと
もに形成する点で第1〜第3の実施形態と相違する。図12は、このEEPROMを示す概略平面図であり、図13図16は、このEEPROMの製造方法を工程順に示す図12中の一点鎖線A−A’に沿った概略断面図である。

0152

まず、図13(a)に示すように、p型シリコン半導体基板101上を熱酸化処理して熱酸化膜102を形成し、図13(b)に示すように、この熱酸化膜102上に開口部106を有するレジスト107を通常のフォトリソグラフィ工程により形成する。

0153

次に、図13(c)に示すように、n型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置にn型の不純物拡散層108を形成する。

0154

次に、図13(d)に示すように、レジスト107を除去した後、低圧CVD法によりリン(P)を添加させながら厚さ0.1〜0.3μm程度のリン(P)ドープ多結晶シリコン膜109を形成し、続けて、低圧CVD法によりリン(P)ドープ多結晶シリコン膜109上にシリコン酸化膜110を厚さ0.1〜0.3μm程度形成する。

0155

次に、図14(a)に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜110を選択的に除去して下層のリン(P)ドープ多結晶シリコン膜109を露出させる。この際、不純物拡散層108の上層にシリコン酸化膜110を残し、またシリコン酸化膜109が広範囲に渡って除去される開口部126を形成するようにシリコン酸化膜110を選択的に除去する。

0156

次に、図14(b)に示すように、シリコン酸化膜110をマスクとして多結晶シリコン膜111をエッチング除去して下層の熱酸化膜102を露出させる。これによって、リン(P)ドープ多結晶シリコン膜109はシリコン酸化膜110の形状に倣って分断されてシールドプレート電極111が形成される。また、同時にシールドプレート電極111から所定の間隔をおいてフローティングゲート電極112が不純物拡散層108上に形成される。

0157

このように、シールドプレート電極111の形成と同時にフローティングゲート電極112を形成することができるので、製造工程を短縮化することが可能となる。

0158

そして、フローティングゲート電極112は熱酸化膜102を介して不純物拡散層108と容量結合する。

0159

ところで、このn型である不純物拡散層108とp型シリコン半導体基板101の接合部位のようなpn接合降伏耐圧は、一般的にp型濃度の増加に伴って低下するとともに、n型濃度の増加に伴って大きくなることが知られている。

0160

しかし、いわゆるLOCOS法によって素子分離を行った場合、LOCOS法においては熱酸化によってフィールド酸化膜を形成するため、素子分離端位置精度の確保に限界があり、またフィールド酸化膜の下層にチャンネルストッパー層を形成した場合にはp型シリコン半導体基板のp型濃度を増加させることになってしまう。また、このチャンネルストッパー層の位置を精度良く保つことも容易でなかった。

0161

従って、例えば不純物拡散層108の近傍にLOCOS法によりフィールド酸化膜を形成しようとすると、チャンネルストッパー層の影響により不純物拡散層108の界面近傍におけるp型シリコン半導体基板101のp型不純物濃度が上昇して、上述した降伏耐圧が減少することがあった。

0162

しかし、この第4の実施形態においては、シールドプレート電極111を上述したようにパターニングによって形成し、これを埋設したフィールドシールド素子分離構造を形成するため、シールドプレート電極111の位置を精度良く形成することができる。

0163

従って、図14(b)に示すように、不純物拡散層108とシールドプレート電極111の間隔を所定の距離(X1 及びX2 )だけ精度良く離間させて形成することができる。そして、シールドプレート電極111に所定の電圧を印加してp型シリコン半導体基板101の電位を固定することによって、不純物拡散層108近傍におけるp型シリコン半導体基板101のp型不純物濃度の上昇を抑止することができる。

0164

また、シールドプレート電極111に特定の電圧を印加することでp型シリコン半導体基板101の表面領域の電位を任意の値に可変させることもできる。従って、フローティングゲート電極112と熱酸化膜102を介して容量結合する不純物拡散層108に高電圧がかけられた場合、シールドプレート電極111に最適の電圧を印加することで不純物拡散層108とp型シリコン半導体基板101の接合部位における耐圧をより高めることができる。

0165

次に、図14(c)に示すように、低圧CVD法により全面に厚さ0.3〜0.5μm程度のシリコン酸化膜113を形成する。これによって、シールドプレート電極111とフローティングゲート電極112の間の隙間は完全に埋められる。また、図14(a)に示す開口部126において露出したシールドプレート電極111の側面が覆われて、シールドプレート電極111とフローティングゲート電極112が熱酸化膜102及びシリコン酸化膜110とシリコン酸化膜113が一体となったシリコン酸化膜127によって埋設される。

0166

次に、図14(d)に示すように、p型シリコン半導体基板101が露出するまでシリコン酸化膜127をエッチング除去する。そして、フィールドシールド素子分離構造128によって画定された素子形成領域129を形成する。

0167

ここで、フローティングゲート電極112と隣接するシールドプレート電極111との間隔はエッチングの際に間のシリコン酸化膜127が除去されてp型シリコン半導体基板101が露出しないようにあかじめ調節されている。

0168

次に、素子形成領域129におけるp型シリコン半導体基板101表面を熱酸化処理して、厚さ8〜10nm程度のトンネル酸化膜114を形成する。そして、素子形成領域129を含む全面に低圧CVD法により、リン(P)を添加させながら厚さ0.2〜0.4μmのリン(P)ドープ多結晶シリコン膜115を形成し、続けて低圧CVD法により厚さ0.2〜0.4μm程度のシリコン酸化膜116を形成する。この状態を図15(a)に示す。

0169

次に、図15(b)に示すように、フォトリソグラフィ及びこれに続くドライエッチングによりシリコン酸化膜116を選択的に除去し、さらにこのパターニングされたシリコン酸化膜116をマスクとしてドライエッチングを施し、リン(P)ドープ多結晶シリコン膜115を除去する。

0170

これによって図15(c)に示すようなフローティングゲート電極117が形成される。このフローティングゲート電極117は平面的には図12に示すように、素子形成領域129を分断するように形成され、その端部は不純物拡散層108と容量結合するフローティングゲート電極112の近傍まで達する。

0171

次に、図15(d)に示すように、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物であるリン(P)を30〜50kev程度の加速エネルギー、1×1013〜3×1013/cm2 程度のドーズ量でイオン注入して低濃度の不純物拡散層118を形成する。

0172

次に、図16(a)に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極117及びシリコン酸化膜116の側壁を覆うサイドウォール119を形成する。

0173

そして、図16(b)に示すように、このサイドウォール119、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物である砒素(As)を30kev程度の加速エネルギー、1.0×1015/cm2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、900℃程度の温度条件熱処理を行って、メモリセルトランジスタソース層121及びドレイン層122を形成する。

0174

次に、図16(c)に示すように、全面に層間絶縁膜であるBPSG膜123を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極112、フローティングゲート電極117、不純物拡散層108、ソース層121及びドレイン層122を露出させるコンタクトホール124を開孔する。

0175

そして、図16(d)に示すように、スパッタ法によりアルミニウム配線層125を形成し、パターニングを行うことでフローティングゲート電極112とフローティングゲート電極117を電気的に導通させて一体のフローティングゲート電極とする。そして、不純物拡散層108、ソース層121及びドレイン層122と導通する各配線を施して図12及び図16(d)に示すようなEEPROMを完成させる。

0176

なお、フローティングゲート電極112とフローティングゲート電極117の接続は上述したように上層にアルミニウム配線層125を形成せずに行っても良い。この場合には例えば図15(a)に示す工程でリン(P)ドープ多結晶シリコン膜115を形成する前にシリコン酸化膜127にフローティングゲート電極112を露出させる開孔を形成しておけば、リン(P)ドープ多結晶シリコン膜115の形成の際、この開孔が充填されることにより接続することができる。

0177

そして、図15(c)に示す工程でリン(P)ドープ多結晶シリコン膜115をパターニングすることでフローティングゲート電極112とフローティングゲート電極117を一体とすることができる。

0178

第4の実施形態のEEPROMにおいては、制御ゲートである不純物拡散層108とシールドプレート電極111の間に所定の距離(X1 及びX2 )がとられており、シールドプレート電極111に所定の電圧を印加することによって、不純物拡散層108の近傍におけるp型シリコン半導体基板101のp型不純物濃度の上昇を抑止することができる。

0179

このようなpn接合の降伏耐圧はp型の不純物の濃度、すなわちこの場合ではp型シリコン半導体基板101のp型不純物の濃度の増加に伴って低下するため、p型の濃度の上昇を抑えたことでこの接合面における絶縁耐圧を上げることができる。

0180

また、シールドプレート電極111の形成とフローティングゲート電極112の形成を同じエッチング工程内で同時に行うことができるので、特別にゲート用の多結晶シリコン
膜の堆積工程を必要としない。従って工程を煩雑にすることなく、フローティングゲート電極112の形成が可能となる。

0181

そして、例えばデータの消去時には、ソース層121、ドレイン層122を0(V)とし、制御ゲートである不純物拡散層108に20(V)程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜102とトンネル酸化膜114との容量結合比で、不純物拡散層108の電圧がフローティングゲート電極117にも印加され、トンネル酸化膜114を介して電子がp型シリコン半導体基板101から注入される。これにより、トンネル酸化膜114を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで不純物拡散層108と接合するp型シリコン半導体基板101のp型不純物の濃度が低く抑えられているため、不純物拡散層108に高電圧を印加しても降伏現象が起こることはない。

0182

従って、第4の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層108が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性が向上し、製造工程の短縮化が達成されたEEPROMが実現される。

0183

(第5の実施形態)
以下、本発明の第5の実施形態について説明する。この第5の実施形態においては第4の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成したEEPROMを例示し、第4の実施形態における不純物拡散層108とp型シリコン半導体基板101との接合面における絶縁耐圧をより向上させたEEPROMの構成を製造方法とともに説明する。図17は、このEEPROMを示す概略平面図であり、図18図22は、このEEPROMの製造方法を工程順に示す図17中の一点鎖線A−A’に沿った概略断面図である。なお、第4の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。

0184

まず、図18(a)に示すように、p型シリコン半導体基板101上を熱酸化処理して熱酸化膜102を形成し、この熱酸化膜102上に開口部103を有するレジスト104を通常のフォトリソグラフィ工程により形成する。

0185

次に、図18(b)に示すように、レジスト104をマスクとしてp型の不純物であるホウ素(B)をイオン注入してチャンネルストッパー層105を形成する。このチャンネルストッパー層105は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。

0186

次に、図18(c)に示すように、レジスト104を除去した後、新たに開口部131を有するレジスト132を形成する。そして、レジスト132をマスクとしてp型シリコン半導体基板101と逆導電型のn型の不純物であるリン(P)を加速エネルギー80〜120kev程度、ドーズ量1.0×1012〜2.0×1012/cm程度の条件でイオン注入して、開口部131の位置に拡散層133を形成する。

0187

次に、図18(d)に示すように、レジスト132を除去した後、第4の実施の形態と同様に新たに開口部106を有するレジスト107を形成する。この際、開口部106の幅はレジスト132の開口部131よりも狭く形成する。そして、レジスト107をマスクとしてn型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置に拡散層133よりも浅くn型の不純物拡散層108を形成する。

0188

ここで、拡散層133はリン(P)のイオン注入によってp型シリコン半導体基板101に比して不純物濃度が低く、イントリジック型の拡散層が形成されるため、不純物拡散層108に対してはp型シリコン半導体基板101に比して相対的に絶縁された領域となる。従って、不純物拡散層108に高電圧がかけられた場合、不純物拡散層108と拡散層133の接合部位における耐圧をより高めることができる。

0189

次に、図19(a)に示すように、レジスト107を除去した後、低圧CVD法によりリン(P)を添加させながら厚さ0.1〜0.3μm程度のドープ多結晶シリコン膜109を形成し、続けて、低圧CVD法によりリン(P)ドープ多結晶シリコン膜109上にシリコン酸化膜110を厚さ0.1〜0.3μm程度形成する。

0190

次に、図19(b)に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜110を選択的に除去して下層のリン(P)ドープ多結晶シリコン膜109を露出させる。この際、p型シリコン半導体基板101の表面領域に形成された不純物拡散層108及びチャンネルストッパー層105の上層にシリコン酸化膜110を残し、またシリコン酸化膜110が広範囲に渡って除去される開口部126を形成するようにシリコン酸化膜110を選択的に除去する。

0191

次に、図19(c)に示すように、シリコン酸化膜110をマスクとして多結晶シリコン膜109をエッチング除去して下層の熱酸化膜2を露出させる。これによってリン(P)ドープ多結晶シリコン膜109はシリコン酸化膜110の形状に倣って分断され、チャンネルストッパー層105上にはシールドプレート電極111が形成され、同時にシールドプレート電極111から所定の間隔をおいてフローティングゲート電極112がn型の不純物拡散層108上に形成される。

0192

このように、シールドプレート電極111の形成と同時にフローティングゲート電極112を形成することができるので、製造工程を短縮化することが可能となる。

0193

そして、フローティングゲート電極112は熱酸化膜102を介して不純物拡散層108と容量結合する。

0194

次に、図19(d)に示すように、低圧CVD法により全面に厚さ0.3〜0.5μm程度のシリコン酸化膜113を形成する。これによって、シールドプレート電極111とフローティングゲート電極112の間の隙間は完全に埋められる。また、開口部126に露出したシールドプレート電極111の側面が覆われて、シールドプレート電極111とフローティングゲート電極112が熱酸化膜102及びリコン酸化膜110とシリコン酸化膜113が一体となったシリコン酸化膜127によって埋設される。

0195

次に、図20(a)に示すように、p型シリコン半導体基板101が露出するまでシリコン酸化膜127をエッチング除去する。そして、フィールドシールド素子分離構造128によって画定された素子形成領域129を形成する。

0196

次に、素子形成領域129におけるp型シリコン半導体基板101表面を熱酸化処理して、厚さ8〜10nm程度のトンネル酸化膜114を形成する。そして、素子形成領域129を含む全面に低圧CVD法により、リン(P)を添加させながら厚さ0.2〜0.4μmのリン(P)ドープ多結晶シリコン膜115を形成し、続けて低圧CVD法により厚さ0.2〜0.4μm程度のシリコン酸化膜116を形成する。この状態を図20(b)に示す。

0197

次に、図20(c)に示すように、フォトリソグラフィ及びこれに続くドライエッチ
グによりシリコン酸化膜116を選択的に除去し、さらにこのパターニングされたシリコン酸化膜116をマスクとしてドライエッチングを施し、リン(P)ドープ多結晶シリコン膜115を除去する。

0198

これによって図20(d)に示すようなフローティングゲート電極117が形成される。このフローティングゲート電極117は平面的には図17に示すように、素子形成領域129を分断するように形成され、その端部は不純物拡散層108と容量結合するフローティングゲート電極112の近傍まで達する。

0199

次に、図21(a)に示すように、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物であるリン(P)を30〜50kev程度の加速エネルギー、1×1013〜3×1013/cm2 程度のドーズ量でイオン注入して低濃度の不純物拡散層118を形成する。

0200

次に、図21(b)に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極117及びシリコン酸化膜116の側壁を覆うサイドウォール119を形成する。

0201

そして、図21(c)に示すように、このサイドウォール119、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物である砒素(As)を30kev程度の加速エネルギー、1.0×1015/cm2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、900℃程度の温度条件で熱処理を行って、メモリセルトランジスタのソース層121及びドレイン層122を形成する。

0202

次に、図21(d)に示すように、全面に層間絶縁膜であるBPSG膜123を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極112、フローティングゲート電極117、不純物拡散層108、ソース層121及びドレイン層122を露出させるコンタクトホール124を開孔する。

0203

そして、スパッタ法によりアルミニウム配線層125を形成し、図17に示すようにパターニングを行うことでフローティングゲート電極112とフローティングゲート電極117を電気的に導通させて一体のフローティングゲート電極とする。同時に、アルミニウム配線層125をパターニングして、不純物拡散層108、ソース層121及びドレイン層122と導通する各配線を形成して、図17及び図22に示すようなEEPROMを完成させる。

0204

この第5の実施形態においては、EEPROMのフローティングゲート電極12と対向する不純物拡散層108を形成する前に、p型シリコン半導体基板101の表面領域に不純物拡散層108よりも広い範囲でn型の不純物であるリン(P)を低濃度にイオン注入して、不純物拡散層108に対してはp型シリコン半導体基板101よりも相対的に絶縁された領域である拡散層133を積極的に形成する。

0205

これによって、この拡散層133の範囲内においてp型の不純物濃度を元のp型シリコン半導体基板101より低下させることができる。従って、この接合面における逆方向電圧に対する絶縁耐圧を第4の実施の形態と比してより向上させることができる。

0206

そして、例えばデータの消去時には、ソース層121、ドレイン層122を0(V)とし、制御ゲートである不純物拡散層108に20(V)程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜102とトンネル酸化膜114との容量結合比で、不
純物拡散層108の電圧がフローティングゲート電極117にも印加され、トンネル酸化膜114を介して電子がp型シリコン半導体基板101から注入される。これにより、トンネル酸化膜114を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで不純物拡散層108と接合する拡散層133はn型の不純物のイオン注入によって型不純物の濃度が低く抑えられてp型シリコン半導体基板101に比して相対的に絶縁性が向上しているため、不純物拡散層108に高電圧を印加しても降伏現象が起こることはない。

0207

従って、第5の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層108が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。

0208

(第6の実施形態)
次に、第6の実施形態について説明する。この第6の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、第4の実施形態及び第5の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成した構成を示すが、より簡略化された製造方法をその構成とともに説明する。図23は、このEEPROMを示す概略平面図であり、図24図27は、このEEPROMの製造方法を工程順に示す図23中の一点鎖線A−A’に沿った概略断面図である。また、図28図23中の一点鎖線B−B’に沿った概略断面図である。なお、第4の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。

0209

まず、図24(a)に示すように、p型ウェル拡散層140が形成された半導体基板141の表面を熱酸化処理して熱酸化膜164,膜厚8〜10nm程度のトンネル酸化膜165を別々に形成し、この熱酸化膜164,トンネル酸化膜165上に開口部103を有するレジスト104を通常のフォトリソグラフィ工程により形成する。

0210

次に、図24(b)に示すように、レジスト104をマスクとしてp型の不純物であるホウ素(B)をイオン注入してチャンネルストッパー層105を形成する。このチャンネルストッパー層105は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。

0211

次に、図24(c)に示すように、レジスト104を除去した後、新たに開口部106を有するレジスト107を形成する。そして、レジスト107をマスクとしてn型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置にn型の不純物拡散層108を形成する。

0212

次に、図24(d)に示すように、熱酸化膜164,トンネル酸化膜165上に減圧CVD法によりn型の不純物であるリン(P)を添加させながら多結晶シリコン膜143を形成し、さらに多結晶シリコン膜143上に減圧CVD法によりシリコン酸化膜144を形成する。

0213

次に、図25(a)に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、シリコン酸化膜144と多結晶シリコン膜143を共に選択的に除去して、下層の熱酸化膜164,トンネル酸化膜165を露出させる。これによって、チャンネルストッパー層105上にはシールドプレート電極145が形成され、n型の不純物拡散層108上にはフローティングゲート電極146が形成される。

0214

さらに、この工程では所定の範囲内でシリコン酸化膜144と多結晶シリコン膜143が島状のパターンを残して除去され、この範囲内においてフローティングゲート電極147が形成される。

0215

すなわち、このドライエッチング工程によってシールドプレート電極145、フローティングゲート電極146とともにフローティングゲート電極147を同時に形成することができる。

0216

次に、図25(b)に示すように、全面に減圧CVD法によりシリコン酸化膜148を厚さ250nm程度形成する。

0217

そして、図25(c)に示すように、ドライエッチングを行ってシールドプレート電極145とフローティングゲート電極146,147の側面にのみシリコン酸化膜148が残るようにシリコン酸化膜148を除去する。ここで、フィールドシールド素子分離構造162に囲まれた素子形成領域163が画定される。

0218

その後、全面に減圧CVD法によりシリコン酸化膜149を膜厚20nm程度形成する。

0219

次に、図25(d)に示すように、フローティングゲート電極146及びフローティングゲート電極147上のシリコン酸化膜144にコンタクトホール150,151を形成する。これによって、フローティングゲート電極146,147が露出する。

0220

次に、図26(a)に示すように、減圧CVD法により、全面にリン(P)をドープした多結晶シリコン膜152を厚さ200nm程度形成する。シリコン酸化膜144に形成されたコンタクトホール150,151はこの多結晶シリコン膜152によって充填され、フローティングゲート電極145とフローティングゲート電極146は多結晶シリコン膜152によって電気的に接続される。

0221

次に、図26(b)に示すように、多結晶シリコン膜152上に減圧CVD法によりシリコン酸化膜153を形成する。そして、フォトリソグラフィ及びこれに続くドライエッチングにより図26(c)に示すように、フローティングゲート電極146,147上のみにシリコン酸化膜153を残すようにパターニングを行う。

0222

次に、図26(d)に示すように、残されたシリコン酸化膜153をマスクとしてドライエッチングを行い、多結晶シリコン膜152をパターニングする。図23にその平面構成を示すように、多結晶シリコン膜152は素子形成領域163におけるフローティングゲート電極147から不純物拡散層108上のフローティングゲート電極146まで電気的に接続するようにパターニングされる。

0223

そして、フローティングゲート電極146とフローティングゲート電極147は多結晶シリコン膜152を介して一体のフローティングゲート電極160となる。この状態での図23におけるB−B’線に沿った断面を図28に示す。

0224

次に、図27(a)に示すように、素子形成領域における半導体基板141のp型ウェル拡散層140の表面領域にn型の不純物であるリン(P)を加速エネルギー30kev程度、ドーズ量5.0×1015/cm2 程度の条件でイオン注入する。その後、n型の不純物であるヒ素(As)を加速エネルギー30kev程度、ドーズ量5.0×1015/cm2 程度の条件でイオン注入する。そして900℃程度の温度条件で熱処理を行って、砒素(As)からなるソース層154、ドレイン層155を形成するとともに、拡散係数
砒素(As)よりも大きいリン(P)を広く拡散させて、ソース層154、ドレイン層155を囲むリン(P)からなる不純物拡散層161を形成する。

0225

次に、図27(b)に示すように、全面に層間絶縁膜であるシリコン酸化膜を形成し、リフロー処理を行い表面を平坦化する。そして、不純物拡散層108、ソース層154及びドレイン層155を露出させるコンタクトホール158を開孔する。

0226

そして、スパッタ法によりアルミニウム配線層159を形成し、パターニングを行うことで図23及び図27(b)に示すようなEEPROMを完成させる。

0227

以上示したように第6の実施形態によれば、EEPROMの制御ゲートである不純物拡散層108上にフローティングゲート電極146とフィールドシールド素子分離構造162のシールドプレート電極146を形成すると同時に、フローティングゲート電極147も形成することができる。

0228

従って、不純物拡散層108とp型シリコン半導体基板101との接合面近傍でのp型不純物の濃度の不要な上昇を抑止して第4の実施形態と同様に絶縁耐圧を向上させることができるとともに、本実施形態はさらに製造工程の短縮化を図ることができる。

0229

なお、この第6の実施形態においても、第5の実施形態のように不純物拡散層108を形成する前にp型ウェル拡散層140に比して相対的に絶縁された領域である拡散層133を形成しておけば、絶縁耐圧をさらに高くすることができる。

0230

(第7の実際形態)
以下、第7の実施形態について説明する。この第7の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。第7の実施形態では浮遊ゲートの一部に金属膜を用いた点で第1〜第6に実施形態と相違する。図29は、このEEPROMを示す概略平面図であり、図30図32は、このEEPROMの製造方法を工程順に示す図29中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。

0231

先ず、図30(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。

0232

次に、図30(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4を画定する。このとき、素子領域3,4は、フィールド酸化膜2を介して電気的に分離されて近接することになる。

0233

次に、図30(c)に示すように、素子領域3,4における単結晶シリコン層13の表面を熱酸化して、イオン注入用のキャップ絶縁膜14,15を膜厚が10nm〜20nm程度となるように形成する。

0234

続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域3における単結晶シリコン層13内にキャップ絶縁膜14
を介してn型不純物がイオン注入される。

0235

そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。その後、キャップ絶縁膜14,15を除去する。

0236

次に、図30(d)に示すように、素子領域3,4における単結晶シリコン層13の表面を再び熱酸化して、素子領域3における単結晶シリコン層13の表面には酸化膜18を、素子領域4における単結晶シリコン層13の表面に膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。

0237

次に、素子領域3,4上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、図29及び図30(e)に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上とフィールド酸化膜2上に跨がる島状パターンのゲート電極170を形成する。

0238

続いて、フォトリソグラフィにより素子領域4及び不純物拡散層17を覆うレジストマスク250を形成する。この際、素子領域4の一部を覆うようにレジストマスク250を形成する。そして、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4におけるゲート電極170の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク250によって覆われた領域に砒素がイオン注入されることはない。

0239

次に、図31(a)に示すように、フォトリソグラフィにより素子領域4の一部の領域であって、n型の不純物がイオン注入されなかった領域を露出させるレジストマスク251を形成し、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。

0240

そして、SOI基板1にアニール処理を施すことにより、図31(b)に示すように、素子領域4においてソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時に不純物拡散層22と隣接するp型不純物拡散層195を形成する。

0241

次に、図31(c)に示すように、CVD法により全面にシリコン酸化膜171を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3、素子領域4上のゲート電極170及びp型不純物拡散層195を露出させるコンタクトホール172、コンタクトホール173及びコンタクトホール197を同時に形成する。

0242

次に、図31(d)に示すように、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に積層し、これらの積層膜からなるONO膜174を形成する。

0243

次に、図32(a)に示すように、フォトリソグラフィーにより、コンタクトホール173,197が形成された位置に開口部を有するレジストマスク175を形成する。このレジストマスク175はゲート電極170上のONO膜174を除去するために形成するので、コンタクトホール173,197に対するフォト合わせは高い精度を必要としない。その後、ウエットエッチング及びドライエッチングにより、ゲート電極170及びp型不純物拡散層195上のONO膜174を除去して、ゲート電極170及びp型不純物拡散層195を露出させる。

0244

次に、レジストマスク175を灰化処理等により除去した後、スパッタ法により全面にアルミニウム膜を形成する。そして、図29及び図32(b)に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3上から素子領域4上に跨がった形状にアルミニウム膜をパターニングしてアルミニウム電極176を形成する。同時に、コンタクトホール197を充填し、p型不純物拡散層195と接続されるアルミニウム電極198を形成する。

0245

これにより、素子領域3においてはアルミニウム電極176がONO膜174を介して不純物拡散層17と容量結合し、一方素子領域4においては、アルミニウム電極176がゲート電極170と電気的に接続される。

0246

従って、アルミニウム電極176とゲート電極170が一体となって浮遊ゲートとして機能することになる。

0247

しかる後、層間絶縁膜やコンタクト孔、接続用の配線層等を形成し、第7の実施形態のEEPROMを完成させる。

0248

第7の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間の単結晶シリコン層13に形成されたチャネル上にトンネル酸化膜19を介してゲート電極170が形成されているとともに、素子領域3では、ゲート電極170と電気的に接続したアルミニウム電極176が制御ゲートである不純物拡散層17とONO膜174を介して対向し、アルミニウム電極176と不純物拡散層17とがONO膜174を誘電体膜として容量結合する。

0249

そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、ONO膜174とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧がアルミニウム膜176とゲート電極170からなる浮遊ゲートにも印加され、トンネル酸化膜19を介して電子が単結晶シリコン層13から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、浮遊ゲートはその主要部を電気的抵抗の小さいアルミニウム電極176により形成しているため、制御ゲートに印加された電圧が不要に消費されることなく浮遊ゲートに印加されることとなり、電子が注入される時間、すなわち消去に要する時間を短縮することが可能となる。

0250

また、第1の実施形態と同様に、制御ゲート17は、埋め込み酸化膜12によってシリコン半導体基板部11から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板部11への降伏現象が起こることはない。

0251

さらに、第7の実施形態においては、素子領域4に隣接するp型不純物拡散層195を設けている。そして、このp型不純物拡散層195にアルミニウム電極198を介して所定の基板電位を印可することができるため、MOSトランジスタのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。しかも、このアルミニウム電極198はアルミニウム電極176と同時に形成することが可能である。

0252

従って、第7の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ誤動作を防止するとともに、金属配線からなる浮遊ゲートによって充放電時間を短縮し、更なる書き込み及び消去時間の短縮化も可能であり、信頼性の高いEEP
ROMが実現される。

0253

更に、第1の実施形態と同様に、半導体基板として、シリコン半導体基板部11上に、埋め込み酸化膜12を介して単結晶シリコン層13が設けられてなるSOI基板1を用いるため、動作速度やリ−ク電流特性を向上させることができる。

0254

なお、本実施形態では誘電体膜としてONO膜174を用いたが、通常のシリコン酸化膜を用いてもよい。

0255

(第8の実際形態)
次に、第8の実施形態について説明する。この第8の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。第8の実施形態は、第7の実施形態と同様に浮遊ゲートの電気的抵抗を抑えるため金属配線層を用いた例であるが、第1の実施形態と同様に周辺回路部としてのCMOSインバータを同時に形成し、浮遊ゲートを構成する金属配線層と、CMOSインバータの配線層を同時に形成して製造工程を簡略化した例を示す。図33は、このEEPROMを示す概略平面図であり、図34図36は、このEEPROMの製造方法を工程順に示す図33中の一点鎖線A−A’に沿った概略断面図である。なお、第1、第8の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。

0256

先ず、図34(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。

0257

次に、図34(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4,71,72を画定する。このとき、素子領域3,4及び素子領域71,72は、フィールド酸化膜2を介して電気的に分離されて近接することになる。ここで、素子領域3,4はEEPROMが形成される領域となり、素子領域71,72はCMOSインバータが形成される領域となる。

0258

次に、図34(c)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を熱酸化して、イオン注入用のキャップ絶縁膜14,1573,74を膜厚が10nm〜20nm程度となるように形成する。

0259

続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、キャップ絶縁膜14を介して、素子領域3における単結晶シリコン層13内に、表層から埋め込み酸化膜12上にまでの深さ方向の全域にn型不純物がイオン注入される。

0260

そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。これにより、不純物拡散層17は側面から下面にかけてフィールド酸化膜2と埋め込み酸化膜12によって覆われた構造となる。

0261

次に、図34(d)に示すように、フォトリソグラフィーにより素子領域72のみが露
出する形状にフォトレジストを加工してレジストマスク75を形成する。そして、このレジストマスク75をマスクとして、n型不純物、ここではリン(P)をドーズ量1×1012(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72における単結晶シリコン層13内にキャップ絶縁膜74を介してn型不純物がイオン注入される。

0262

そして、レジストマスク75を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、CMOSインバータのnウェル領域76を形成する。その後、キャップ絶縁膜14,15,73,74を除去する。

0263

次に、図34(e)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を再び熱酸化して、素子領域3,における不純物拡散層17の表面には、膜厚が15nm〜20nm程度の酸化膜18を、素子領域71,72における単結晶シリコン層13の表面には、膜厚が15〜20nm程度のゲート酸化膜77,78を形成する。その後、レジストマスク87を形成し、素子領域4以外を覆い、上述した熱酸化によって素子領域4上に形成された酸化膜をエッチングにより除去する。

0264

次に、図35(a)に示すように、レジストマスク87を除去した後、再度熱酸化することによって、素子領域4における単結晶シリコン層13の表面は膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。

0265

次に、図35(b)に示すように、素子領域3,4,71,72上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、図30及び図35(b)に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上とフィールド酸化膜2上に跨がる島状パターンのゲート電極170を形成する。そして、同時にこの多結晶シリコン膜からなるCMOSインバータのゲート電極79,80を形成する。

0266

具体的には、ゲート電極170は、素子領域4上ではトンネル酸化膜19を介して所定幅の帯状に形成される。また、CMOSインバータのゲート電極79,80は各素子領域71,72上とフィールド酸化膜2を跨がるようにして形成される。

0267

このように、多結晶シリコン膜を形成した後のパターニングによって、ゲート電極170とCMOSインバータのゲート電極79,80を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極79,80はフィールド酸化膜2上で接続されるようにパターニングしてもよい。

0268

続いて、フォトリソグラフィーにより素子領域4,71のみが露出する形状にフォトレジストを加工してレジストマスク81を形成する。この際、素子領域4の一部を覆うようにレジストマスク81を形成する。そして、n型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4におけるゲート電極170の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。また、同時にCMOSインバータのゲート電極79の両側の単結晶シリコン層13内にゲート酸化膜77を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク81によって覆われた領域に砒素がイオン注入されることはない。

0269

次に、図35(c)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク82を形成する。そして、このレ
ジストマスク82をマスクとして、n型不純物、ここではホウ素(B)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72におけるCMOSインバータのゲート電極80の両側の単結晶シリコン層13内に、ゲート酸化膜78を介してn型不純物がイオン注入される。

0270

そして、レジストマスク82を除去した後、素子領域4の一部の領域であってn型の不純物がイオン注入されなかった領域に、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。このイオン注入は前述した素子領域72へのイオン注入と同一工程で行ってもよい。

0271

そして、図35(d)に示すように、SOI基板1にアニール処理を施すことによりEEPROMの制御ゲートのソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時にCOSインバータのpウェル領域、nウェル領域76にも一対の不純物拡散層83,84及び不純物拡散層85,86を形成する。

0272

そして、素子領域4 の一部にイオン注入されたホウ素(B)によって、p型不純物拡散層195を不純物拡散層22と隣接するように形成する。

0273

次に、図36(a)に示すように、CVD法により全面にシリコン酸化膜171を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3の不純物拡散層17を露出させるようにコンタクトホール172を形成する。

0274

次に、図36(b)に示すように、露出した不純物拡散層17を覆うように、厚さ15nm〜20nm程度のゲート酸化膜177を形成する。

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