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技術 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置

出願人 ソニー株式会社
発明者 西園慎一郎
出願日 2004年11月19日 (14年8ヶ月経過) 出願番号 2004-335377
公開日 2006年6月8日 (13年1ヶ月経過) 公開番号 2006-148509
状態 未査定
技術分野 光信号から電気信号への変換
主要キーワード 偶数グループ スイッチ配線 次出力側 読出スイッチ 読出しスイッチ 偶数列用 奇数列用 単位構成要素
関連する未来課題
重要な関連分野

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図面 (12)

課題

撮像装置において、水平信号線寄生容量を減少することによって出力信号損失を除去し、高感度高速読出しができるようにする。

解決手段

各垂直信号線18からの信号を選択して出力する水平スイッチ群61と、水平スイッチ群61を介して各垂直信号線18に対して実質的に共通に接続される上段選択出力線66と、水平スイッチ群61で選択された信号を選択して出力する水平スイッチ63と、水平スイッチ63で選択された信号を出力端子88aに送る水平信号線86とを設ける。水平スイッチ群61と水平スイッチ63との間に、各上段選択出力線66からの信号を選択して出力する水平スイッチ群62と、水平スイッチ群62で選択された信号を水平スイッチ63に入力させる中段選択出力線67とを設ける。これにより、3段構成の水平スイッチ回路を構成する。

概要

背景

光や放射線などの外部から入力される電磁波あるいは圧力(接触など)などの物理量変化に対して感応性をする単位構成要素(たとえば画素)をライン状もしくはマトリクス状複数個配列してなる物理分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量の一例である光(電磁波の一例)の変化を検知するCCD(Charge Coupled Device )型あるいはMOS(Metal Oxide Semiconductor )やCMOS(Complementary Metal-oxide Semiconductor )型の撮像素子撮像デバイス)を用いた固体撮像装置が使われている。ここで“固体”とは半導体製であることを意味している。

たとえばCCDやCMOSイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画撮影するデジタルスチルカメラカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもCMOSイメージセンサは、CCDに比べて低消費電力低コストで製造可能であることから、将来CCDを置き換えるものとして注目を集めている。

また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数100万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。その中でもCMOSセンサは各画素に光電変換素子読出回路が設けられた固体撮像装置であり、各画素をランダムアクセスすることや、高速に読み出すことができることから、将来を有望視されているセンサである。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素(固体撮像装置にあっては画素)によって電気信号に変換された物理量分布を電気信号として読み出す。

一方、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に静電誘導トランジスタMOSトランジスタなどの増幅用駆動トランジスタを有する増幅型固体撮像素子APS;Active Pixel Sensor /ゲインセルともいわれる)構成の画素を備えた増幅型固体撮像装置がある。たとえば、CMOS型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたX−Yアドレス型固体撮像素子一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオード蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。

この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から所定順に読み出される。ここで、MOS(CMOSを含む)型においては、アドレス制御の一例として、1行分を同時にアクセスして行単位で画素信号を画素部から読み出し、その後に、各行の1行分の画素信号を順次出力側に読み出す方式が多く用いられている。たとえばマトリクス状に配置された画素の信号出力が、行ごとに順次垂直信号線に送られ、垂直信号線からさらに水平方向に順次水読出線に接続されて出力される。

図11は、従来の増幅型固体撮像装置の水平信号線近傍の回路構成を示すブロック図である。図11に示す増幅型の固体撮像装置901は、図示しないフォトダイオードなどでなる電荷生成部と能動素子とを有した増幅型の光電変換画素(以下単位画素903という)が行方向および列方向に配列された撮像部(画素マトリクス)910を有する。

撮像部910の単位画素903から画素信号が出力される垂直信号線918は、それぞれ撮像部910内における列方向の単位画素903に共通接続され、読出回路としてのカラム処理部920内の各列に対応するカラム回路922にそれぞれ接続されている。

それぞれのカラム回路922には、一例として、信号転送スイッチ924と蓄積容量926とが設けられている。信号転送スイッチ部924QTの各制御ゲート端には、クロックφTが共通入力される。各列の信号転送スイッチ924を纏めて信号転送スイッチ部924QTといい、各列の蓄積容量926を纏めて蓄積容量群926Cという。

カラム処理部920内において、カラム出力線928には、他端が接地された蓄積容量926が接続され、各蓄積容量926は、行方向の蓄積容量群926Cを構成する。画素から出力された電気信号は、垂直信号線918を通り、各々の垂直信号線918に接続されている蓄積容量926に保持される。

カラム処理部920の各カラム回路922の出力は、カラム出力線928を介して、蓄積容量926に保持されている電荷を順次読み出すための各列に対応する水平読出用のスイッチ984にそれぞれ接続されている。水平読出スイッチ部984Qhの出力端側には、行方向の信号電荷を順次転送出力する水平信号線986が共通接続される。各列の水平読出用のスイッチ984を纏めて水平読出スイッチ部984Qhという。なお、水平読出スイッチ部984Qhの各水平読出スイッチ984は、カラム出力線928側がドレインであり、水平信号線986側がソースである。

一方、水平読出スイッチ部984Qhの各制御ゲート端は、水平シフトレジスタデコーダなどで構成され水平方向の読出アドレスを制御する水平アドレス設定部912aおよび水平読出スイッチ部984Qhのスイッチ984を駆動するアンド回路913で構成された水平駆動部912bを備えた水平走査回路912に接続される。

水平駆動部912bの各アンド回路913には、ゲートクロックφGHが共通入力されるとともに、水平アドレス設定部912aからの対応する制御出力水平転送クロックφHk)が入力される。

この固体撮像装置901では、まずクロックφTを各信号転送スイッチ924の制御ゲート端に入力して、信号転送スイッチ部924QTの各信号転送スイッチ924をオン状態にし、垂直信号線918から、撮像部910において選択された行の画素からの信号電荷出力を、カラム出力線928を介して対応する列の蓄積容量926に蓄積する。この間、水平読出スイッチ部984Qhの各水平読出スイッチ984は、全てオフ状態に保持されている。

その後、クロックφTのオフによって信号転送スイッチ部924QTをオフ状態に保持し、水平アドレス設定部912aからの制御出力である水平転送クロックφHによって、それぞれの蓄積容量926に蓄積された信号電荷を順次、水平信号線986および出力回路988を介して出力端子989に出力する。

たとえば、まず水平アドレス設定部912aは、行方向に沿って順次ハイレベルの水平転送クロックφH1〜φHhを出力する。この水平アドレス設定部912aの制御出力と水平転送クロックφHは、水平駆動部912b内のアンド回路912b1〜bhに入力される。各アンド回路912b1〜bhは、水平アドレス設定部912aの制御出力φH1〜φHhとゲートクロックφGHとの論理積(φg1〜φgh)を、それぞれ水平読出スイッチ984_1〜hの制御ゲート端に出力する。この結果、水平読出しスイッチ984_1〜hが順次オン状態となり、蓄積容量926_1〜hに蓄積されていた信号電荷が順次水平信号線986に出力され、出力回路988から撮像信号S0(出力信号Vout )が出力される。

概要

撮像装置において、水平信号線の寄生容量を減少することによって出力信号の損失を除去し、高感度で高速の読出しができるようにする。各垂直信号線18からの信号を選択して出力する水平スイッチ群61と、水平スイッチ群61を介して各垂直信号線18に対して実質的に共通に接続される上段選択出力線66と、水平スイッチ群61で選択された信号を選択して出力する水平スイッチ63と、水平スイッチ63で選択された信号を出力端子88aに送る水平信号線86とを設ける。水平スイッチ群61と水平スイッチ63との間に、各上段選択出力線66からの信号を選択して出力する水平スイッチ群62と、水平スイッチ群62で選択された信号を水平スイッチ63に入力させる中段選択出力線67とを設ける。これにより、3段構成の水平スイッチ回路を構成する。

目的

本発明は、上記事情に鑑みてなされたものであり、より確実に、高感度で高速の読出しを可能とする仕組みを提供することを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
2件

この技術が所属する分野

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請求項1

物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、複数の前記単位信号生成部のそれぞれから出力される信号をそれぞれ伝送する複数の伝送線と、前記複数の伝送線のそれぞれからの信号を出力するための出力端子と、前記複数の伝送線のそれぞれからの信号を所定の順に選択して出力する上段選択部と、前記上段選択部を介して複数の前記伝送線に対して実質的に共通に接続される、前記出力端子よりも多い数の上段選択出力線と、複数の前記上段選択部で選択された信号を実質的に選択して出力する下段選択部と、前記下段選択部で選択された信号を前記出力端子側に送る、前記出力端子と同数下段選択出力線と、前記上段選択部と前記下段選択部との間に配された、上段側の複数の選択出力線のそれぞれからの信号を所定の順に選択して出力する少なくとも1段構成中段選択部と、前記中段選択部で選択された信号をより下段側に送る信号線であって、複数の前記上段選択出力線に対して実質的に共通に接続される、前記出力端子よりも多い数の中段選択出力線と、前記上段選択部、前記中段上段選択部、および前記下段選択部に制御信号を供給する制御部と、を備え、前記少なくとも1段構成の中段選択部における最終段の選択部で選択され前記中段選択出力線に出力された信号が、前記下段側選択部に入力されるように構成されていることを特徴とする半導体装置。

請求項2

前記下段選択出力線を介して伝送された信号を前記出力端子に出力する、前記出力端子と同数の出力部をさらに備えたことを特徴とする請求項1に記載の半導体装置。

請求項3

前記下段選択部は、複数の前記中段選択部で選択され前記中段選択出力線に出力された信号を選択して出力することを特徴とする請求項1に記載の半導体装置。

請求項4

前記中段選択出力線と前記下段選択部との組を複数備え、前記下段選択出力線は、複数の前記下段選択部を介して、複数の前記中段選択出力線に対して実質的に共通に接続され、複数の前記下段選択部のそれぞれは、複数の前記中段選択出力線に出力される信号を所定の順に選択して前記下段選択出力線に出力することを特徴とする請求項1に記載の半導体装置。

請求項5

前記複数の中段選択出力線に対応する前記中段選択部のそれぞれは、対応する前記上段選択出力線を介して伝送された信号を対応する前記中段選択出力線に同時に出力し、前記複数の下段選択部のそれぞれは、対応する前記中段選択出力線を介して伝送された信号を前記下段選択出力線に時分割で出力することを特徴とする請求項1に記載の半導体装置。

請求項6

前記下段選択出力線を介して伝送された信号を前記出力端子に出力する、前記出力端子と同数の出力部をさらに備えたことを特徴とする請求項5に記載の半導体装置。

請求項7

前記複数の単位信号生成部が2次元状に配置されていることを特徴とする請求項1に記載の半導体装置。

請求項8

前記複数の単位信号生成部が長尺状に配置されていることを特徴とする請求項1に記載の半導体装置。

請求項9

物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、複数の前記単位信号生成部のそれぞれから対応する伝送線を介して出力される前記単位信号を、少なくとも3段構成のスイッチ回路を用いて所定の順に選択して取り出すことを特徴とする物理情報取得方法。

請求項10

物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置であって、複数の前記単位信号生成部のそれぞれから対応する伝送線を介して出力される前記単位信号を出力するための出力端子と、前記伝送線を介して出力される前記単位信号を所定の順に選択して前記出力端子に渡す、少なくとも3段構成の選択スイッチ部と、前記選択スイッチ部に制御信号を供給する制御部とを備えたことを特徴とする物理情報取得装置。

技術分野

0001

本発明は、物理情報取得方法および物理情報取得装置、並びに複数の単位構成要素が配列されてなる物理分布検知の半導体装置に関する。たとえば、物理量分布検知の半導体装置の一例である撮像装置を利用した撮像技術に関する。

0002

より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す際の、信号損失の低減技術に関する。

背景技術

0003

光や放射線などの外部から入力される電磁波あるいは圧力(接触など)などの物理量変化に対して感応性をする単位構成要素(たとえば画素)をライン状もしくはマトリクス状複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

0004

たとえば、映像機器の分野では、物理量の一例である光(電磁波の一例)の変化を検知するCCD(Charge Coupled Device )型あるいはMOS(Metal Oxide Semiconductor )やCMOS(Complementary Metal-oxide Semiconductor )型の撮像素子撮像デバイス)を用いた固体撮像装置が使われている。ここで“固体”とは半導体製であることを意味している。

0005

たとえばCCDやCMOSイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画撮影するデジタルスチルカメラカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもCMOSイメージセンサは、CCDに比べて低消費電力低コストで製造可能であることから、将来CCDを置き換えるものとして注目を集めている。

0006

また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数100万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。その中でもCMOSセンサは各画素に光電変換素子読出回路が設けられた固体撮像装置であり、各画素をランダムアクセスすることや、高速に読み出すことができることから、将来を有望視されているセンサである。

0007

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素(固体撮像装置にあっては画素)によって電気信号に変換された物理量分布を電気信号として読み出す。

0008

一方、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に静電誘導トランジスタMOSトランジスタなどの増幅用駆動トランジスタを有する増幅型固体撮像素子APS;Active Pixel Sensor /ゲインセルともいわれる)構成の画素を備えた増幅型固体撮像装置がある。たとえば、CMOS型固体撮像装置の多くはそのような構成をなしている。

0009

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

0010

たとえば、単位画素がマトリクス状に配されたX−Yアドレス型固体撮像素子一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオード蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。

0011

この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から所定順に読み出される。ここで、MOS(CMOSを含む)型においては、アドレス制御の一例として、1行分を同時にアクセスして行単位で画素信号を画素部から読み出し、その後に、各行の1行分の画素信号を順次出力側に読み出す方式が多く用いられている。たとえばマトリクス状に配置された画素の信号出力が、行ごとに順次垂直信号線に送られ、垂直信号線からさらに水平方向に順次水読出線に接続されて出力される。

0012

図11は、従来の増幅型固体撮像装置の水平信号線近傍の回路構成を示すブロック図である。図11に示す増幅型の固体撮像装置901は、図示しないフォトダイオードなどでなる電荷生成部と能動素子とを有した増幅型の光電変換画素(以下単位画素903という)が行方向および列方向に配列された撮像部(画素マトリクス)910を有する。

0013

撮像部910の単位画素903から画素信号が出力される垂直信号線918は、それぞれ撮像部910内における列方向の単位画素903に共通接続され、読出回路としてのカラム処理部920内の各列に対応するカラム回路922にそれぞれ接続されている。

0014

それぞれのカラム回路922には、一例として、信号転送スイッチ924と蓄積容量926とが設けられている。信号転送スイッチ部924QTの各制御ゲート端には、クロックφTが共通入力される。各列の信号転送スイッチ924を纏めて信号転送スイッチ部924QTといい、各列の蓄積容量926を纏めて蓄積容量群926Cという。

0015

カラム処理部920内において、カラム出力線928には、他端が接地された蓄積容量926が接続され、各蓄積容量926は、行方向の蓄積容量群926Cを構成する。画素から出力された電気信号は、垂直信号線918を通り、各々の垂直信号線918に接続されている蓄積容量926に保持される。

0016

カラム処理部920の各カラム回路922の出力は、カラム出力線928を介して、蓄積容量926に保持されている電荷を順次読み出すための各列に対応する水平読出用のスイッチ984にそれぞれ接続されている。水平読出スイッチ部984Qhの出力端側には、行方向の信号電荷を順次転送出力する水平信号線986が共通接続される。各列の水平読出用のスイッチ984を纏めて水平読出スイッチ部984Qhという。なお、水平読出スイッチ部984Qhの各水平読出スイッチ984は、カラム出力線928側がドレインであり、水平信号線986側がソースである。

0017

一方、水平読出スイッチ部984Qhの各制御ゲート端は、水平シフトレジスタデコーダなどで構成され水平方向の読出アドレスを制御する水平アドレス設定部912aおよび水平読出スイッチ部984Qhのスイッチ984を駆動するアンド回路913で構成された水平駆動部912bを備えた水平走査回路912に接続される。

0018

水平駆動部912bの各アンド回路913には、ゲートクロックφGHが共通入力されるとともに、水平アドレス設定部912aからの対応する制御出力水平転送クロックφHk)が入力される。

0019

この固体撮像装置901では、まずクロックφTを各信号転送スイッチ924の制御ゲート端に入力して、信号転送スイッチ部924QTの各信号転送スイッチ924をオン状態にし、垂直信号線918から、撮像部910において選択された行の画素からの信号電荷出力を、カラム出力線928を介して対応する列の蓄積容量926に蓄積する。この間、水平読出スイッチ部984Qhの各水平読出スイッチ984は、全てオフ状態に保持されている。

0020

その後、クロックφTのオフによって信号転送スイッチ部924QTをオフ状態に保持し、水平アドレス設定部912aからの制御出力である水平転送クロックφHによって、それぞれの蓄積容量926に蓄積された信号電荷を順次、水平信号線986および出力回路988を介して出力端子989に出力する。

0021

たとえば、まず水平アドレス設定部912aは、行方向に沿って順次ハイレベルの水平転送クロックφH1〜φHhを出力する。この水平アドレス設定部912aの制御出力と水平転送クロックφHは、水平駆動部912b内のアンド回路912b1〜bhに入力される。各アンド回路912b1〜bhは、水平アドレス設定部912aの制御出力φH1〜φHhとゲートクロックφGHとの論理積(φg1〜φgh)を、それぞれ水平読出スイッチ984_1〜hの制御ゲート端に出力する。この結果、水平読出しスイッチ984_1〜hが順次オン状態となり、蓄積容量926_1〜hに蓄積されていた信号電荷が順次水平信号線986に出力され、出力回路988から撮像信号S0(出力信号Vout )が出力される。

発明が解決しようとする課題

0022

ところで、図11に示す従来の増幅型固体撮像装置では、出力回路988と接続された水平信号線986に寄生容量CHが存在するため、読出スピード劣化や、寄生容量抑制のため信号線に使われる配線幅( Metal幅)を広げなければならずチップサイズが大きくなるなどの、寄生容量CHの存在により様々な問題が生ずる。

0023

たとえば、寄生容量CHの値は、
(1)水平信号線986による容量、
(2)出力回路988による容量、
(3)1つの水平読出スイッチ984のソースの容量×水平読出スイッチ部984Qh内の水平読出スイッチ984の総数(スイッチ総容量)、
(4)水平信号線986と1つの水平読出スイッチ984とを接続する配線の容量×水平読出スイッチ部984Qh内の水平読出スイッチ984の総数(スイッチ配線総容量)、
を合計した値となる。

0024

さらに、従来の増幅型固体撮像装置では、撮像部910の周辺回路部分遮光アルミ971で覆っているため、前述の(1)に示す容量と(4)に示す総数容量とは、それぞれの配線の導電層下地シリコンとの間で形成する容量と、この導電層が遮光アルミ971との間で形成する容量の2つの容量成分から構成されることになる。

0025

したがって、蓄積容量群926Cに蓄積された信号電荷を、水平読出スイッチ部984Qhの各水平読出スイッチ984を順次オンにして水平信号線986に読み出す場合、上述した水平信号線986の寄生容量CHのため、出力信号Vout の損失が生じる。

0026

たとえば、各蓄積容量926の各蓄積容量の値を“Ct”とし、水平信号線986の寄生容量CHの容量の値を“Ch”とすると、1つの蓄積容量926の信号電荷は、容量Ctと容量Chとに分配され、Ct/(Ct+Ch)倍に小さくなって出力回路988に入力される。このため、電荷の損失を少なくするためには、寄生容量CHの容量Chは、小さい方が好ましい。

0027

また、寄生容量CHの容量Chの値が大きくなれば、信号遅延の原因となり、増幅型固体撮像装置による画素読出の高速化を妨げるという問題点もある。寄生容量を抑制するため水平信号線に使われる配線幅を広げる手法が考えられるが、その場合にはチップサイズが大きくなってしまう。

0028

このような問題を解決する一手法として、たとえば特許文献1には、垂直信号線918と水平信号線986との間を2段のスイッチ回路で構成することで、水平信号線の寄生容量の値を減少させ、これによって出力信号の損失を抑え、高感度で高速の読出しを可能とする仕組みが開示されている。

0029

特開平11−164204号公報

0030

しかしながら、画素数がさらに多くなると、特許文献1に記載の仕組みでは解決が不十分である。たとえば、2段のスイッチ回路で水平信号線の負荷下げようとすると、上段の負荷が大きくなるので、高速読出しには問題が残る。

0031

本発明は、上記事情に鑑みてなされたものであり、より確実に、高感度で高速の読出しを可能とする仕組みを提供することを目的とする。

課題を解決するための手段

0032

本発明に係る物理情報取得方法は、物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、この単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を、少なくとも3段構成のスイッチ回路を用いて所定の順に選択して取り出すこととした。

0033

また、本発明に係る物理情報取得装置は、上記本発明に係る物理情報取得方法を実施するのに好適な装置であって、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を出力するための出力端子と、伝送線を介して出力される単位信号を所定の順に選択して出力端子に渡す、少なくとも3段構成の選択スイッチ部と、この3段構成の選択スイッチ部に制御信号を供給する制御部とを備えるものとした。

0034

また、本発明に係る半導体装置は、上記本発明に係る物理情報取得方法や装置を実現するのに好適な半導体装置であって、複数の単位信号生成部のそれぞれから出力される信号をそれぞれ伝送する複数の伝送線と、複数の伝送線のそれぞれからの信号を出力するための出力端子と、少なくとも3段構成の選択スイッチ部と、この3段構成の選択スイッチ部に制御信号を供給する制御部とを備えるものとした。つまり、物理情報取得装置における選択スイッチ部を、検知部や単位信号生成部と同様に、所定の半導体基板(好ましくは検知部や単位信号生成部が配された半導体基板と同一の半導体基板)に配した構成である。

0035

ここで、3段構成の選択スイッチ部を構成するため、先ず、複数の伝送線のそれぞれからの信号を所定の順に選択して出力する上段選択部と、上段選択部を介して複数の伝送線に対して実質的に共通に接続される、出力端子よりも多い数の上段選択出力線と、複数の上段選択部で選択された信号を実質的に選択して出力する下段選択部と、下段選択部で選択された信号を出力端子側に送る、出力端子と同数下段選択出力線とを備えるものとする。“複数の上段選択部で選択された信号を実質的に選択”とは、後述する中段選択部を介してだからである。

0036

また、上段選択部と下段選択部との間には、上段側の複数の選択出力線のそれぞれからの信号を所定の順に選択して出力する少なくとも1段構成の中段選択部と、中段選択部で選択された信号をより下段側に送る信号線であって、複数の上段選択出力線に対して実質的に共通に接続される、出力端子よりも多い数の中段選択出力線とを設ける。そして、少なくとも1段構成の中段選択部における最終段の選択部で選択され中段選択出力線に出力された信号が、下段側選択部に入力されるように構成する。3段よりも多くする場合には、この中段選択部と中段選択出力線でなる構成を多段接続すればよい。

0037

また、従属項に記載された発明は、本発明に係る半導体装置のさらなる有利な具体例を規定する。

0038

たとえば、下段選択部と出力端子との間には、下段選択出力線を介して伝送された信号を出力端子に出力する出力端子と同数の出力部を設けてもよい。

0039

特に本発明の効果を有意に発揮するのは、上段選択部と下段選択部との間に配される中段選択部が複数の場合である。下段選択出力線における負荷容量が、中段選択部の個数の影響を受けないことになるからである。

0040

また、中段選択出力線と下段選択部との組を複数備えた構成を採ることもできる。この場合、下段選択出力線は、複数の下段選択部を介して複数の中段選択出力線に対して実質的に共通に接続されるようにする。また、複数の下段選択部のそれぞれは、複数の中段選択出力線に出力される信号を所定の順に選択して下段選択出力線に出力するようにする。

0041

またこの場合、各中段選択部のそれぞれは、対応する上段選択出力線を介して伝送された信号を対応する中段選択出力線に同時に出力し、各下段選択部のそれぞれは、対応する中段選択出力線を介して伝送された信号を下段選択出力線に時分割で出力する構成を採ることもできる。

0042

もちろんこれらの場合にも、下段選択出力線を介して伝送された信号を出力端子に出力する出力端子と同数の出力部を設けてもよい。すなわち、複数の中段選択出力線に対して出力部を共有する構成を採る。

0043

なお、半導体装置は、複数の単位信号生成部が2次元状に配置されているものであってもよいし、長尺状に配置されているものであってもよい。ここで、2次元状に配置されているものである限り、正方格子状斜行格子状など、具体的な配置形態は問わない。また、“長尺状に配置されている”とは、短辺と長辺とを十分に認識できるように配置されている形態を意味し、1列で長く配置した典型的なラインセンサに限らず、たとえば複数列で長く配置した形態や千鳥状に配置した形態なども含む意味である。

発明の効果

0044

本発明によれば、少なくとも3段構成のスイッチ回路を用いることで、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を所定の順に選択して取り出すこととした。

0045

これにより、出力端子と実質的に直接に接続される下段選択出力線における負荷容量が、上段選択部と下段選択部との間に配される中段選択部の個数の影響を受けることなく、下段選択出力線に最も近い下段選択部の数で決まることとなる。中段選択部の個数の影響を受けることなく、より確実に、下段選択出力線における負荷容量を減少することができ、より確実に、出力信号の損失を抑え、高速な読出しが可能となる。

0046

加えて、3段以上のスイッチ回路で水平信号線の負荷を下げると、上段の負荷を2段構成の場合よりも小さくすることができ、スピードを2段構成よりも確実に稼ぐことができる、すなわち、高速読出しの性能を2段構成よりも確実に向上させることができる。

0047

また、中段選択出力線と下段選択部との組を複数備えた構成を採る場合に、複数の中段選択出力線に対して個別に出力部を設けるのではなく、複数の中段選択出力線に対して出力部を共有する構成を採ると、個々の出力部が持つばらつきの影響を受けず、縦筋縦縞などの発生を確実に防止することができる。

発明を実施するための最良の形態

0048

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子デバイスとして使用した場合を例に説明する。

0049

ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。

0050

<撮像装置の概略構成
図1は、本発明に係る半導体装置や物理情報取得装置の一実施形態であるCMOS固体撮像装置の概略構成図である。この固体撮像装置1は、たとえばカラー画像を撮像し得る電子スチルカメラFA(Factory Automation)カメラとして適用されるようになっている。

0051

固体撮像装置1は、入射光量に応じた信号を出力する図示しない検知部としての受光素子を含む単位画素が行および列の正方格子状に配列された(すなわち2次元マトリクス状の)撮像部を有し、各単位画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。

0052

すなわち、図1に示すように、固体撮像装置1は、複数の単位画素3(単位構成要素の一例)が行および列に(2次元行列状に)多数配列された撮像部(画素部)10、いわゆるエリアセンサと、撮像部10の外側に設けられた駆動制御部7と、各垂直列に配されたカラム信号処理部(図ではカラム回路と記す)22を有するカラム処理部20とを備えている。

0053

駆動制御部7としては、たとえば水平走査部12と垂直走査部14とを備える。また、駆動制御部7の他の構成要素として、水平走査部12、垂直走査部14、あるいはカラム処理部20などの固体撮像装置1の各機能部に所定タイミング制御パルスを供給する通信タイミング生成部(読出アドレス制御装置の一例)16が設けられている。

0054

これらの駆動制御部7の各要素は、撮像部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。

0055

図1では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部10の各行や各列には、数十から数千の単位画素3が配置される。なお、図示を割愛するが、撮像部10には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部10の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている。

0056

単位画素3は、垂直列選択のための垂直制御線15を介して垂直走査部14と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素3から出力される画素信号をそれぞれ伝送する伝送線としての垂直信号線18を介してカラム処理部20と、それぞれ接続されている。

0057

水平走査部12や垂直走査部14は、通信・タイミング生成部16から与えられる駆動パルス応答してシフト動作走査)を開始するようになっている。垂直制御線15には、単位画素3を駆動するための種々のパルス信号が含まれる。

0058

水平走査部12は、水平方向の読出列(水平方向のアドレス)を規定する(カラム処理部20内の個々のカラム信号処理部22を選択する)水平アドレス設定部12aと、水平アドレス設定部12aにて規定された読出アドレスに従ってカラム処理部20の各信号を水平信号線86に導く水平駆動部12b(詳細は後述する)とを有する。

0059

水平アドレス設定部12aは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部22からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線86に出力する選択手段としての機能を持つ。

0060

垂直走査部14は、垂直方向読出行(垂直方向のアドレス)や水平方向の読出列(水平方向のアドレス)を規定する(撮像部10の行を選択する)垂直アドレス設定部14aと、垂直アドレス設定部14aにて規定された読出アドレス上(水平行方向)の単位画素3に対する制御線パルスを供給して駆動する垂直駆動部14bとを有する。

0061

垂直アドレス設定部14aは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。

0062

垂直シフトレジスタは、撮像部10から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部14bとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部14bとともに電子シャッタ行選択手段を構成する。

0063

通信・タイミング生成部16は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子1aを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子1bを介して固体撮像装置1の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部12aへ、また垂直アドレス信号を垂直アドレス設定部14aへ出力し、各アドレス設定部12a,14aは、それを受けて対応する行もしくは列を選択する。

0064

なお、通信・タイミング生成部16は、撮像部10や水平走査部12など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部10や水平走査部12などから成る撮像デバイスと通信・タイミング生成部16とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺信号処理回路電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

0065

カラム処理部20は、垂直列ごとにカラム信号処理部22を有して構成されており、1行分の画素の信号を受けて、その信号を処理する。たとえば、カラム信号処理部22は、CDS(Correlated Double Sampling ;相関2重サンプリング)処理を利用したノイズ除去手段の機能を備えるようにしてもよい。

0066

この場合、通信・タイミング生成部16から与えられるサンプルパルスSHPとサンプルパルスSHDといった2つのサンプルパルスに基づいて、垂直信号線18を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベルノイズレベル;0レベル)と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズFPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除く。

0067

なお、カラム信号処理部22には、CDS処理機能部の後段に、必要に応じて信号増幅機能を持つAGC(Auto Gain Control)回路ADC(Analog Digital Converter)回路などを設けることも可能である。

0068

カラム処理部20により処理された画素情報を表わす信号電荷に応じた電圧信号は、水平走査部12からの水平選択信号により駆動される少なくとも3段構成の水平選択スイッチ部60(詳細は後述する)を介して所定のタイミングで読み出されて水平信号線86に伝達されて、水平信号線86の後端に接続された、出力端子88aと同数の出力回路88に入力される。

0069

出力回路88は、撮像部10から水平信号線86を通して出力される各単位画素3の信号を適当なゲインで増幅した後、撮像信号S0として図示しない外部回路に出力端子88aを介して供給する。この出力回路88は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正信号増幅、色関係処理などを行なうこともある。

0070

つまり、本実施形態のカラム型の固体撮像装置1においては、単位画素3からの出力信号(電圧信号)が、垂直信号線18→カラム処理部20→水平信号線86→出力回路88の順で出力される。その駆動は、1行分の画素出力信号は垂直信号線18を介してパラレルにカラム処理部20に送り、処理後の信号は水平信号線86を介してシリアルに出力するようにする。

0071

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素3に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

0072

外部回路は、撮像部10や駆動制御部7などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板プリント基板もしくは半導体基板)上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。

0073

撮像部10や駆動制御部7などからなる固体撮像素子(本発明に係る半導体装置や物理情報取得装置の一例)と外部回路とによって、固体撮像装置1が構成されている。駆動制御部7を撮像部10やカラム処理部20と別体にして、撮像部10やカラム処理部20で固体撮像素子(本発明に係る半導体装置の一例)を構成し、この固体撮像素子(本発明に係る半導体装置の一例)と、別体の駆動制御部7とで、固体撮像装置(本発明に係る物理情報取得装置の一例)として構成するようにしてもよい。

0074

たとえば、外部回路は、出力回路88から出力されたアナログの撮像信号S0をデジタルの撮像データD0に変換するA/D(Analog to Digital )変換部と、A/D変換部によりデジタル化された撮像データD0に基づいてデジタル信号処理を施すデジタル信号処理部(DSP;Digital Signal Processor)とを備える。

0075

デジタル信号処理部は、たとえば、A/D変換部から出力されるデジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してR(赤),G(緑),B(青)の各画像を表す画像データRGBを生成し、この画像データRGBに対してその他の信号処理を施してモニタ出力用の画像データD2を生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

0076

また外部回路は、デジタル信号処理部にてデジタル処理された画像データD2をアナログの画像信号S1に変換するD/A(Digital to Analog )変換部を備える。D/A変換部から出力された画像信号S1は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モード切り替えるなどの各種の操作を行なうことが可能になる。

0077

このような構成の固体撮像装置1において、水平走査部12や垂直走査部14およびそれらを制御する通信・タイミング生成部16により、撮像部10の各画素を水平行単位で順に選択し、その選択した1つの水平行分の画素の情報を同時に読み出すタイプのCMOSイメージセンサが構成される。

0078

なおここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子(チップ)外で行なう例を示したが、外部回路の全てもしくは一部(たとえばA/D変換部やデジタルアンプ部など)の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部10や駆動制御部7などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路を構成して、実質的に、固体撮像装置1と物理情報取得装置とが同一のものとして構成してもよい。

0079

また、図では、水平選択スイッチ部60や駆動制御部7を撮像部10とともに備えて固体撮像装置1を構成し、実質的に、固体撮像装置1が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。

0080

本発明に係る物理情報取得装置は、少なくとも水平選択スイッチ部60と、水平選択スイッチ部60に制御パルスを供給する駆動制御部7の一機能部分を備えていればよく、水平選択スイッチ部60や駆動制御部7の全体もしくは前記一機能部分が撮像部10と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部60および駆動制御部7を、撮像部10とは異なる回路基板(別の半導体基板に限らず一般的な回路基板をも意味する)に形成してもよい。

0081

<水平選択スイッチ部の詳細;第1実施形態>
図2は、水平選択スイッチ部60近傍の第1実施形態の回路構成例を示すブロック図である。

0082

読出回路としてのカラム処理部20は、垂直列ごとにカラム信号処理部22を有して構成されており、1行分の画素の信号を受けて、その信号を処理する。それぞれのカラム信号処理部22は、一例として、信号転送スイッチ24(_k;kは正の整数)と蓄積容量26(_k;kは正の整数)とが設けられている。各列の信号転送スイッチ24を纏めて信号転送スイッチ部24QTといい、各列の蓄積容量26を纏めて蓄積容量群26Cという。各蓄積容量26は、一端がカラム出力線28に接続され、他端が接地される。カラム出力線28は、垂直信号線18と1対1に対応するものであり、実質的には、本願発明の伝送線に対応する。

0083

第1実施形態の水平選択スイッチ部60は、少なくとも3段構成の水平スイッチ回路を設けて、複数の単位画素3のそれぞれから対応する垂直信号線18を介して出力される画素信号を、3段構成の水平スイッチ回路を用いて所定の順に選択して取り出することで、高速に信号電荷を読み出すことができるようにしている点に特徴を有する。

0084

すなわち水平選択スイッチ部60は、先ず、垂直信号線18側である上段側に、複数の垂直信号線18のそれぞれからの画素信号を所定の順に選択して出力する上段選択部としての水平スイッチ61_Bm(mは正の整数;本例では_B1,B2,B3)と、水平スイッチ61_Bmを介して複数の垂直信号線18に対して実質的に共通に接続される出力回路88および出力端子88aよりも多い数の上段選択出力線66を備える。

0085

さらに、水平選択スイッチ部60は、出力回路88側である下段側に、水平スイッチ61_Bmで選択された画素信号を選択して出力する下段選択部としての水平スイッチ63と、水平スイッチ63で選択された画素信号を出力回路88や出力端子88a側に送る、下段選択出力線としての出力端子88aと同数の水平信号線86を備える。

0086

これら、水平スイッチ61_Bmおよび上段選択出力線66、並びに水平スイッチ63および水平信号線86を備える構成は、特許文献1に記載の仕組みと実質的に同じである。これに対して、本実施形態では、上段選択部である水平スイッチ61_Bmと下段選択部である水平スイッチ63との間に、上段側の複数の選択出力線のそれぞれからの画素信号を所定の順に選択して出力する中段選択部としての水平スイッチ群62と、水平スイッチ群62で選択された画素信号をより下段側に送る信号線としての中段選択出力線67とを設けている。

0087

ここで、中段選択部としての水平スイッチ群62と中段選択出力線67とからなる中段構成要素は、少なくとも1段設けられていればよい。結果的には、水平選択スイッチ部60は、少なくとも3段構成の水平スイッチを設けた構成となる。中段構成要素を2段以上設けた場合には、それらの内の最終段の選択部で選択され対応する中段選択出力線に出力された画素信号が、下段側選択部としての水平スイッチ63に入力されるように構成すればよい。以下具体的に説明する。

0088

図1に示した撮像部10の各列の単位画素3は、単位画素3に対応する各列の垂直信号線18に共通接続され、各垂直信号線18は、カラム信号処理部22の対応する信号転送スイッチ24に接続されている。つまり、信号転送スイッチ部24QTを構成する信号転送スイッチ24は、撮像部10の列数に対応した個数が設けられる。

0089

図2には、3つのブロック(水平読出グループB1〜B3)が示されており、それぞれのブロックには4個の信号転送スイッチ24(計12個;_1〜12)が設けられている。ただし、実際の撮像部10は、数百あるいはそれ以上の列数を有しており、これに対応する信号転送スイッチ24の個数を有する信号転送スイッチ部24QTが必要となる。たとえば、VGA(Video Graphics Array)クラスでは700程度、SVGA(Super Video Graphics Array)クラスでは1300程度、HDTV(High Definition Television)クラスでは2000程度の列数となり、これらに対応した信号転送スイッチの個数を有した信号転送スイッチ部24QTの配置が必要となる。

0090

信号転送スイッチ24_1〜12の制御ゲート端には、クロックφTが共通入力される。信号転送スイッチ24_1〜12の出力端は、水平選択スイッチ部60内の信号転送スイッチ24_1〜12に対応して配置される第1段目の水平スイッチ61_1〜12の入力端を接続するカラム出力線28に接続されている。ここで、第1段目の水平スイッチ61_1〜12は、第1段目の水平スイッチ群61の一部を構成する。

0091

第1段目の水平スイッチ61_1〜12は、信号電荷の水平読出順序に従って、第1段目の水平スイッチ4つごとにグループ分けされ、それぞれ水平読出グループB1〜B3に属する。たとえば、第1段目の水平スイッチQT1〜QT4は、水平読出グループB1に属する。

0092

なお、この第1実施形態では、それぞれが4つの垂直信号線18でなる3つの水平読出グループ群Bを示しているが、水平読出グループ群Bの個数mは、実際には、撮像部10の垂直信号線18の総列数を、水平読出グループBm内に存する水平スイッチ61_kの個数jで割った数に対応して設けられる。第1実施形態ではj=4であり、撮像部10の列数の4分の1の数あるいは撮像部10の列数の4分の1の数に1を加えた数となる。撮像部10の列数が“4”で割り切れない場合、最後の水平読出グループ内における第1段目の水平スイッチの個数は、“4”に余りの個数を加えた数としてもよいし、余りの個数のみとしてもよいからである。

0093

またこの場合、図2に示したと同様に、全ての水平読出グループ群Bに対して1つの水平スイッチ63を設ける構成、すなわち1つの中段選択出力線67に対して出力回路88が1つ設けられる構成を採ってもよい。これは、言い換えれば、全ての垂直信号線18に対して1つの水平スイッチ63が設けられる構成である。

0094

あるいは、後述する図6に示すように、さらに複数の水平読出グループBmを有してなる別の水平読出グループ群Cp(pは正の整数)に分け、水平読出グループ群Cp内の全ての垂直信号線18に対して1つの水平スイッチ63_pが設けられる構成を採ることもできる。

0095

各水平読出グループB1〜B3内では、第1段目の水平スイッチ61_1〜4,5〜8,9〜12の出力端が、それぞれ上段選択出力線66_1〜3によって共通接続されている。共通接続された上段選択出力線66_1〜3は、それぞれ第2段目の水平スイッチ62_m(本例では_1〜3)の入力端に接続され、第2段目の水平スイッチ62_1〜3の出力端は、中段選択出力線67に接続されている。第2段目の水平スイッチ62_1〜3は、第2段目の水平スイッチ群62の一部を構成する。

0096

ここで、第2段目の水平スイッチ62_1〜3は、転送される媒体電子であるため、その入力側がドレインであり、その出力側がソースである。また、第2段目の水平スイッチ62_1〜3は、水平読出グループB1〜B3にそれぞれ1つ配置されることになる。

0097

共通接続された中段選択出力線67は、第3段目の水平スイッチ63の入力端に接続され、第3段目の水平スイッチ63の出力端は、下段選択出力線としての水平信号線86に接続されている。水平信号線86は、その一端が出力回路88に接続されている。

0098

一方、たとえばシフトレジスタなどで構成された水平アドレス設定部12aは、水平クロックに同期して水平方向に順次制御信号としての水平転送クロックφHkとゲートクロックφGHを発生する。これを受けて、水平駆動部12bは、水平アドレス設定部12aの出力および所定の制御クロック論理演算して、その論理演算した結果信号を、水平選択スイッチ部60を駆動する制御信号として用いる。

0099

具体的には、水平駆動部12bは、AND回路71(図では71_1〜12)で構成されており、ゲートクロックφGHが共通入力されるとともに、水平アドレス設定部12aからの対応する制御出力としての、撮像部10の選択された行の信号電荷を順次転送するための水平転送クロックφH1〜12が順次入力される。

0100

水平駆動部12bの各AND回路71_1〜12は、水平転送クロックφH1〜φH12とゲートクロックφGHとの論理積をとり、その結果を、対応する第1段目の水平スイッチ61_1〜12の制御ゲート端にそれぞれ出力する。

0101

また、水平選択スイッチ部60は、水平読出グループBmごとに、それぞれOR回路72_m(本例ではm=3)を有し、各OR回路72_1〜3には、水平アドレス設定部12aから出力されるクロック群φHk、すなわち水平転送クロックφH1〜φH4,φH5〜φH8,φH9〜φH12がそれぞれ入力される。各OR回路72_1〜3は、入力された水平転送クロックφH1〜φH4,φH5〜φH8,φH9〜φH12の論理和をそれぞれとり、その結果出力φG72_mを、対応する第2段目の水平スイッチ62_1〜3にそれぞれ出力する。

0102

したがって、各水平読出グループB1〜B3には、それぞれ、4つの第1段目の水平スイッチ61(_1〜4,5〜8,9〜12の何れかの組)、1つの第2段目の水平スイッチ62(_1〜3の何れか)、1つのOR回路72(_1〜3の何れか)、4つのAND回路71(_1〜4,5〜8,9〜12の何れかの組)を有する。

0103

さらに、水平選択スイッチ部60は、水平読出グループB1〜B3全体に対して1つのOR回路73を有し、OR回路73には、水平アドレス設定部12aから出力されるクロック群φHkの全ての水平転送クロックφH1〜φH12が入力される。なお、実質的に全ての水平転送クロックφH1〜φH12がOR回路73に入力されればよく、図示したような水平転送クロックφH1〜φH12そのものが直接に入力される構成に限らず、たとえば、OR回路72_1〜3の各論理和出力がOR回路73に入力されるようにしてもよい。OR回路73は、入力された水平転送クロックφH1〜φH12の論理和をとり、その結果出力φG73を第3段目の水平スイッチ63に出力する。

0104

なお図示を割愛するが、水平信号線86には、他端が接地されたリセットスイッチが接続され、リセットスイッチは、制御ゲート端に入力されるクロックφRSTHによって水平信号線86および現在水平読出を行なっている水平読出グループB内の上段選択出力線66の電位グランドレベルにリセットする。

0105

図3は、第1実施形態の構成において、1行分の水平読出動作を説明するタイミングチャートである。図3において、水平アドレス設定部12aから1行分の水平読出順序に従った水平転送クロックφH1〜φH12が順次、AND回路71_1〜12に出力されるとともに、水平転送クロックφH1〜φH4,φH5〜φH8,φH9〜φH12ごとに、OR回路72_1,2,3に出力される。

0106

AND回路71_1〜12のそれぞれは、ゲートクロックφGHと、対応して入力される水平転送クロックφH1〜φH12との論理積(φg1〜φg12)をとり、その論理積出力φg1〜φg12を第1段目の水平スイッチ61_1〜12の制御ゲート端にそれぞれ入力する。

0107

一方、水平スイッチ61_B1および水平スイッチ62_1に対応して設けられたOR回路72_1は、水平転送クロックφH1〜φH4の論理和(φG72_1)をとり、論理和出力φG72_1を第2段目の水平スイッチ62_1の制御ゲート端に入力する。また、水平スイッチ61_B2および水平スイッチ62_2に対応して設けられたOR回路72_2は、水平転送クロックφH5〜φH8の論理和(φG72_2)をとり、論理和出力φG72_2を第2段目の水平スイッチ62_2の制御ゲート端に入力する。

0108

また、水平スイッチ61_B3および水平スイッチ62_3に対応して設けられたOR回路72_3は、水平転送クロックφH9〜φH12の論理和(φG72_3)をとり、論理和出力φG72_3を第2段目の水平スイッチ62_3の制御ゲート端に入力する。また、OR回路73は、水平転送クロックφH1〜φH12の論理和(φG73)をとり、論理和出力φG73を第3段目の水平スイッチ63の制御ゲート端に入力する。

0109

ここで、水平転送クロックφH1〜φH12の各オン状態は、隣接する水平転送クロックφH1〜φH12のオン状態を連続する波形を形成しているため、OR回路72_1が論理和をとることによって水平転送クロックφH1〜φH4のオン状態が連続する1つのゲートクロックφG72_1を生成出力する。OR回路72_2が論理和をとることによって水平転送クロックφH5〜φH8のオン状態が連続する1つのゲートクロックφG72_2を生成出力する。OR回路72_3が論理和をとることによって水平転送クロックφH9〜φH12のオン状態が連続する1つのゲートクロックφG72_3を生成出力する。さらにOR回路73が論理和をとることによって水平転送クロックφH1〜φH12のオン状態が連続する1つのゲートクロックφG73を生成出力する。

0110

したがって、AND回路71_1〜4からの論理積出力φg1〜φg4が順次第1段目の水平スイッチ61_1〜4の制御ゲート端に入力されて、この第1段目の水平スイッチ61_1〜4が順次オン状態になると、蓄積容量26_1〜4に蓄積された信号電荷は、第1段目の水平スイッチ61_1〜4を介して上段選択出力線66_1に出力され、この間、さらにOR回路72_1の論理和出力φG72_1が第2段目の水平スイッチ62_1の制御ゲート端に入力される。この第2段目の水平スイッチ62_1がオン状態となっているので、信号電荷は中段選択出力線67に出力され、さらに第3段目の水平スイッチ63がオン状態となっているので、信号電荷は下段選択出力線である水平信号線86に出力され、出力回路88を介して出力端子88aに出力信号Vout として出力される。

0111

同様に、アンドAND回路71_5〜8からの論理積出力φg5〜φg8が順次第1段目の水平スイッチ61_5〜8の制御ゲート端に入力されて、この第1段目の水平スイッチ61_5〜8が順次オン状態になると、蓄積容量26_5〜8に蓄積された信号電荷は、第1段目の水平スイッチ61_5〜8を介して上段選択出力線66_2に出力される。この間、さらにOR回路72_2の論理和出力φG72_2が第2段目の水平スイッチ62_2の制御ゲート端に入力されて、この第2段目の水平スイッチ62_2がオン状態となっているので、信号電荷は中段選択出力線67に出力され、さらに第3段目の水平スイッチ63がオン状態となっているので、信号電荷は下段選択出力線である水平信号線86に出力され、出力回路88を介して出力端子88aに出力信号Vout として出力される。

0112

同様に、アンドAND回路71_9〜12からの論理積出力φg9〜φg12が順次第1段目の水平スイッチ61_9〜12の制御ゲート端に入力されて、この第1段目の水平スイッチ61_9〜12が順次オン状態になると、蓄積容量26_9〜12に蓄積された信号電荷は、第1段目の水平スイッチ61_9〜12を介して上段選択出力線66_3に出力される。この間、さらにOR回路72_3の論理和出力φG72_3が第2段目の水平スイッチ62_3の制御ゲート端に入力されて、この第2段目の水平スイッチ62_3がオン状態となっているので、信号電荷は中段選択出力線67に出力され、さらに第3段目の水平スイッチ63がオン状態となっているので、信号電荷は下段選択出力線である水平信号線86に出力され、出力回路88を介して出力端子88aに出力信号Vout として出力される。

0113

つまり、各蓄積容量26_kに蓄積された信号電荷は、1段目の水平スイッチ61_Bm内の水平スイッチ61_kの何れか、2段目の水平スイッチ62_mの何れか、および3段目の水平スイッチ63がともにオンになった状態のときに水平信号線86に読み出されることになるので、行方向に信号電荷に対応する電圧信号が順次読み出され、読み出された信号は、出力回路88を通り出力信号Vout として出力端子88aに出力される。

0114

また、図2では図示を割愛したリセットスイッチの制御ゲート端にクロックφRSTHが入力され、このリセットスイッチが中段選択出力線67および読み出しが行なわれている水平読出グループB内の上段選択出力線66の電位をグランドレベルにリセットするため、中段選択出力線67から順次出力される各信号電荷間の干渉が防止される。

0115

このような仕組みにより、中段選択出力線67には、全ての1行分の信号電荷に対応する第1段目の水平スイッチ群61が接続されるのではなく、第2段目の水平スイッチ群62のみが接続されるため、中段選択出力線67に対する寄生容量が減少する。また、最下段の選択出力線に相当する水平信号線86には、全ての1行分の信号電荷に対応する第1段目の水平スイッチ群61や全ての水平スイッチ群62が接続されるのではなく、第3段目の水平スイッチ63のみが接続されるため、水平信号線86に対する寄生容量が特許文献1の仕組みよりも激減する。

0116

すなわち、水平スイッチを3段構成としたことで、出力回路88と接続される最終段の選択出力線である水平信号線86における寄生容量が、3段目の水平スイッチの数で決まることになり、2段目の水平スイッチ62_mの個数の影響を受けなくなり、実質的に、特許文献1に記載の仕組みよりも格段に減少することとなる。

0117

たとえば、前記(3)項における“1つの水平読出スイッチ984のソースの容量×水平読出スイッチ部984Qh内の水平読出スイッチ984の総数(スイッチ総容量)が、“1つの第2段目の水平スイッチ62のソースの容量×第2段目の水平スイッチ62の総数(2段目スイッチ総容量)”となり、前記第(4)項における“水平信号線986と1つの水平読出スイッチ984とを接続する配線の容量×水平読出スイッチ部984Qh内の水平読出スイッチ984の総数(スイッチ配線総容量)”が“中段選択出力線67と1つの第2段目の水平スイッチ62とを接続する配線の容量×第2段目の水平スイッチ62の総数(2段目スイッチ配線総容量)”となる。

0118

しかしながら、中段選択出力線67における寄生容量は、原理的には、水平信号線86に対する寄生容量に影響を与えず、専ら、最下段である第3段目の水平スイッチ63のみが影響を与える。よって、前記(3)項におけるスイッチ総容量が、“1つの第3段目の水平スイッチ63のソースの容量×第3段目の水平スイッチ63の総数(3段目スイッチ総容量)”となり、前記第(4)項におけるスイッチ配線総容量”が“水平信号線86と1つの第3段目の水平スイッチ63とを接続する配線の容量×第3段目の水平スイッチ63の総数(3段目スイッチ配線総容量)”となる。

0119

これにより、水平信号線86の寄生容量が特許文献1の仕組みよりも激減するので、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失が極めて少なくなるとともに、寄生容量が小さくなる。上段側の負荷も、2段構成の場合よりも小さくすることができる。したがって、チップ面積の増大を抑えつつ、信号電荷を高感度かつ極めて高速に転送する利点を有する増幅型固体撮像装置構成のエリアセンサを実現することができる。

0120

なお、実際には、中段選択出力線67における寄生容量も、読出速度に影響を与え得るので、トータルの寄生容量の低減効果を考慮すると、1つの水平読出グループB当りの第1段目の水平スイッチの個数および1つの中段選択出力線67当りの第2段目の水平スイッチの個数、すなわち第2段目の水平スイッチ周りの構成、並びに、全体の水平読出グループB当たりの第3段目の水平スイッチの個数および1つの水平信号線86当りの第3段目の水平スイッチの個数、すなわち第3段目の水平スイッチ周りの構成のバランスをとることが望ましい。

0121

上述した固体撮像装置1による信号電荷の読出動作は、図11に示す従来の固体撮像装置901に用いた水平転送クロックφH,φGH,φT,φRSTHのみを用いてゲート回路で実現し、新規なクロックを用いていない。すなわち、新規なゲートクロックφG72_1〜φG72_3は、OR回路72,73による論理和出力によって得、クロックφg1〜φg12は、水平駆動部12bによる論理積出力によって得ているので、固体撮像装置1の周辺回路を複雑にすることなく、固体撮像装置1を実現することができる。

0122

また、撮像部10から選択された1行分の信号電荷を全て水平読出した後に、水平帰線期間中にカラム処理部20内の蓄積容量群26Cを全てリセットし、その後撮像部10から選択された次の1行分の信号電荷を水平読出する必要があるが、このリセット処理は、水平帰線期間中に、信号転送スイッチ部24QTをオフ状態に保持したまま、第1段目の水平スイッチ群61と第2段目の水平スイッチ群62と水平スイッチ63と図示しないリセットスイッチとをオン状態にすることによって実現することができる。この場合、同時に上段選択出力線66と対応する第2の中段選択出力線67の電位もリセットされる。

0123

<水平スイッチが4段以上の構成>
図4および図5は、水平スイッチを4段以上設ける場合の水平選択スイッチ部60の構成を示した概念図である。上記第1実施形態では、最上段の水平スイッチ群61と最下段の水平スイッチ63との間に、中段選択部として水平スイッチ群62を1段設けていたが、これを2段以上にすることもできる。その場合、図4および図5に示すように、複数の中段選択部62*(*はa〜z)のうちの下段側が、自身よりも上段側の出力信号を受けて、さらに自身よりも下段側に送るように構成する。

0124

最下段の水平スイッチ63を頂点とし、最上段の水平スイッチ61_kを底辺とする水平スイッチ群の逆ピラミッド構成を作る。この場合にも、水平スイッチ63は、図4に示すように最下段の中段選択部62zの出力側の中段選択出力線67zを共通接続して1つ設けるようにしてもよいし、図5に示すように最下段の中段選択部62zの出力側の中段選択出力線67zをグループ分けして、そのグループに対して1つずつ設けるようにしてもよい(図6も参照)。

0125

このような構成でも、原理的に、水平信号線86に対する寄生容量に影響を与えるのは、専ら、最下段の水平スイッチ63のみであり、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失を極めて少なくできる。

0126

<下段選択部を複数配する構成>
図6は、図2に示した第1実施形態の構成を基本として、下段選択部を複数配する場合の水平選択スイッチ部60近傍の構成を示した概念図である。この場合、中段選択出力線としての中段選択出力線67_pと下段選択部としての水平スイッチ63_pの組をp個(pは2以上の正の整数)備えるものとする。また、下段選択出力線としての水平信号線86は、各水平スイッチ63_pを介して、複数の中段選択出力線67_pに対して実質的に共通に接続されている。

0127

すなわち、図6に示すように、複数の水平読出グループBmを有してなる別の水平読出グループ群Cpに分け、その水平読出グループ群Cp内に1つの第3の水平スイッチ63_pを配し、全ての水平読出グループ群Cpの水平スイッチ63_pの出力端を、下段選択出力線としての水平信号線86に共通に接続する。つまり、図6に示す構成では、複数の中段選択出力線67_pに対して出力回路88が1つ設けられる構成を採る。これは、言い換えれば、水平読出グループ群Cpごとに、その水平読出グループ群Cp内の全ての垂直信号線18に対して1つの水平スイッチ63_pが設けられる構成である。

0128

この場合、1つの第2段目の水平スイッチ62_mが担当する第1段目の水平スイッチ61_kの数、1つの第3段目の水平スイッチ63_pが担当する第2段目の水平スイッチ62_mの数は、トータルの寄生容量の低減効果を考慮して決めるのがよい。

0129

図6では、2つの水平読出グループB1_C1,B2_C1で第1の水平読出グループC1を構成し、以下同様に、水平読出グループB1_Cp,B2_Cpで第pの水平読出グループCpを構成する形態で示している。

0130

図6に示す構成を採ることで、中段選択出力線67_pのそれぞれに個別の出力回路88_pを設けるのではなく、中段選択出力線67_pのそれぞれからの信号を水平スイッチ63_pを用いて時分割で選択することで、1つの出力回路88から出力するようにできる。

0131

水平スイッチ62_mを介して中段選択出力線67_pに出力された信号を、それぞれ個別の出力アンプで出力すると、個々のアンプが持つばらつきの影響を受け、出力信号に段差が生成される可能性がある。この出力信号の段差の生成は、画像に縦筋や縦縞などを発生させる原因となり、画質に悪影響を及ぼす。

0132

これに対して、図6に示す構成では、水平スイッチ62_mを介して中段選択出力線67_pに出力された信号を、3段目の水平スイッチ63_pを用いて順次選択することで、1つの出力回路88から出力するようにしている。これにより、出力アンプが異なることに起因する出力信号の段差の生成および出力信号の段差に起因する画像の縦筋や縦縞などの発生を確実に防止することができる。

0133

<水平選択スイッチ部の詳細;第2実施形態>
図7は、水平選択スイッチ部60近傍の第2実施形態の回路構成例を示すブロック図である。第2実施形態の水平選択スイッチ部60は、第1実施形態の水平選択スイッチ部60に示した3段の水平スイッチを設ける仕組みにおける下段選択部を複数配する構成を利用して、垂直列を所定に基準に従ってグループ分けし、蓄積容量群26Cに蓄積された信号電荷を各グループに対応する中段選択出力線67に区分して同時に読み出しつつ、最終的には、1つの水平信号線86を介して1つの出力回路88から順次(時分割で)読み出す構成を採っている点に特徴を有する。以下、第1実施形態との違いを中心に具体的に説明する。

0134

ここでは、一例として、奇数列偶数列とにグループ分けし、蓄積容量群26Cに蓄積された信号電荷を行方向における奇数番目の信号電荷と偶数番目の信号電荷とに区分して2本の中段選択出力線67a,67bから同時に読み出しつつ、最終的には、1つの水平信号線86を介して1つの出力回路88から順次(時分割で)読み出す構成を採る。

0135

具体的には、水平読出グループB1について詳細を示すように、各水平読出グループBmごとに、奇数列の集まりである奇数グループBm_o(odd)と、偶数列の集まりである偶数グループBm_e(even)とに分ける。そして、水平選択スイッチ部60においては、1段目の水平スイッチ群61における奇数列2n−1(nは正の整数)とそれに隣接する偶数列2nの各水平スイッチ61_kの制御ゲート端を共通に接続する。

0136

また、第1段目の奇数列の水平スイッチ61_B1o内の水平スイッチ61_2n−1(図示の例では1,3,5,7)の出力端は、それぞれ上段選択出力線66_1oによって共通接続し、共通接続された上段選択出力線66_1oは第2段目の水平スイッチ62_1oの入力端に接続され、第2段目の水平スイッチ62_1oの出力端は中段選択出力線67_1oに接続する。

0137

一方、第1段目の偶数列の水平スイッチ61_B1e内の水平スイッチ61_2n(図示の例では2,4,6,8)の出力端は、それぞれ上段選択出力線66_1eによって共通接続され、共通接続された上段選択出力線66_1eは第2段目の水平スイッチ62_1eの入力端に接続され、第2段目の水平スイッチ62_1eの出力端は中段選択出力線67_1eに接続されている。第2段目の水平スイッチ62_1o,1eの制御ゲート端が共通に接続されている。

0138

中段選択出力線67_1oは、第3段目の水平スイッチ63_1oの入力端に接続され、第3段目の水平スイッチ63_1oの出力端は、下段選択出力線としての水平信号線86に接続されている。同様に、中段選択出力線67_1eは、第3段目の水平スイッチ63_1eの入力端に接続され、第3段目の水平スイッチ63_1eの出力端は、第3段目の水平スイッチ63_1eの出力端と共通に、下段選択出力線としての水平信号線86に接続されている。水平信号線86は、その一端が出力回路88に接続されている。

0139

また、水平駆動部12bにおいては、共通接続された水平スイッチ61_@の制御ゲート端に駆動パルスを供給する機能要素として、AND回路74(図では74_1〜4)が設けられている。各AND回路74には、ゲートクロックφGHが共通入力されるとともに、水平アドレス設定部12aからの対応する制御出力としての、撮像部10の選択された行の信号電荷を奇数列と偶数列とで同時に順次転送するための水平転送クロックφHq(図ではφH1〜φH4)が順次入力される。

0140

水平駆動部12bの各AND回路74_1〜4は、水平転送クロックφH1〜φH4とゲートクロックφGHとの論理積をとり、その結果φG76を、対応する第1段目の奇数列2n−1および偶数列2nの水平スイッチ61_@の共通接続された制御ゲート端に出力する。

0141

また、水平駆動部12bは、水平読出グループBmごとに、それぞれOR回路76_mを有し、OR回路76_mには、水平アドレス設定部12aから出力されるクロック群すなわち水平転送クロックφH1〜φH4が入力される。OR回路76_mは、入力された水平転送クロックφH1〜φH4の論理和をとり、その結果φG76_mを、対応する第2段目の水平スイッチ62_1o,1eの共通接続された制御ゲート端に出力する。

0142

また、水平駆動部12bは、水平読出グループBm_o,eに対して共通に、AND回路77o,77eおよびインバータ78を有する。各AND回路77o,77eには、OR回路76の出力信号がそれぞれ入力される。また、奇数列用のAND回路77oには奇数列制御信号としての水平転送クロックφHoが入力される。偶数列用のAND回路77eには、偶数列制御信号として、水平転送クロックφHoをインバータ78で反転した水平転送クロックφHe(=φNHo)が入力されるとともに、ゲートクロックφGHが入力される。

0143

なお、多線(本例では2線)の中段選択出力線67を用いることで、高速読出しを図るべく、水平転送クロックφHoのアクティブ期間は、ゲートクロックφGHのアクティブ期間内の前半の約1/2とする。

0144

水平読出グループBm(_o,e)ごとに、各AND回路77oは、OR回路76の出力結果と水平転送クロックφHoとの論理積をとり、その結果出力φG77o_mを、第3段目の奇数列2n−1の水平スイッチ63_moの制御ゲート端に出力する。同様に、AND回路77eは、OR回路76の出力結果と水平転送クロックφHeとの論理積をとり、その結果出力φG77e_mを、第3段目の偶数列2nの水平スイッチ63_meの制御ゲート端に出力する。

0145

図8は、第2実施形態の構成において、1行分の水平読出動作を説明するタイミングチャートである。ここでは、第1列から第8列までを示している。第1段目の水平スイッチ61_1〜8および第2段目の水平スイッチ62_1o,1eの制御ゲート端に入力される信号は、第1実施形態と同様に、1つの水平読出グループB内に4つのAND回路74_1〜4と1つのOR回路76とによって生成される。

0146

ただし、2つの中段選択出力線67_1o,1eに対応して、1つの水平読出グループB1内では、第1実施形態における1つの水平読出グループB内のスイッチ構成重複して設けられているため、AND回路74_1〜4の論理積出力とOR回路76の論理和出力とは共通使用される。

0147

よって、OR回路76の論理和出力φG76は、第2段目の水平スイッチ62_1o,1bの制御ゲート端に同時に入力されるので、行方向において奇数番目の蓄積容量26_2n−1(本例では1,3,5,7)に蓄積された信号電荷と、偶数番目の蓄積容量26_2n(本例では2,4,6,8)に蓄積された信号電荷との対、たとえば蓄積容量26_1に蓄積された信号電荷と蓄積容量26_2に蓄積された信号電荷との対が、それぞれ中段選択出力線67_1o,1eから同時に出力される。

0148

よって、図7に示す水平アドレス設定部12aから出力されるクロック群φHqの数は、図2に示す水平アドレス設定部12aから出力されるクロック群φHqの数の半分となる。多線(本例では2線)の中段選択出力線67_mo,meを用いることで、高速読出しを図ることができる。

0149

各中段選択出力線67_mo,meに接続される水平スイッチの構成は図2に示す第1実施形態の構成と同じであるため、第1実施形態と同様な作用効果を有する。たとえば、奇数列の蓄積容量26_1,3,5,7に蓄積された信号電荷は、第1段目の奇数列の水平スイッチ61_1,3,5,7を介して上段選択出力線66_1oに出力される。この間、さらにOR回路76の論理和出力φG76が第2段目の水平スイッチ62_1oの制御ゲート端に入力されて、この第2段目の水平スイッチ62_1oがオン状態となっているので、信号電荷は中段選択出力線67_1oに出力される。

0150

この奇数列2n−1の信号電荷の読出しと同時に、対応する偶数列2nの信号電荷の読出しが行なわれる。すなわち、蓄積容量26_2,4,6,8に蓄積された信号電荷は、第1段目の偶数列の水平スイッチ61_2,4,6,8を介して上段選択出力線66_1eに出力される。この間、さらにOR回路76の論理和出力φG76が第2段目の水平スイッチ62_1eの制御ゲート端に入力され、この第2段目の水平スイッチ62_1eがオン状態となっているので、奇数列2n−1の信号電荷の中段選択出力線67_1oへの出力と同時に、対応する偶数列2n信号電荷は中段選択出力線67_1eに出力される。

0151

一方、第3段目の水平スイッチ63_1o,1eの制御ゲート端には、それぞれ奇数列、偶数列を示すAND回路77o,77eの論理積出力φG77_o,eが入力される。よって、第3段目の奇数列用の水平スイッチ63_1oがオン状態となるゲートクロックφGHのアクティブ期間内の前半の約1/2にて、奇数列2n−1の信号電荷のみが下段選択出力線である水平信号線86に出力される。一方、第3段目の偶数列用の水平スイッチ63_1eがオン状態となるゲートクロックφGHのアクティブ期間内の後半の約1/2にて、偶数列2nの信号電荷のみが下段選択出力線である水平信号線86に出力される。そして、それぞれ出力回路88を介して出力端子88aに出力信号Vout として出力される。

0152

つまり、各蓄積容量26に蓄積された奇数列2n−1と対応する偶数列2nの信号電荷は、2段目の水平スイッチまでは同時に読み出されるが、3段目の水平スイッチにより、奇数列2n−1と対応する偶数列2nとで交互に(時分割で)読出しが行なわれる。

0153

ここで、2段目の奇数列と偶数列の水平スイッチ62_1o,1eを介して中段選択出力線67_1o,1eに同時に出力された信号を、特許文献1の第5実施形態に記載のように、それぞれ個別の出力回路88o,88eで個別の出力端子88ao,88aoから出力すると、個々の出力回路88o,88eが持つばらつきの影響を受け、出力信号Vo,Veに段差が生成される可能性がある。この出力信号Vo,Veの段差の生成は、画像に縦筋や縦縞などを発生させる原因となり、画質に悪影響を及ぼす。

0154

これに対して、第2実施形態では、2段目の奇数列と偶数列の水平スイッチ62_1o,1eを介して中段選択出力線67_1o,1eに同時に出力された信号Vo,Veを、3段目の水平スイッチ63_1o,1eを用いて、奇数列と偶数列とで交互に1つの出力回路88から出力するようにしている。これにより、出力回路(出力アンプ)88が異なることに起因する出力信号の段差の生成および出力信号の段差に起因する画像の縦筋や縦縞などの発生を確実に防止することができる。

0155

図11に示す従来の固体撮像装置901に用いた水平転送クロックφH,φGH,φT,φRSTHに加えて、奇数列と偶数列とを判別するための水平転送クロックφHoを新規に用意しているが、全体としては、簡易なゲート回路の結果出力によって、各段の水平スイッチを制御することができるので、固体撮像装置1の周辺回路を複雑にすることなく、第2実施形態の動作をする固体撮像装置1を実現することができる。

0156

また、使用目的によっては、出力回路(出力アンプ)88の特性ばらつきを犠牲にしてでも、中段選択出力線67_1o,1eに同時に出力された信号をそれぞれ個別の出力回路88o,88eで個別の出力端子88ao,88aoから同時に出力したい場合があるが、図のように、出力回路88o,88eを設けておくことで、そのような出力も可能である。

0157

また出力端子88ao,88aoからの同時出力と出力回路88aからの時分割出力とを併用することもできる。あるいは、出力回路88o,88eの系統と出力回路88aの系統の何れか一方の動作を適宜停止させることもできる。

0158

なお、上述した第2実施形態では、中段選択出力線67を2つにグループ分けした場合について説明したが、これに限らず、さらに中段選択出力線67の線数を増やした多線出力するとすることができる。この場合、各水平読出グループB内における第1段目および第2段目の水平スイッチの構成が重複構成となる。

0159

<水平選択スイッチ部の詳細;第2実施形態の変形例>
図10は、第2実施形態の構成に対する変形例を説明する概念図である。中段選択出力線67のグループ分けは、奇数列と偶数列に分けることに限らず、たとえば4n−3から4n(nは正の整数)までを1グループとするなど、様々なグループ分けが可能である。

0160

また、複数の水平スイッチ群62によって複数の中段選択出力線67にそれぞれ出力された信号を、下段選択部である水平スイッチ63を用いて1つの水平信号線86を介して1つの出力回路88にて出力する構成を備えていればよく、たとえば図10(A)に示すように、このような構成を複数備えた構成を採ることもできる。この場合、それぞれの出力回路88からは同時並列的に信号を出力するのがよい。

0161

また、実質的には図5に示したと同様の構成になるが、図10(B)に示すように、下段選択部である水平スイッチ63とそれを駆動する水平駆動部12bのゲート回路の接続態様を切り替えることで、1つの出力回路88から時分割で信号を出力するように動作させることもできる。

0162

<水平選択スイッチ部の詳細;第3実施形態>
図9は、水平選択スイッチ部60近傍の第3実施形態の回路構成例を示すブロック図である。第3実施形態は、撮像部10の構成を、入射光量に応じた信号を出力する受光素子を含む画素が一次元状に配された線順次画素配列のものに変更している。いわゆるラインセンサへの水平選択スイッチ部60の適用事例である。

0163

図9から分かるように、撮像部10がエリアセンサからラインセンサに置き換わっただけであり、水平選択スイッチ部60の回路構成は、図2に示した第1実施形態のものと同様である。ここでは、第1実施形態と同様の水平選択スイッチ部60を示しているが、第2実施形態の構成の水平選択スイッチ部60も同様に適用可能である。

0164

つまり、上述した本実施形態の水平選択スイッチ部60の仕組みは、マトリクス状に配置された撮像素子を持つ撮像部10への適用だけではなく、一列に配置された撮像素子を持つ撮像部10に適用することでも、高速・高感度化が容易にできる。

0165

ラインセンサの場合、その長さにもよるが、一般的には、単位画素3の配列方向における素子数が膨大になるので、出力回路と接続される水平信号線に存在する寄生容量がエリアセンサに比べて大きくなる傾向にあり、寄生容量に起因した読出スピードの劣化の問題がより大きくなる。

0166

これに対して、水平スイッチを3段構成とすれば、第1実施形態で説明したように、出力回路と接続される最終段の選択出力線である水平信号線における寄生容量が、3段目の水平スイッチの数で決まることになり、特許文献1に記載の仕組みよりも格段に減少するので、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失が極めて少なくなるとともに、寄生容量が小さいので、チップ面積の増大を抑えつつ、信号電荷を高感度かつ極めて高速に転送する利点を有する増幅型固体撮像装置構成のラインセンサを実現することができる。

0167

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

0168

また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

0169

たとえば、第1実施形態では、単位画素3が正方格子状に配された撮像部10に対しての水平選択スイッチ部60の適用事例を示したが、単位画素3が2次元状に配置されているものであればよく、正方格子状に限らない。たとえば特開平10−136391号公報に記載のように、互いに隣接する受光素子の行同士において、一方の行の受光素子の配列が他方の行の受光素子の配列に対して配列間隔のほぼ1/2だけ相対的にずれて配置され、さらに行方向に隣接する受光素子間には2列分の列方向電荷転送装置が配置され、斜め方向に隣接する受光素子間には1列分の列方向電荷転送装置が配置されるように列方向電荷転送装置が受光素子間を蛇行するように半導体基板上に形成されている構成、すなわち斜めに画素を配列する斜行格子状の配置構成でもよい。

図面の簡単な説明

0170

本発明の一実施形態に係るCMOS固体撮像装置の概略構成図である。
水平選択スイッチ部近傍の第1実施形態の回路構成例を示すブロック図である。
第1実施形態の構成において、1行分の水平読出動作を説明するタイミングチャートである。
水平スイッチを4段以上設ける場合の水平選択スイッチ部の構成を示した概念図(その1)である。
水平スイッチを4段以上設ける場合の水平選択スイッチ部の構成を示した概念図(その2)である。
下段選択部を複数配する場合の水平選択スイッチ部の構成を示した概念図である。
水平選択スイッチ部近傍の第2実施形態の回路構成例を示すブロック図である。
第2実施形態の構成において、1行分の水平読出動作を説明するタイミングチャートである。
水平選択スイッチ部近傍の第3実施形態の回路構成例を示すブロック図である。
第2実施形態の構成に対する変形例を説明する概念図である。
従来の増幅型固体撮像装置の水平信号線近傍の回路構成を示すブロック図である。

符号の説明

0171

1…固体撮像装置(物理情報取得装置)、3…単位画素、7…駆動制御部7、10…撮像部、12…水平走査部、12b…水平駆動部、12a…水平アドレス設定部、14…垂直走査部、15…垂直制御線、16…通信・タイミング生成部、18…垂直信号線、20…カラム処理部、22…カラム信号処理部、24…信号転送スイッチ、26…蓄積容量、28…カラム出力線、60…水平選択スイッチ部、61,62…水平スイッチ群、63…水平スイッチ、66…上段選択出力線、67…中段選択出力線、71,74,77…AND回路、72,73,76…OR回路、78…インバータ、86…水平信号線(下段選択出力線)、88…出力回路、88a…出力端子

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