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技術 電子回路装置、画素表示装置及び電子回路装置の製造方法

出願人 株式会社液晶先端技術開発センター
発明者 遠藤尚彦
出願日 2005年5月16日 (14年10ヶ月経過) 出願番号 2005-142165
公開日 2006年2月2日 (14年1ヶ月経過) 公開番号 2006-032909
状態 未査定
技術分野 液晶5(電極、アクティブマトリックス) 再結晶化技術 アニール 薄膜トランジスタ 再結晶化技術
主要キーワード 容量器 製造限界 ゼロ線 電圧駆動素子 液相エッチング 生成位置 各電子回路 半導体単結晶領域
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図面 (16)

課題

画素駆動回路を構成する薄膜トランジスタキャリアの移動速度の増大と、1画素用駆動回路内の薄膜トランジスタの閾値電圧Vthのばらつきの抑制とを図る画素駆動回路を含む電子回路装置画素表示装置及び前記電子回路の製造方法を提供すること。

解決手段

絶縁基板上に設けられた非単結晶半導体膜と、この非単結晶半導体膜に設けられた複数個結晶化半導体領域(54)と、この各結晶化半導体領域内に少なくともチャネル領域(Ch1,CH2,Ch3,Ch4)が設けられた複数個の薄膜トランジスタとを具備し、少なくとも1個の薄膜トランジスタのソース領域および/又はドレイン領域(S1,S2,D3,D4)の一部は結晶化半導体領域(54)からはみ出して配置されている。

概要

背景

薄膜トランジスタを用いた画素駆動回路液晶表示装置有機エレクトロルミネセンス表示装置等の平面表示型の画素表示装置に用いられている。表示機能に関してさらに高性能及び高品質の画素表示装置を実現するため、高性能の画素駆動回路が望まれる。

そのような画素駆動回路の実現のため、画素駆動回路内における薄膜トランジスタの電気的特性のばらつきの改善を図った画素駆動回路がある。

特開2003−197521号公報
特開2003−197527号公報

これらの画素駆動回路は、レーザ光照射により均一に結晶化された半導体層を有する薄膜トランジスタを含むことから、薄膜トランジスタの電気的特性のばらつきが平均化される。しかし、薄膜トランジスタの電気的特性の向上と、該電気的特性のばらつきの抑制とを図る上で十分でない。

優れた電気的特性を有しない薄膜トランジスタを含む画素駆動回路では、画素駆動の開始及び停止の切換を瞬時に行うことができない。このため、このような画素駆動回路を含む画素表示装置では非表示画素の発生、輝度ムラ等の表示不良が生じる。

電気的特性のばらつきを有する薄膜トランジスタを含む画素駆動回路では、薄膜トランジスタの閾値電圧Vth(チャネル領域電流が流れるために必要なゲート電圧)が異なり、同じ大きさの電圧を薄膜トランジスタに印加したとき薄膜トランジスタを流れる電流値が異なる。このため、このような画素駆動回路を含む画素表示装置に表示不良が生じる。

概要

画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、1画素用駆動回路内の薄膜トランジスタの閾値電圧Vthのばらつきの抑制とをる画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供すること。絶縁基板上に設けられた非単結晶半導体膜と、この非単結晶半導体膜に設けられた複数個結晶化半導体領域(54)と、この各結晶化半導体領域内に少なくともチャネル領域(Ch1,CH2,Ch3,Ch4)が設けられた複数個の薄膜トランジスタとを具備し、少なくとも1個の薄膜トランジスタのソース領域および/又はドレイン領域(S1,S2,D3,D4)の一部は結晶化半導体領域(54)からはみ出して配置されている。

目的

本発明の目的は、画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、1画素用駆動回路内の薄膜トランジスタの閾値電圧Vthのばらつきの抑制とを図る画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

絶縁基板上に設けられた非単結晶半導体膜と、この非単結晶半導体膜に設けられた複数個結晶化半導体領域と、この各結晶化半導体領域内に少なくともチャネル領域が設けられた複数個の薄膜トランジスタとを具備し、少なくとも1個の前記薄膜トランジスタのソース領域および/又はドレイン領域の一部は前記結晶化半導体領域からはみ出して配置されていることを特徴とする電子回路装置

請求項2

前記結晶化半導体領域は、絶縁性基板の表面に沿って結晶成長した単結晶領域であることを特徴とする請求項1に記載の電子回路装置。

請求項3

前記複数個の薄膜トランジスタのキャリアの移動方向は、予め定められた結晶成長方向に平行または反平行であることを特徴とする請求項1に記載の電子回路装置。

請求項4

請求項1乃至請求項3に記載された電子回路装置が表示駆動するための画素駆動回路の一部を構成していることを特徴とする画素表示装置

請求項5

絶縁基板上に非単結晶半導体膜を形成する成膜工程と、前記非単結晶半導体膜の予め定められた位置に位置合わせして位相シフタを透過したエキシマレーザ光照射し結晶化半導体領域を形成する結晶化工程と、前記結晶化半導体領域に位置合わせして予め回路設計された複数個の薄膜トランジスタからなる電子回路を形成する電子回路形成工程とを具備し、少なくとも1個の前記薄膜トランジスタのソース領域および/又はドレイン領域の一部は前記結晶化半導体領域外又は前記結晶化半導体領域の境界を跨って配置されることを特徴とする電子回路装置の製造方法。

技術分野

0001

本発明は、薄膜トランジスタ(TFT)を用いた電子回路装置、該電子回路装置を含む画素駆動回路を含む画素表示装置、及び前記電子回路装置の製造方法に関する。

背景技術

0002

薄膜トランジスタを用いた画素駆動回路が液晶表示装置有機エレクトロルミネセンス表示装置等の平面表示型の画素表示装置に用いられている。表示機能に関してさらに高性能及び高品質の画素表示装置を実現するため、高性能の画素駆動回路が望まれる。

0003

そのような画素駆動回路の実現のため、画素駆動回路内における薄膜トランジスタの電気的特性のばらつきの改善を図った画素駆動回路がある。

0004

特開2003−197521号公報
特開2003−197527号公報

0005

これらの画素駆動回路は、レーザ光照射により均一に結晶化された半導体層を有する薄膜トランジスタを含むことから、薄膜トランジスタの電気的特性のばらつきが平均化される。しかし、薄膜トランジスタの電気的特性の向上と、該電気的特性のばらつきの抑制とを図る上で十分でない。

0006

優れた電気的特性を有しない薄膜トランジスタを含む画素駆動回路では、画素駆動の開始及び停止の切換を瞬時に行うことができない。このため、このような画素駆動回路を含む画素表示装置では非表示画素の発生、輝度ムラ等の表示不良が生じる。

0007

電気的特性のばらつきを有する薄膜トランジスタを含む画素駆動回路では、薄膜トランジスタの閾値電圧Vth(チャネル領域電流が流れるために必要なゲート電圧)が異なり、同じ大きさの電圧を薄膜トランジスタに印加したとき薄膜トランジスタを流れる電流値が異なる。このため、このような画素駆動回路を含む画素表示装置に表示不良が生じる。

発明が解決しようとする課題

0008

薄膜トランジスタの電気的特性は、チャネル領域をソース領域からドレイン領域又はその逆に向かって流れる電流の流れ易さに依存し、この電流の流れ易さはチャネル領域内キャリア電子又は正孔)の移動速度に依存する。このため、結晶化された半導体領域に薄膜トランジスタを形成すべく、より大粒径結晶化領域を形成する工業化のための製造技術の開発がなされている。しかし、一つの結晶粒の大きさには、現在の技術では製造限界がある。

0009

本発明では、大粒径の結晶化領域により多くの薄膜トランジスタを形成することができ、そこでのキャリアの移動速度の増大と、これに伴う薄膜トランジスタの電気的特性の向上とに着目する。

0010

薄膜トランジスタの電気的特性のばらつきは、また、薄膜トランジスタの閾値電圧Vthのばらつきに依存する。本発明では、閾値電圧Vthのばらつきを抑制することにより薄膜トランジスタの電気的特性のばらつきが抑制されることに着目する。

0011

本発明の目的は、画素駆動回路を構成する薄膜トランジスタのキャリアの移動速度の増大と、1画素用駆動回路内の薄膜トランジスタの閾値電圧Vthのばらつきの抑制とを図る画素駆動回路を含む電子回路装置、画素表示装置及び前記電子回路の製造方法を提供することにある。

0012

本発明の他の目的は、一つの結晶粒内により多くのTFTを含む電子回路装置、画素表示装置及び前記電子回路装置の製造方法を提供するものである。

課題を解決するための手段

0013

本発明に係る電子回路装置は、絶縁基板上に設けられた非単結晶半導体膜に設けられた複数個結晶化半導体領域の、各結晶化半導体領域内に少なくともチャネル領域が設けられた複数個の薄膜トランジスタを具備し、少なくとも1個の前記薄膜トランジスタのソース領域および/又はドレイン領域の一部は前記結晶化半導体領域外又は前記結晶化半導体領域の境界を跨って(境界からはみ出して)配置されることを特徴としている。

0014

これによれば、電子回路を構成する薄膜トランジスタの全てのチャネル領域が1つの結晶化半導体領域にあることから、該薄膜トランジスタのキャリアの移動速度を増大させ、電気的特性の向上を図ることができる。

0015

また、前記結晶化半導体領域は、絶縁基板の表面に沿って結晶成長した単結晶領域であることを特徴としている。

0016

これによれば、前記結晶化半導体領域を絶縁基板の表面に沿って結晶成長した単結晶領域とすることにより、結晶成長方向を制御している分、そうでない場合と比較して、より大きな単結晶領域の発生が期待される。そのため、前記電子回路装置を作製するのに適している。

0017

また、大きな単結晶領域を生じさせることにより、結晶性の等しい領域により多くの薄膜トランジスタを配置することが可能である。ここで、結晶性が等しいということはそこに配置される薄膜トランジスタの電気的特性が揃うということと等価であり、この特徴は回路設計上非常に好ましい。また、そこに配置される薄膜トランジスタの少なくとも1個のソース領域またはドレイン領域の一部は該単結晶領域内に形成されていなくてもよいため、同じ単結晶領域内に薄膜トランジスタを配置する際に、全てのトランジスタの全てのソース領域、全てのドレイン領域が該単結晶領域内に形成されて含まれているとした設計条件がある場合と比べて、配置上の自由度が増すが、これも回路設計上非常に好ましい。

0018

さらに、同じ配置構成で薄膜トランジスタが形成される場合、それら薄膜トランジスタの全ての領域を単結晶領域内に含む場合と比べ、少なくとも一個(一個以上)の薄膜トランジスタのソース領域、ドレイン領域は単結晶領域からはみ出してもよいとすると、前記配置構成している薄膜トランジスタの全てのチャネル領域が含まれるという要求を満たす単結晶領域の大きさは、前記配置構成している薄膜トランジスタの全てのソース領域、全てのドレイン領域、全てのチャネル領域が含まれるという要求を満たす単結晶領域の大きさより小さくても良いことになる。単結晶領域を大面積化することが技術的困難さを増大させることを鑑みると、薄膜トランジスタが形成される単結晶領域がより小さい面積でもよいということは、プロセス上大きなメリットとなる。

0019

さらに、前記複数個の薄膜トランジスタのキャリアの移動方向は、予め定められた結晶成長方向に平行または反平行であることを特徴としている。

0020

これによれば、結晶成長方向を制御して形成された単結晶領域内では、絶縁基板の表面に沿った結晶成長方向を横切るような方向でのミクロ欠陥入り難い。したがって、キャリアの移動方向がその結晶成長方向に平行または反平行であるように設計されたデバイスでは、キャリアを遮る欠陥がほとんど無いためキャリアは散乱されることが非常に少なく、その結果、キャリアの移動速度は低下せず、キャリアの移動方向がその結晶成長方向に平行または反平行であるように設計されていないデバイスと比較し、その電気的特性は優れたものになる。

発明の効果

0021

本発明によれば、複数の薄膜トランジスタは同じ単結晶粒内にあることからこれらの電気的特性のバラつきを小さくすることができる。

0022

また、従来例と同じ大きさの一つの単結晶粒内に、従来例より多くの薄膜トランジスタを形成することができる。

0023

もしくは、薄膜トランジスタの数が従来例と同じなら、従来例より小さい単結晶粒内に薄膜トランジスタを形成することができる。

0024

また、該単結晶領域はラテラル成長されたものであり、その結晶成長方向とキャリアの移動移動方向が平行または反平行であるようにあらかじめ薄膜トランジスタのチャネル領域の配置が設定されているため、キャリアの移動方向を横切る粒界がほとんど存在しないので移動度がほとんど落ちず、電気的特性がより優れた薄膜トランジスタを形成することができる。

0025

したがって、このような薄膜トランジスタを用いて画素駆動回路を構成すれば、表示ムラ等の表示不良のない優れた平面表示装置を作製することができる。

発明を実施するための最良の形態

0026

図1に画素表示装置10を示す。画素表示装置10は、1枚の基板例えばガラス基板上に形成された表示部12およびその駆動回路からなる。表示部12は、複数個の薄膜トランジスタ(TFT)を含む画素駆動回路14と画素表示用の機能素子16とを1画素として、複数個の画素を備えている。

0027

各画素駆動回路14は1画素分の画像を表示するためにそれぞれ1つの機能素子16に接続されている。表示部12には画素駆動回路14と機能素子16とを含む複数の画素が縦横マトリックス状に配列されている。このような配列により全体として1つの画素アレイが構成されている。

0028

機能素子16としては、液晶素子有機エレクトロルミネセンス素子(以下「有機EL素子」という)などが用いられる。機能素子16が液晶素子である場合、液晶素子はこれに印加される電圧によって光の透過及び遮蔽を制御する。有機EL素子の一例である有機発光ダイオード(以下、「OLED」という)を機能素子16として用いた場合、有機EL素子はそれに流れる電流によって発光し、電流量によって発光強度が変化する。

0029

表示部12には、複数の走査線18と複数のデータ線20とが格子状に配列されている。画素駆動回路14と機能素子16とを含む各画素は、2つの走査線18と2つのデータ線20とによって囲まれている。各画素駆動回路14は1つの走査線18と1つのデータ線20とに接続されている。

0030

図示の例においては、さらに、複数の電源線22がデータ線20と平行に表示部12に配列され、また、共通電極線(図示せず)が走査線18と平行に表示部12に配列されている。必要に応じて、自動ゼロ線が表示部12に配列されてもよい。

0031

画素表示装置10は、表示部12を駆動するためにさらに、電子回路例えば走査駆動回路24と、データ駆動回路26と、電源供給回路28と、制御回路30とが1枚の基板例えばガラス板上に配置された構造のものとなっている。

0032

制御回路30は、像信号発生装置(図示せず)からの像信号32を受けて、走査駆動回路24及びデータ駆動回路26にそれぞれ制御信号34及び像データ信号36を供給する回路である。データ駆動回路26は、像データに対応する電圧信号をデータ線20を介して各画素駆動回路14に供給する回路である。走査駆動回路24は、走査線18を介して1以上の画素駆動回路14に選択信号を選択的に供給する回路である。電源供給回路28は、基準電圧各電源線22に供給する回路である。

0033

画素駆動回路14を含む各回路もしくはその一部は、1枚のガラス板上に形成されており、それらはガラス基板上に設けられる非単結晶半導体薄膜たとえば非晶質シリコン薄膜が結晶化されてなる単結晶領域に作製された薄膜トランジスタによって回路が構成されている。

0034

製造法によっては、制御回路30、電源供給回路28、データ駆動回路26、走査駆動回路24の各回路は、前記単結晶領域に作製された薄膜トランジスタによって構成されていなくてもよい。

0035

機能素子16が例えば有機発光素子(OLED)であるときの画素駆動回路14の3つの例を図2図4にそれぞれ符号38,40,42で示す。図示された予め設計された各電子回路の例では、それぞれ1つの画素駆動回路38,40,42が等価回路として示されている。OLED44の発光強度はこれに流れる電流量で調整される。

0036

図2ではOLED44に流れる電流量の制御は薄膜トランジスタT2で調整している。同様に図3図4では薄膜トランジスタT4がそれを行っている。

0037

図2において、コンデンサC1と薄膜トランジスタT1は薄膜トランジスタT2のゲート電極に印加される電圧を調整するための素子である。同様に、図3においての薄膜トランジスタT1、T2、T3とコンデンサC1、図4においての薄膜トランジスタT1、T2、T3とコンデンサC1,C2も、薄膜トランジスタT4のゲート電極に印加される電圧を調整するための素子である。

0038

図2において点線50で示される領域、図3において点線52で示される領域、図4において点線54で示される領域は、それぞれ、単結晶半導体の結晶粒を模式的に現している。

0039

この半導体結晶粒50、52、54の各領域内に、各画素駆動回路38、40、42内の全ての薄膜トランジスタのチャネル領域が含まれている。また、前記全ての薄膜トランジスタのうち少なくとも1つの薄膜トランジスタのソース領域及び/またはドレイン領域
の少なくとも一部は、半導体結晶粒50、52、54からはみ出して形成されている。

0040

この様子が図5に模式的に示されている。

0041

ここでは各画素ごとに、画素駆動回路の全て(4つ)の薄膜トランジスタのチャネル領域CH1〜CH4が1つの同じ単結晶半導体領域54内に含まれているから、各薄膜トランジスタのチャネル領域CH1〜CH4の結晶性は等しく、チャネル領域CH1〜CH4内には結晶粒界がない。従って、薄膜トランジスタの作動時にチャネル領域CH1〜CH4に電流が流れても、従来のように結晶粒界によって電流の流れが妨げられることがない。

0042

さらに、図2の例について説明する。

0043

画素駆動回路38の各薄膜トランジスタT1,T2はソース、ドレイン及びこれらの一方から他方に伸びチャネルの各領域を有する。薄膜トランジスタT1、T2のチャネル部は、図2の点線で模式的に示す1つの単結晶半導体領域50内に含まれている。

0044

ここで、図2では薄膜トランジスタT1,T2のチャネル領域の方向が異なっているように描かれているが、実際には、これら2つのチャネル領域は同じ方向を向くように、単結晶半導体領域50内に配置されている。また、好ましくは、これら2つのチャネル領域は、そこを流れるキャリアの方向が単結晶半導体領域50の結晶成長方向に対し平行または反平行であるように配置されている。

0045

更に、実際には薄膜トランジスタT1、T2のうち、少なくとも1個の薄膜トランジスタのソース領域及び/またはドレイン領域の一部は、前記結晶化半導体領域からはみ出して配置されている。

0046

先に述べたように、一般に、大粒径の半導体単結晶領域を形成することは、小粒径のそれを形成することに比べ、より困難である。そこで、薄膜トランジスタT1,T2のチャネル領域が含まれる半導体単結晶領域50を形成するとき、薄膜トランジスタT1,T2のソース、ドレイン領域はその領域内に含まれていなくてもいいとすると、例えば図5図6を比較してみれば明らかなように、その半導体単結晶領域54,54Aの大きさは全部の薄膜トランジスタのソース領域とドレイン領域が含まれるとした場合より面積的に小さくて済む分、作製マージンは大きくなり、半導体単結晶領域の形成がプロセス的に大変楽になる。

0047

再び図5を参照すると、1画素用駆動回路42のすべての薄膜トランジスタT1,T2,T3,T4の少なくともチャネル領域Ch1,Ch2,Ch3,Ch4が、1つの半導体結晶粒54内に形成されている。符号54は、また、隣接する複数の半導体結晶粒Gとの結晶粒界を示す。2以上の薄膜トランジスタのチャネル領域(図示の例では、チャネル領域Ch1,Ch2,Ch3,Ch4)は、チャネル領域内を移動するキャリアの移動方向と、半導体結晶粒54の結晶成長の伸長方向とが平行又は反平行方向であるように形成されている。

0048

半導体結晶粒54の寸法は、1画素用駆動回路42内のすべてのチャネル領域Ch1,Ch2,Ch3,Ch4が半導体結晶粒54に含まれるような最小寸法に設定されている。ソース領域及びドレイン領域の少なくとも一部(図示の例では、ソース領域S1,S2及びドレイン領域D3,D4の少なくとも一部)と、例えば、配線用金属層との接触領域(すなわちコンタクト領域)とは、半導体結晶粒54に隣接する1以上の半導体結晶粒Gのいずれかに含まれている。各半導体結晶粒G間の結晶粒界を符号GBで示す。図6に示すように4個の薄膜トランジスタT1からT4のソース領域、チャネル領域、ドレイン領域のすべてが半導体結晶粒54A内に形成されたときの寸法と比較して半導体結晶粒54の寸法が小さいことが理解される。

0049

続いて、同じ大きさの半導体結晶領域が形成された場合について説明する。図6図7を比較してみれば明らかなように、チャネル領域が全て半導体結晶領域54Aに含まれて形成されている全部の薄膜トランジスタの全てのソース領域と全てのドレイン領域が含まれるとした場合(図6)より、チャネル領域が全て半導体結晶領域54Bに含まれて形成されている全部の薄膜トランジスタの少なくとも1つのソース領域の一部またはドレイン領域の一部は半導体結晶領域54Bに含まれていなくてよい、すなわちはみ出してよいとした場合(図7)の方が、半導体結晶領域にチャネル領域が全て含まれる薄膜トランジスタの数をより多く、より自由に配置できるようになる。これは回路設計の立場からは非常に好ましい。

0050

更に、ここで、前記半導体結晶領域にチャネル領域が全て含まれる全ての薄膜トランジスタのキャリアの移動方向が特に結晶成長の方向と平行または反平行になるようにあらかじめ設計して薄膜トランジスタのソース領域及びドレイン領域を配置すれば、元来結晶成長方向を横切る大きな結晶欠陥は存在しにくいので、薄膜トランジスタのチャネルを流れるキャリアの移動速度は結晶欠陥等に起因して下がることはない。これは回路の高性能化には非常に好ましい。

0051

尚、図2図4において、1画素用駆動回路38,40,42は等価回路として示されているのみである。実際の単結晶化半導体領域50,52,54は、図示のような楕円形状に限定されない。また、各薄膜トランジスタ及びコンデンサの物理的配置は、種々に変更が可能である。

0052

前記したような画素駆動回路を含む有機エレクトロルミネセンス表示装置においては、有機エレクトロルミネセンス表示画素駆動制御及び電流制御が確実に行われ、また、輝度ムラが改善される。

0053

また、前記したような画素駆動回路を適宜に変更することにより、液晶表示装置に用いることのできる1画素用駆動回路とすることができる。このような1画素用駆動回路を含む液晶表示装置においては、液晶表示画素の駆動制御が確実に行われ、輝度ムラが改善される。

0054

図8に液晶表示装置に用いられる画素駆動回路の一例を示す。この画素駆動回路45は、スイッチングトランジスタである薄膜トランジスタT0と、該トランジスタにそれぞれ直列に接続された液晶素子46とスタティックRAM47とを含む。液晶素子46は電圧駆動素子であり、液晶素子46とスタティックRAM47とは相互に並列に接続されている。これによれば、液晶素子46に対する制御信号をスタティックRAM47に一時的に蓄えておくことができる。

0055

図9及び図10に、それぞれ、前記スタティックRAMを形成するために用いられる2種類のマスクパターンの例を示す。これらの例にあっては、前記スタティックRAMを構成するためのトランジスタT1〜T6の一部と残りの一部とが、それぞれ、2つの単結晶半導体領域48A,48Bに配置されるように設定されている。図上、符号M1,M2及びM3は、トランジスタT1,T2におけるゲートG1,G2、トランジスタT3,T4におけるゲートG3,G4及びトランジスタT5,T6におけるゲートG5,G6を、それぞれ、互いに電気的に接続するための配線領域を示す。

0056

スタティックRAM47を構成する複数のトランジスタT1〜T6は、図9及び図10に示す例に代えて、これらのチャネル領域の全てが前記したように1つの単結晶半導体領域に含まれるように配置することができる。

0057

さらに、画素駆動回路を適宜に変更することにより、他の型の平面表示装置に用いることのできる1画素用駆動回路とすることができる。このような1画素用駆動回路を含む平面表示装置においては、表示画素の駆動制御が確実に行われ、輝度ムラが改善される。

0058

次に、画素回路を構成する複数個の薄膜トランジスタのチャネル領域を流れるキャリアの移動方向を平行または反平行な方向に、該複数個の薄膜トランジスタのチャネル領域を全て含む単結晶半導体薄膜の結晶成長方向を揃えて形成する結晶化法の実施形態を図11及び図12を参照して説明する。

0059

この結晶化法は、図13に示す結晶化装置を用いて実施することができる。この結晶化装置は、非単結晶半導体薄膜を溶融するエネルギー紫外線パルスレーザ光Lを出射するエキシマレーザ装置光源)86と、この光源の出射光路ホモジナイザを設け、このホモジナイザの透過光路位相シフタ92を設け、この位相シフタの透過光路に被結晶化処理基板58を設けた装置である。即ち、光源から出射されたレーザ光Lをホモジナイザで均一なレーザビームにし、このレーザビームを位相シフタ92で位相変調する。位相変調されたレーザビームは、光強度分布最小値から最大値に変化する逆ピークパターンである。この逆ピークパターンのレーザビームを被結晶化処理基板58に照射する。この結果、被結晶化処理基板58の被照射領域は、溶融し、パルスレーザ光遮断されたとき、光強度が最小値部から順次凝固し、この凝固位置最高値側に移動するにつれ結晶化位置が移動する。この結晶化位置の移動方向を結晶化方向(結晶成長の伸長方向)と定義する。

0060

レーザ光照射装置86は、エキシマレーザ光Lを発生するためのレーザ装置88と、光学系90を含む。ここで光学系90には、レーザ光源から出射されたレーザ光を均一なレーザビームに変更するための前記ホモジナイザが含まれている。

0061

位相シフタ92は、前述したように、位相変調用パターンが形成された位相変調用マスクである。位相変調用のパターンは、複数の位相変調パターン単位を有する。各位相変調パターンの単位は、画素駆動回路を構成する全ての薄膜トランジスタのチャネル領域を含む1つのシリコン結晶粒に対応している。

0062

位相シフタ92は例えば石英基材等の透明媒質からなり、図14に示すように、例えば180度の位相差が得られるように互いに異なる厚さに設定された2領域を有する。一般に、180度の位相差を得るために必要な段差、すなわち2領域の膜厚差tは式(1)で表される。

0063

0064

ここで、λはレーザ光の波長であり、nはこのレーザ光に対する透明媒質の屈折率である。石英基材が透明媒質として用いられる場合、KrFエキシマレーザ光の波長が248nmで、KrFエキシマレーザに対する石英基材の屈折率が1.508であるため、244nmという2領域の膜厚差tが180度の位相差を得るために必要となる。

0065

例えば図14において第1領域を第2領域よりも薄くする場合、位相シフタ92はこの第1領域に対応する範囲において透明媒質を選択的に気相又は液相エッチングすることにより得ることができる。また、位相シフタ92は、例えばSiO2等の光透過膜プラズマCVD減圧CVDなどにより透明媒質上に成膜し、この光透過膜を第2領域に対応する範囲において残すようにパターニングして得ることもできる。

0066

このような位相シフタ92では、第2領域の透過光が第1領域の透過光よりも遅れる。エキシマレーザ光Lは第1および第2領域の境界Xに得られる段差により回折干渉することで空間的に強度変調される。この結果、図14に示す光強度分布が非晶質シリコン薄膜82(図13)上に得られる。光強度は境界Xに沿った位置において最低となる。非晶質シリコン薄膜82はこの強度分布に対応する温度勾配に設定され、溶融再結晶化される。シリコン結晶粒の核が最も低い温度の部分に生成され、より高い温度の部分に向かって横方向に成長する。ここでは、核の生成位置が結晶粒を大粒径に成長させるために境界Xに対向して最低の光強度となる非晶質シリコン薄膜の位置付近に限定されている。

0067

図14に模式的に示した位相シフタ92を用いると、図14に矢印で表示したように、シリコン結晶粒の成長方向は紙面の水平方向になる。従って、非晶質シリコン薄膜82が堆積している基板58に対するレーザ光照射装置86の位置が相対的に決定されれば、それに対応して図14の紙面上の横方向に成長する単結晶薄膜半導体領域の位置が決定される。であるから、単結晶薄膜半導体領域内にチャネル領域が全て含まれ、かつそこを流れるキャリアの方向が単結晶半導体薄膜の結晶成長方向と平行もしくは反平行になるようにあらかじめ設計されたマスクを用いて、薄膜トランジスタを所望の位置に形成することは可能である。

0068

ここで、単結晶薄膜半導体領域を形成するための位相シフタ92の位置と単結晶薄膜半導体領域内にチャネル領域が形成される薄膜トランジスタを形成するための複数枚のマスクの位置は、レーザ光照射装置86からエキシマレーザ光が照射されることによって該単結晶薄膜半導体領域を形成される基板58の一部に予め形成されている1つまたは複数個のアライメントマーク(例えば十字模様をしている)を基準に決定される。これにより前記薄膜トランジスタのチャネル領域を確実に単結晶薄膜半導体領域内に形成することができる。

0069

換言すれば、基板58の予め定められた1つまたは複数の位置に、位置合わせ用のアライメント・マークを形成しておき、これらのアライメント・マークを基準として結晶化工程と薄膜トランジスタ作製工程を実行する。この結晶化工程では、上記アライメント・マークを基準として最初に基板58の位置に対する位相シフタ92の位置を決定した後、位相シフタ92を介して基板58にレーザ光照射装置86のレーザ装置88が発生したエキシマレーザ光Lを照射し、続いて例えば位相シフタ92は固定したまま基板58をレーザ光源に対して相対的に予め定められた距離分だけ移動をさせた後に再び位相シフタ92を介してレーザ光を照射し、その後更に基板58を移動してからレーザ光照射、移動、照射、という動作を繰り返し、基板58上の一部に単結晶薄膜半導体領域を形成していく。

0070

この単結晶薄膜半導体領域への薄膜トランジスタ、キャパシタ、及びそれらが電気的に接続された形で構成されている回路の形成は、基板58の予め形成されている1つ又は複数個のアライメント・マークと、それらとトランジスタ及びキャパシタを形成するために用いる複数枚のマスクの1つ又は複数個のアライメント・マークとを用いて位置合わせを行い薄膜トランジスタとキャパシタを形成することにより実現される。この位置合わせの作業の結果、結晶化領域に構成されている回路に含まれる薄膜トランジスタの少なくともチャネル領域は、結晶化領域内に位置決めされて設けることができる。

0071

続いて、前記単結晶薄膜半導体領域内にチャネル領域が含まれている個々の薄膜トランジスタの構造について述べる。図11に、各画素駆動回路に含まれる薄膜トランジスタ56の1つについての断面図が示されている。

0072

薄膜トランジスタ56は、絶縁性の基板58と、基板58上に形成された下地絶縁層60と、下地絶縁層60上に形成された多結晶シリコン層62とを含む。多結晶シリコン層(結晶化領域)62内には、ソース領域64と、ドレイン領域66と、ソース領域64及びドレイン領域66間に設けられたチャネル領域68とが形成されている。

0073

薄膜トランジスタ56は、さらに、ゲート絶縁膜70と、ゲート電極層72と、層間絶縁膜74と、ソース電極層76と、ドレイン電極層78と、金属配線層80とを含む。ゲート電極層72に印加されたゲート電圧に対応してソース領域64とドレイン領域66との間のチャネル領域68に電流が流れる。

0074

図12(a)から図12(e)を参照すると、薄膜トランジスタ56の製造工程の一例が示されている。

0075

図12(a)に示す工程では、まず、下地絶縁層60が基板58上に形成される。基板58として、通常の液晶表示装置に用いられるガラス基板、耐熱性に優れたより高価な石英基板を用いることができるほか、セラミック又は適度な耐熱性を有するプラスチックフィルムのような各種の透明又は不透明な絶縁物質製の板を用いることができる。

0076

次に、非晶質シリコン薄膜82が例えばプラズマ化学気相成長(PECVD)法により下地絶縁層60上に形成され、絶縁層84が非晶質シリコン薄膜82上に形成され、この後、非晶質シリコン薄膜82は、脱水素処理が施される。

0077

図12(b)に示す工程では、非晶質シリコン薄膜82の結晶化処理が施される。この処理は、図13に示すレーザ光照射装置86を用いて非晶質シリコン薄膜82にレーザアニール処理を施すことによって行われる。

0078

薄膜トランジスタの製作のために、まず、エキシマレーザ光Lがレーザ装置88で発生される。エキシマレーザ光Lは、光学系90及び位相シフタ92の位相変調パターンを経て、絶縁層84を通して非晶質シリコン膜82に照射される。エキシマレーザ光Lの照射を受けた非晶質シリコン薄膜82の部分は、溶融再結晶化して多結晶シリコン薄膜94に変化する(図12(b))。

0079

絶縁層60、84は、エキシマレーザ光Lの照射により非晶質シリコン薄膜82内に生じる熱がこの非晶質シリコン薄膜82もしくは該熱により非晶質シリコン薄膜82が溶融した融液シリコンの外方にすばやく放散されることを防止する。これにより、融液シリコンの降温過程は、絶縁層60、84が無い場合と比較してより緩やかになるため、融液シリコンがより大きなシリコン結晶粒に成長することが可能となる。

0080

エキシマレーザ光Lの照射エネルギーの強度分布は、数μmの粒長を有するシリコン結晶粒が得られるよう、位相シフタ92のパターンによって調整されている。

0081

逆に言えば、位相シフタ92の位相変調パターン単位は、エキシマレーザ光Lの照射により非晶質シリコンが溶融凝固した結果として数μmの粒長を有するシリコン結晶粒が得られるように設計されている。

0082

このようにして、光学系90及び位相シフタ92を経て絶縁層84から非晶質シリコン薄膜82に至るエキシマレーザ光Lの照射により、非晶質シリコン薄膜82の結晶化が行われる。その結果、多結晶シリコン薄膜94が形成される。

0083

レーザアニール処理後、絶縁層84は例えば緩衝フッ酸によるウェットエッチング法により除去される(図12(c))。

0084

図12(c)に示す工程では、まず、前記基準位置マークを基準にして、露光マスクを用いて、多結晶シリコン薄膜94にパターニング処理が施され、各多結晶シリコン薄膜トランジスタ56(図11)のための多結晶シリコン層62が形成される。このパターニング処理では、多結晶シリコン薄膜トランジスタ56の一部として必要な所定領域、すなわち、ソース、ドレイン及びチャネルの各領域を含む領域を残して下地絶縁層60から除去される。

0085

前記露光マスクは、位相シフタ92の位相変調パターンに対応する露光パターンを有する。この露光パターンは複数の露光パターン単位を有する。

0086

各露光パターン単位に形成されたチャネル領域パターンは、各画素駆動回路のすべての薄膜トランジスタのチャネル領域を含むパターンであり、位相シフタ92の各位相変調パターン単位に対応する。したがって、各露光パターン単位のチャネル領域パターンは、各画素駆動回路のすべての薄膜トランジスタのチャネル領域を含む各シリコン結晶粒内に形成される。

0087

前記チャネル領域パターンは、また、チャネル領域のうち2以上のチャネル領域の伸長方向が同じであるように形成されている。ソース領域及びドレイン領域についての露光パターンは、チャネル領域が含まれるシリコン結晶粒に隣接する他のシリコン結晶粒にソース領域及びドレイン領域の少なくとも一部が含まれるように形成されている。

0088

チャネル領域が含まれるシリコン結晶粒からソース領域及びゲート領域の少なくとも一部がはみ出しているように形成されている。

0089

続いて、多結晶シリコン層62の表面洗浄を行った後、ゲート絶縁膜70が、多結晶シリコン層62及び下地絶縁層60を覆うように、例えば減圧化学気相成長LP−CVD)法により形成される。

0090

図21(d)に示す工程では、前記基準位置マークを基準にして、ゲート電極層72がゲート絶縁膜70上に形成される。このゲート電極層72の形成においては、まず、ゲート絶縁膜70上に例えばスパッタリング真空蒸着法金属薄膜が形成される。この金属薄膜の形成に用いられる材料として、Ta、Ti、W、Mo、Al等の元素を主成分とした材料を用いることができる。

0091

次いで、前記金属薄膜上にレジスト材を塗布し、前記基準位置マークを基準にしてフォトマスクを用いて選択的にレジスト材を露光した後、ゲート電極用マスク領域を残してレジスト材を除去する。次いで、残ったレジストパターンによるドライエッチング処理によりゲート電極層72が形成される。

0092

ゲート電極層72は、n型またはp型の不純物を多結晶シリコン層62に注入するためのマスクを兼ねる。この不純物はゲート絶縁膜70を介して多結晶シリコン層62に注入され、これにより多結晶シリコン層62に、ゲート電極層72の下方にチャネル領域68及びこれの両側に位置するソース領域64及びドレイン領域66が形成される。

0093

具体的には、ゲート電極層72及びn型イオン注入用のマスクを用いて、多結晶シリコン層62の表面の一部を遮蔽し、多結晶シリコン層62の必要な領域のみにn型イオン、例えばリンイオンを注入する。次いで、ゲート電極層72及びp型イオン注入用のマスクを用いて、多結晶シリコン層62の表面の一部を遮蔽し、多結晶シリコン層62の必要な領域のみにp型イオン、例えばボロンイオンを注入する。

0094

図12(e)に示す工程では、層間絶縁膜74がゲート絶縁膜70及びゲート電極層72を覆って形成される。この後、加熱処理がソース領域64及びドレイン領域66内の不純物を活性化するために行われる。この加熱処理は、例えば500℃の窒素雰囲気中で4時間行われる。

0095

次いで、ゲート絶縁膜70及び層間絶縁膜74はソース領域64及びドレイン領域66をそれぞれ露出する一対のコンタクトホールを形成するように部分的に除去され、ソース電極層76及びドレイン電極層78がこれらコンタクトホールにおいてソース領域64及びドレイン領域66に電気的に接触するように形成される。

0096

金属配線層80は薄膜トランジスタ56に電気的な信号を伝達する配線としてドレイン電極78に接触して形成される。

0097

この後、従来と同様の工程を経て画素表示装置が製造される。

0098

前記画素表示装置の製造方法によれば、薄膜トランジスタの電気的特性の向上と、電気的特性のばらつきの抑制と、チャネル領域が含まれるシリコン結晶粒の寸法の最小化とが図られた画素表示装置を得ることができる。

0099

図示の例では、絶縁層84の全部を除去するものとした。これに代えて、例えば、絶縁層84の一部を選択的に残し、絶縁層84の一部を、その後の工程で形成されるゲート絶縁膜又は他の絶縁膜の一部として用いるとしてもよい。

0100

画素表示装置の製造方法について、図11に示すような積層構造を有する薄膜トランジスタ56の場合で説明した。これに代えて、図15に示すような積層構造を有する薄膜トランジスタ96の例においても、同様に画素表示装置を製造することができる。

0101

図15に示す薄膜トランジスタ96は、絶縁性の基板58と、基板58上に形成された下地絶縁層60と、下地絶縁層60上に形成されたゲート電極層98と、ゲート電極層98を覆うように形成されたゲート絶縁膜100と、ゲート絶縁膜98に形成された多結晶シリコン層102と含む。多結晶シリコン層102内に、ソース領域104と、ドレイン領域106と、チャネル領域108とが形成されている。

0102

図15に示すような薄膜トランジスタ96を備える前記画素駆動装置の製造方法によっても、薄膜トランジスタの電気的特性の向上と、電気的特性のばらつきの抑制と、チャネル領域が含まれるシリコン結晶粒の寸法の最小化とが図られた画素表示装置を得ることができる。

図面の簡単な説明

0103

本発明に係る画素表示装置の一例を示す概略図。
本発明に係る画素表示装置の1画素用駆動回路の一例を示す等価回路図
本発明に係る他の画素表示装置の1画素用駆動回路の一例を示す等価回路図。
本発明に係る他の画素表示装置の1画素用駆動回路の一例を示す等価回路図。
本発明に係る画素表示装置の1画素用駆動回路の一例の要部を示す概略図。
従来の画素表示装置の1画素用駆動回路の一例の要部を示す概略図。
本発明に係る他の画素表示装置の1画素用駆動回路の一例の要部を示す概略図。
液晶表示装置に用いられる画素駆動回路の一例を示す等価回路図。
スタティックRAMを形成するために用いられるマスクパターンの一例を示す図。
スタティックRAMを形成するために用いられるマスクパターンの他の例を示す図。
本発明に係る画素表示装置に含まれる薄膜トランジスタの一例の概略的な断面図。
本発明に係る画素表示装置の製造方法を説明するための工程図。
本発明に係る画素表示装置の製造方法に用いることのできるレーザ光照射装置の一例を示す概略的な図。
本発明に係る画素表示装置の製造方法に用いることのできる位相変調用マスクを説明するための概略的な図。
本発明に係る画素表示装置に含まれる薄膜トランジスタの他の例の概略的な断面図。

符号の説明

0104

10…画素表示装置、12…表示部、14,38,40,42…1画素用駆動回路、16…機能素子、18…走査線、20…データ線、22…電源線、24…走査駆動回路、26…データ駆動回路、28…電源供給回路、30…制御回路、32…像信号、34…制御信号、36…像データ信号、44…有機発光ダイオード、46…共通電極線、T1,T2,T3,T4…薄膜トランジスタ、C1…保持容量器、C2…容量器、48…自動ゼロ線、50,52,54,54A,54B…半導体結晶粒、68,108,Ch1,Ch2,Ch3,Ch4,Ch…チャネル領域、64,104,S1,S2,S3,S4,S…ソース領域、66,106,D1,D2,D3,D4,D…ドレイン領域、56,96…薄膜トランジスタ、58…基板、60…下地絶縁層、62,102…多結晶シリコン層、70,100…ゲート絶縁膜、72,98…ゲート電極層、74…層間絶縁膜、76…ソース電極層、78…ドレイン電極層、80…金属配線層、82…非晶質シリコン薄膜、84…絶縁層、86…レーザ光照射装置、88…レーザ装置、90…光学系、92…位相シフタ、94…多結晶シリコン薄膜

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