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課題

表示装置画素用TFT、駆動回路用高速動作TFTに適した特性の異なるTFTを有す半導体装置の提供。

解決手段

前記絶縁性基板21上方に配置され、アモルファスシリコン層出発材料とし、エキシマレーザ照射多結晶化した第1の多結晶シリコン層24bと、CWレーザ照射で多結晶化した第2の多結晶シリコン層24cと、第1の島状多結晶シリコン層24b上に形成され、第1および第2の絶縁層25,27を含む積層の第1のゲート絶縁膜と、第2の島状多結晶シリコン層24cの少なくとも一部の上に形成され、前記第1および第2の絶縁層25、27のいずれか一方を含んで形成された第2のゲート絶縁膜、ゲート絶縁膜上に形成された第1及び第2のゲート電極28、26と、を有し、第1及び第2のチャネル領域は、異なる不純物ドーピング濃度を有する半導体装置。

概要

背景

近年、フラットパネルディスプレイとして、液晶表示装置有機EL表示装置が用いられている。表示画素ごと薄膜トランジスタ(TFT)などのスイッチングアクティブ素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、PC(パーソナルコンピュータ)、携帯電話等に広く用いられている。

ガラス基板上に薄膜トランジスタ(TFT)を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン層を用いていた。近年、非晶質シリコン層を多結晶化することにより、又は最初から多結晶シリコン層堆積することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能多結晶シリコントランジスタが得られるようになっている。多結晶シリコン層を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。

線状のエキシマレーザ光で、アモルファスシリコン層走査し、多結晶化する技術が用いられている。大面積のアモルファスシリコン層の結晶化を効率的に行なうことができる。但し、得られる多結晶シリコン粒径は小さい。

TFTの性能をさらに高度化するために、新たな結晶化技術も提案されている。連続波(CW)レーザを用い、ラテラル成長を生じさせると、より大きな結晶粒径を得る事ができると言われている。CWレーザスポット状であり、半導体層を島状に加工した後、結晶化を行なう。

液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラシフトレジスタを含む。高速動作が要求されるTFTは、チャネル長を短くし、LDD構造を持たないことが好ましい。このため、回路電源電圧は小さい方が望ましい。一般的に、電源電圧を下げるには、TFTの閾値も下げる必要があり、ゲート絶縁膜薄膜化する必要がある。

液晶表示装置の駆動回路は、高耐圧が望ましい出力バッファレベルシフタアナログスイッチも含む。これらの回路のTFTは、高速動作より高耐圧を必要とする。画素用TFTも高速動作より、高耐圧を必要とする。高耐圧TFTは、所望の高電圧に耐える必要があり、従来通りのゲート絶縁膜厚やLDDを有するTFT構造が望ましい。

同一のTFT構造で高速動作(低耐圧)TFT、高耐圧TFT両者の要求を満足することは難しい。そこで、同一基板上に2種類のTFTを形成する技術が提案されている。高耐圧TFTには厚いゲート絶縁膜を形成し、高速動作(低耐圧)TFTには薄いゲート絶縁膜を形成する。

特開2003−45892号は、島状半導体層を形成した後、低耐圧TFTに適した第1ゲート絶縁層を形成し、低耐圧トランジスタにおいてはその上にゲート電極を形成し、高耐圧トランジスタ及び画素トランジスタにおいては第1ゲート絶縁層の上にさらに第2ゲート絶縁層を積層し、その上にゲート電極を形成することを提案している。低耐圧トランジスタの第1ゲート絶縁層は例えば厚さ30nmであり、第1及び第2ゲート絶縁膜の積層である高耐圧トランジスタ及び画素トランジスタのゲート絶縁層は、例えば厚さ130nmである。

特開2003−86505号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体(LD)励起固体レーザDPSSレーザ)を用い、連続波(CW)レーザ光照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。

TFTの製造工程において、不純物活性化はエキシマレーザによるレーザアニール、または熱アニールで行われる。エキシマレ−ザアニールを用いる場合、ゲート配線として低抵抗アルミニウム又はアルミニウム合金を用いることもできる。高い信頼性を得るためには、熱アニールがより望ましい。特に高速動作回路を専用TFTで構成した場合や、CWレーザ光による結晶化を行なう場合、不純物の活性化は熱アニールが望まれる。熱アニールを行なう場合、ゲート配線としてアルミニウム又はアルミニウム合金を用いることは不適当となり、高融点金属を用いる。

特開平11−281997号は、駆動回路用TFTは低閾値高移動度が必要であり、画素用TFTは高閾値、低移動度が必要であると述べ、これらの要求を満たすため、ノンドープアモルファスシリコン層の一部をエッチングして薄くし、その上にBドープドアモルファスシリコン層を積層し、結晶化を行なって、画素用TFTは、平均粒径が小さく移動度が小さい膜厚の多結晶シリコン層で形成し、駆動回路用TFTは、平均粒径が大きく移動度が大きい膜薄のB濃度が高い多結晶シリコン層で形成することを提案する。

特開2003−45892号公報
特開2003−86505号公報
特開平11−281997号公報

概要

表示装置の画素用TFT、駆動回路用高速動作TFTに適した特性の異なるTFTを有す半導体装置の提供。 前記絶縁性基板21上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の多結晶シリコン層24bと、CWレーザ照射で多結晶化した第2の多結晶シリコン層24cと、第1の島状多結晶シリコン層24b上に形成され、第1および第2の絶縁層25,27を含む積層の第1のゲート絶縁膜と、第2の島状多結晶シリコン層24cの少なくとも一部の上に形成され、前記第1および第2の絶縁層25、27のいずれか一方を含んで形成された第2のゲート絶縁膜、ゲート絶縁膜上に形成された第1及び第2のゲート電極28、26と、を有し、第1及び第2のチャネル領域は、異なる不純物ドーピング濃度を有する半導体装置。

目的

本発明の目的は、表示装置の画素用TFT、駆動回路用高速動作TFTに適した特性の異なるTFTを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、高耐圧TFTと低耐圧高速動作TFTを有し、特性を改善した、半導体装置とその製造方法を提供することである。

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

絶縁性基板と、前記絶縁性基板上方に配置され、アモルファスシリコン層出発材料とし、エキシマレーザ照射多結晶化した第1の島状多結晶シリコン層と、前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域画定する第1のゲート電極と、前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置

請求項2

前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がp型不純物をドープされた層であり、前記第2の島状多結晶シリコン層が前記第1の島状多結晶シリコン層より大きな粒径多結晶シリコンで構成され、前記第1の島状多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極が第1のnチャネル薄膜トランジスタを構成し、前記第2の島状多結晶シリコン層、第2のゲート絶縁膜、第2のゲート電極が第2のnチャネル薄膜トランジスタを構成する請求項1記載の半導体装置。

請求項3

絶縁性基板と、前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、前記第1の多結晶シリコン層電気的に接続された画素電極と、を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するTFT基板と、前記TFT基板と対向配置されたカラーフィルタ基板と、前記TFT基板と前記カラーフィルタ基板に挟持された液晶層と、を有する液晶表示装置

請求項4

(a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、(e)前記第2の多結晶シリコン層の少なくとも一部の上に、前記第1および第2の絶縁層のいずれか一方を含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法。

請求項5

前記工程(d)および(e)が、(de1)前記第1および第2の多結晶シリコン層を覆って、前記第1の絶縁層を堆積する工程と、(de2)前記第2の多結晶シリコン層上の前記第1の絶縁層の上に第2のゲート電極を形成する工程と、(de3)前記第2のゲート電極を覆って、前記第1の絶縁層の上に第2の絶縁層を堆積する工程と、(de4)前記第1の多結晶シリコン層上方の前記第2の絶縁層上に第1のゲート電極を形成する工程と、(de5)前記第2の絶縁層と前記第1の絶縁層の不要部をエッチングして除去する工程と、を含む請求項4記載の半導体装置の製造方法。

請求項6

前記工程(d)および(e)が、(de1)前記第1および第2の多結晶シリコン層を覆って、第1の絶縁層を堆積する工程と、(de2)前記第1の絶縁層をパターニングし、前記第1の多結晶シリコン層上にのみ前記第1のゲート絶縁膜を残す工程と、(de3)前記第1のゲート絶縁膜を利用して、前記第1のチャネル領域か前記第2のチャネル領域に選択的に不純物をドープする工程と、(fg4)前記第1および第2の領域の前記第2の絶縁層上に第1のゲート電極および第2のゲート電極を形成する工程と、(fg5)前記第2の絶縁層の不要部をエッチングして除去する工程と、を含む請求項4記載の半導体装置の製造方法。

技術分野

0001

本発明は、薄膜トランジスタを有する半導体装置およびその製造方法に関し、特に多結晶シリコン薄膜を用いた半導体装置およびその製造方法に関する。

背景技術

0002

近年、フラットパネルディスプレイとして、液晶表示装置有機EL表示装置が用いられている。表示画素ごとに薄膜トランジスタ(TFT)などのスイッチングアクティブ素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、PC(パーソナルコンピュータ)、携帯電話等に広く用いられている。

0003

ガラス基板上に薄膜トランジスタ(TFT)を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン層を用いていた。近年、非晶質シリコン層を多結晶化することにより、又は最初から多結晶シリコン層堆積することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能多結晶シリコントランジスタが得られるようになっている。多結晶シリコン層を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。

0004

線状のエキシマレーザ光で、アモルファスシリコン層走査し、多結晶化する技術が用いられている。大面積のアモルファスシリコン層の結晶化を効率的に行なうことができる。但し、得られる多結晶シリコン粒径は小さい。

0005

TFTの性能をさらに高度化するために、新たな結晶化技術も提案されている。連続波(CW)レーザを用い、ラテラル成長を生じさせると、より大きな結晶粒径を得る事ができると言われている。CWレーザスポット状であり、半導体層を島状に加工した後、結晶化を行なう。

0006

液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラシフトレジスタを含む。高速動作が要求されるTFTは、チャネル長を短くし、LDD構造を持たないことが好ましい。このため、回路電源電圧は小さい方が望ましい。一般的に、電源電圧を下げるには、TFTの閾値も下げる必要があり、ゲート絶縁膜薄膜化する必要がある。

0007

液晶表示装置の駆動回路は、高耐圧が望ましい出力バッファレベルシフタアナログスイッチも含む。これらの回路のTFTは、高速動作より高耐圧を必要とする。画素用TFTも高速動作より、高耐圧を必要とする。高耐圧TFTは、所望の高電圧に耐える必要があり、従来通りのゲート絶縁膜厚やLDDを有するTFT構造が望ましい。

0008

同一のTFT構造で高速動作(低耐圧)TFT、高耐圧TFT両者の要求を満足することは難しい。そこで、同一基板上に2種類のTFTを形成する技術が提案されている。高耐圧TFTには厚いゲート絶縁膜を形成し、高速動作(低耐圧)TFTには薄いゲート絶縁膜を形成する。

0009

特開2003−45892号は、島状半導体層を形成した後、低耐圧TFTに適した第1ゲート絶縁層を形成し、低耐圧トランジスタにおいてはその上にゲート電極を形成し、高耐圧トランジスタ及び画素トランジスタにおいては第1ゲート絶縁層の上にさらに第2ゲート絶縁層を積層し、その上にゲート電極を形成することを提案している。低耐圧トランジスタの第1ゲート絶縁層は例えば厚さ30nmであり、第1及び第2ゲート絶縁膜の積層である高耐圧トランジスタ及び画素トランジスタのゲート絶縁層は、例えば厚さ130nmである。

0010

特開2003−86505号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体(LD)励起固体レーザDPSSレーザ)を用い、連続波(CW)レーザ光照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。

0011

TFTの製造工程において、不純物活性化はエキシマレーザによるレーザアニール、または熱アニールで行われる。エキシマレ−ザアニールを用いる場合、ゲート配線として低抵抗アルミニウム又はアルミニウム合金を用いることもできる。高い信頼性を得るためには、熱アニールがより望ましい。特に高速動作回路を専用TFTで構成した場合や、CWレーザ光による結晶化を行なう場合、不純物の活性化は熱アニールが望まれる。熱アニールを行なう場合、ゲート配線としてアルミニウム又はアルミニウム合金を用いることは不適当となり、高融点金属を用いる。

0012

特開平11−281997号は、駆動回路用TFTは低閾値高移動度が必要であり、画素用TFTは高閾値、低移動度が必要であると述べ、これらの要求を満たすため、ノンドープアモルファスシリコン層の一部をエッチングして薄くし、その上にBドープドアモルファスシリコン層を積層し、結晶化を行なって、画素用TFTは、平均粒径が小さく移動度が小さい膜厚の多結晶シリコン層で形成し、駆動回路用TFTは、平均粒径が大きく移動度が大きい膜薄のB濃度が高い多結晶シリコン層で形成することを提案する。

0013

特開2003−45892号公報
特開2003−86505号公報
特開平11−281997号公報

発明が解決しようとする課題

0014

本発明の目的は、表示装置の画素用TFT、駆動回路用高速動作TFTに適した特性の異なるTFTを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、高耐圧TFTと低耐圧高速動作TFTを有し、特性を改善した、半導体装置とその製造方法を提供することである。

課題を解決するための手段

0015

本発明の1観点によれば、
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層上に形成され、前記第1および第2の絶縁層のいずれか一方のみを含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置が提供される。

0016

本発明の他の観点によれば、
(a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、
(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、
(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、
(e)前記第2の多結晶シリコン層の上に、前記第1および第2の絶縁層のいずれか一方のみを含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、
(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法が提供される。

発明の効果

0017

同一アモルファス半導体薄膜から、粒径の大きな多結晶半導体膜と、粒径の小さな多結晶半導体膜が得られ、膜厚の異なるゲート絶縁膜を用いて、低耐圧高速動作TFTと高耐圧TFTを提供することができる。選択的ドーピングを行なうことにより閾値を揃えることができる。

発明を実施するための最良の形態

0018

液晶表示装置のTFTには、高速動作が望ましいTFTと、画素用TFTのように高耐圧でリーク電流が低いことが望ましいTFTが存在する。CWレーザによる多結晶化は、選択した領域を多結晶化するのに適し、粒径が大きく、移動度は高いが、オフリーク電流も高い多結晶TFTを作成するのに適している。エキシマレーザによる多結晶化は、全面を多結晶化するのに適し、粒径が小さく、移動度は低いが、オフリーク電流も低い多結晶TFTを作成するのに適している。そこで、高速動作部はCWレーザで多結晶化したシリコン層でTFTを作成し、高耐圧部はエキシマレーザで多結晶化したシリコン層でTFTを作成することが考えられる。以下、発明者らが行なった実験とその結果を説明する。

0019

図1Aに示すように、ガラス基板11の上に、厚さ50nmの窒化シリコン(SiN)層12と、厚さ200nmの酸化シリコン(SiO)層13と、ボロン(B)をドープした厚さ50〜60nmのアモルファスシリコン層14とを熱的化学気相堆積CVD)で積層した。Bのドープ量は、得られるTFTの閾値を調整する。CWレーザで多結晶化したTFTを作成する領域をAR2とし、エキシマレーザのみで多結晶化したTFTを作成する領域をAR1とする。

0020

図1Bに示すように、熱アニールでアモルファスシリコン層14の水素抜きを行なった後、エキシマレーザELでアモルファスシリコン層14の全面を多結晶化した。領域AR2にはエキシマレーザを照射しなくてもよいが、装置の性質上全面を多結晶化するほうが容易なため、領域AR2も多結晶化した。

0021

図1Cに示すように、領域AR2のシリコン層14をCWレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、CWレーザCLを照射して多結晶化を行なった。領域AR2のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層14aに変化する。

0022

図1Dに示すように、多結晶シリコン層をTFTを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層14b、CWレーザにより多結晶化した島状シリコン層14cに加工した。

0023

図1Eに示すように、島状シリコン層14b、14cを覆って、基板全面に、厚さ60nmのSiO層15をCVDで堆積し、その上に厚さ300nmのAlNd合金層16をスパッタリングなどの物理気相堆積(PVD)で堆積し、その後AlNd層16をゲート電極形状にパターニングした。

0024

図1Fに示すように、AlNdゲート電極16をマスクとしてSiO層15をエッチングした。下地のSiO層13もある程度エッチングされる。ホスフィン(PH3)をソースガスとし、ゲート電極16をマスクとして燐(P)をイオンドーピングした。なお、イオンドーピングにおいては質量分析を行わないので、同時にHもドープされる。ゲート電極16下にPがドープされないチャネル領域14b、14cを残し、ゲート電極両側にPをドープした領域S/Dが形成される。

0025

図1Gに示すように、350℃、2時間の熱処理で水素抜きを行なった後、250mJ/cm2のエキシマレーザEL照射により、ドープした不純物の活性化を行なった。ドープしたPが活性化され、n型ソースドレイン領域S/Dとなる。エキシマレーザで多結晶化したシリコン層14bを用いたTFTと、CWレーザで多結晶化したシリコン層14cを用いたTFTとが形成される。

0026

図1Hに示すように、TFTを覆って、基板全面上に厚さ300nmのSiN層19をCVDで成膜し、層間絶縁膜を形成した。ホトリソグラフィを用い、コンタクト孔をエッチングした。

0027

図1Iに示すように、コンタクト孔を埋め込んで、厚さ500nmのTi層20をPVDで成膜し、電極形状にパターニングした。このようにして、2種類のnチャネル薄膜トランジスタT1,T2を有するTFT基板を作成した。

0028

図1Jは、作成した薄膜トランジスタT1,T2のドレイン電流Id対ゲート電圧Vg特性を測定した結果を示す。エキシマレーザで多結晶化した薄膜トランジスタT1の特性がr1であり、エキシマレーザ照射後にCWレーザで多結晶化した薄膜トランジスタT2の特性がr2である。エキシマレーザ照射TFTの閾値Vth1に較べ、CWレーザ照射TFTのドレイン電流は増大し、閾値Vth2は、1.2Vプラス側にシフトしていた。Vth2−Vth1=1.2Vである。エキシマレーザで多結晶化した粒径が小さい他結晶シリコンと較べ、CWレーザで多結晶化した多結晶シリコン層は粒径が大きく、グレインバウンダリ等にトラップされて活性化されないBが減少し、Bの活性化率が上がるため、閾値がプラス側にシフトすると考えられる。この現象は、不純物種を変えても生じるであろう。

0029

高速動作に適したCWレーザ照射TFTの閾値を0Vに近づけると、エキシマレーザ照射TFTの閾値は負側にシフトし、ゲート電圧0Vでもドレイン電流が流れてしまう。このようなTFTを画素用TFTに用いると、オフリーク電流が高く、電圧保持特性劣化する。他の高耐圧TFTもオフリーク電流が増加し、消費電流が増大してしまう。

0030

単一アモルファスシリコン層から、異なる多結晶化で粒径の大きな高速動作TFTと粒径の小さな高耐圧用TFTを作成すると、閾値に差が生じ、好適な回路動作が望めなくなることが判った。高速動作nチャネルTFTと高耐圧nチャネルTFTの閾値をそろえるためには、いずれか一方の領域に選択的にチャネルドープを行なうことが必要である。

0031

図2A〜4Nは、本発明の実施例による薄膜トランジスタ半導体装置の製造方法の主要工程と得られる半導体装置の構成を示す断面図である。駆動回路全体をCWレーザ照射で多結晶化したシリコン層で形成するケースC1と、駆動回路の高速動作部のみをCWレーザ照射で多結晶化したシリコン層で形成するケースC2とを説明する。不純物活性化をエキシマレーザで行う場合の他、熱アニールで行う場合も説明する。ケース1は駆動回路全体に対して高速動作を優先する場合に適し、ケース2は、駆動回路の高耐圧部ではリーク電流の低減を優先する場合に適する。

0032

図2Aに示すように、ガラス基板等の透明絶縁基板21の上に、厚さ50nmの窒化シリコン(SiN)層22と、厚さ200nmの酸化シリコン(SiO)層23と、ボロン(B)をドープした厚さ50〜60nmのアモルファスシリコン層24とを熱的化学気相堆積(CVD)で積層する。シリコン層24にドープするBのドーピング量は、CWレーザ照射TFTの閾値を適正に制御する量である。
画素用高耐圧nチャネルTFTを作成する領域をPIX−Vh−n、駆動回路用高耐圧nチャネルTFTを形成する領域をDR−Vh−n、駆動回路用高耐圧pチャネルTFTを形成する領域をDR−Vh−p、駆動回路用高速動作(低耐圧)nチャネルTFTを形成する領域をDR−Vl−n、駆動回路用高速動作(低耐圧)pチャネルTFTを形成する領域をDR−Vl−pで示す。PIXは画素、Vhは高耐圧、Vlは低耐圧、nはnチャネル、pはpチャネルを表す。

0033

図2B1は、ケースC1の場合を示し、駆動回路部をレジストパターンPR1で覆い、画素用nチャネル高耐圧TFT領域PIX−Vh−nにp型不純物イオンドープし、エキシマ照射部nチャネルTFTの閾値とCWレーザ照射部nチャネルTFTの閾値を同等にする。例えば、閾値を1.0〜1.5Vプラスがわにシフトさせるのに適したドープ量1×1012cm−2のBを加速電圧5kVでイオンドープする。

0034

図2B2は、ケース2の場合を示し、駆動回路の高速動作部をレジストパターンPR2で覆い、画素用高耐圧nチャネルTFT領域PIX−Vh−nと駆動回路の高耐圧領域DR−Vh−n、DR−Vh−pにエキシマレーザ照射部の閾値をCWレーザ照射部の閾値と同等にするのに適した、例えば上述のドープ量のBをイオンドープする。

0035

図2Cに示すように、アニール炉により500℃で熱アニールして、アモルファスシリコン層の水素抜きを行なった後、基板全面に300mJ/cm2のエキシマレーザEL1を照射し、アモルファスシリコン層24の全面を多結晶化する。

0036

図2D1に示すように、ケース1の場合は、駆動回路部のシリコン層をCWレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にCWレーザCL1を走査速度20cm/sec、出力8.0kWで照射して多結晶化を行なう。駆動回路部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層24aに変化する。

0037

図2D2に示すように、ケース2の場合は、駆動回路の高速動作部のシリコン層のみをCWレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にCWレーザCL2を照射して多結晶化を行なう。高速動作部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層24aに変化する。

0038

図3Eに示すように、多結晶シリコン層をTFTを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層24b、CWレーザにより多結晶化した島状シリコン層24cに加工する。

0039

図3Fに示すように、島状シリコン層24b、24cを覆って、基板全面に、厚さ30nmの第1のSiO層25をCVDで堆積し、その上に厚さ300nmの第1のAlNd合金層26をスパッタリングなどの物理気相堆積(PVD)で堆積し、その後高速動作部のAlNd層26をゲート電極形状にパターニングする。その他の領域のAlNd層26は除去する。

0040

図3Gに示すように、基板全面に厚さ80nmの第2のSiO層27をCVDで堆積し、その上に厚さ300nmの第2のAlNd合金層28をスパッタリングなどの物理気相堆積(PVD)で堆積する。その後高耐圧TFT部の第2のAlNd層28をゲート電極形状にパターニングする。その他の領域の第2のAlNd層28は除去する。

0041

図3Hに示すように、高耐圧部のゲート電極28両側のLDD部を覆うレジストマスクPR3を形成し、第2のSiO層27、第1のSiO層25を一括エッチングする。
図3Iに示すように、高耐圧部ではLDD領域を画定する張り出し部を有するゲート絶縁膜がパターニングされる。高速動作部では、LDD形成用張り出し部はなく、ゲート電極26側壁上に、第2のSiO層のサイドウォール27sが残る。

0042

図3Jに示すように、pチャネルTFT部を覆うレジストパターンPR4を形成し、ホスフィン(PH3)を用い、レジストパターンPR4とnチャネルTFTのゲート電極とをマスクとして、燐(P)をイオンドーピングする。ゲート電極26、28下にPがドープされないチャネル領域24b、24cを残し、ゲート絶縁膜両外側にPを高濃度にドープした領域S/Dが形成される。高耐圧部ではゲート絶縁膜の外側に高濃度不順物がドープされ、ゲート電極から張り出したゲート絶縁膜下に低濃度不純物がドープされたLDD領域が形成される。高速動作部では、サイドウォール状の第2のSiO層27s下にオフセット領域が形成される。LDD領域は、リーク電流低減に有効である。イオンドーピングは、例えば、コンタクト部に高濃度の不純物をドーピングするのに適した低電圧で高濃度の不純物をドーピングし、次に照らす上に張り出したゲート絶縁膜を貫通して、その下のシリコン層に不純物をドープできる高電圧で低濃度の不純物をド−プする。

0043

図3Kに示すように、nチャネルTFT部を覆うレジストパターンPR5を形成し、レジストパターンPR5とpチャネルTFTのゲート電極とをマスクとして、Bをイオンドーピングする。ゲート電極26、28下にBがドープされないチャネル領域を残し、ゲート絶縁膜両外側にBを高濃度にドープした領域S/Dが形成される。高耐圧部ではゲート絶縁膜の外側に高濃度不順物がドープされ、ゲート電極から張り出したゲート絶縁膜下に低濃度不純物がドープされたLDD領域が形成される。高速動作部では、第2のSiO層のサイドウォール27s下にオフセット領域が形成される。

0044

図4L1に示すように、350℃、2時間の熱処理で水素抜きを行なった後、250mJ/cm2のエキシマレーザEL2により、ドープした不純物の活性化を行なう。ドープした不純物が活性化され、ソースドレイン領域S/D、LDD部を形成する。

0045

図4L2に示すように、エキシマレーザによる活性化に代え、熱アニールThにより活性化を行なうこともできる。この場合は、ゲート電極26,28をAlNd合金ではなく、Moなどの高融点金属で形成する。

0046

このようにして、エキシマレーザで多結晶化したシリコン層14bを用いたTFTと、CWレーザで多結晶化したシリコン層14cを用いたTFTとが形成される。
図4Mに示すように、TFTを覆って、基板全面上に厚さ300nmのSiN層29をCVDで成膜し、層間絶縁膜を形成する。ホトリソグラフィを用い、コンタクト孔をエッチングする。

0047

図4Nに示すように、コンタクト孔を埋め込んで、厚さ500nmのTi層30をPVDで成膜し、電極形状にパターニングする。このようにして、5種類の薄膜トランジスタを有するTFT基板を作成する。

0048

図4Oに示すように、SiN層31を堆積して、層間絶縁膜を形成し、コンタクト孔をエッチングする。透明電極であるインヂウム−錫酸化膜(ITO)を堆積し、パターニングして画素電極32を形成する。表面上に有機系樹脂を塗布して保護膜33を形成する。このようにして、液晶表示装置のTFT基板が形成される。

0049

上述の実施例においては、エキシマレーザ多結晶化領域に選択的にp型不純物をドープした。CWレーザ多結晶化領域に選択的にn型不純物をドープして閾値を調整してもよい。

0050

図5Aに示すように、図2Aの工程同様に、ガラス基板等の透明絶縁基板21の上に、厚さ50nmの窒化シリコン(SiN)層22と、厚さ200nmの酸化シリコン(SiO)層23と、ボロン(B)をドープした厚さ50〜60nmのアモルファスシリコン層24とを熱的化学気相堆積(CVD)で積層する。シリコン層24にドープするBのドーピング量は、エキシマレーザ照射TFTの閾値を適正に制御する量である。

0051

図5B1は、ケースC1の場合を示し、画素TFT領域をレジストパターンPR1aで覆い、駆動回路部にn型不純物Pをイオンドープし、CWレーザ照射部TFTの閾値とエキシマレーザ照射TFTの閾値を同等にする。例えば、閾値を1.0〜1.5Vマイナス側にシフトさせるのに適したPをドーズ量5×1011cm−2、加速電圧10kVでドープでイオンドープする。

0052

図5B2は、ケース2の場合を示し、画素用TFT部と駆動回路の高耐圧部をレジストパターンPR2aで覆い、駆動回路高速動作部DR−Vl−n、DR−Vl−pにCWレーザ照射部の閾値をエキシマレーザ照射部の閾値と同等にするのに適した、例えば上述のドープ量のPをイオンドープする。その後、図2C以下に示した工程を行い、液晶表示装置用TFT基板を完成する。

0053

上述の実施例においては、選択的チャネルドープのためレジストマスクを1枚用いた。レジストマスクを用いず、選択的チャネルドーピングを行なうこともできる。
図6A〜6Gは、駆動回路の高速動作部のみをCWレーザによって多結晶化したシリコン層で形成する他の実施例を示す。図6Aは、図2Aと同様であり、ガラス基板等の透明絶縁基板21の上に、厚さ50nmの窒化シリコン(SiN)層22と、厚さ200nmの酸化シリコン(SiO)層23と、ボロン(B)をドープした厚さ50〜60nmのアモルファスシリコン層24とを熱的化学気相堆積(CVD)で積層する。シリコン層24にドープするBのドーピング量は、CWレーザ照射TFTの閾値を適正に制御する量である。

0054

図6Bは、図2Cと同様の工程を示し、選択的ドーピングを行なっていないアモルファスシリコン層24に対し、アニール炉中500℃で熱アニールして、アモルファスシリコン層の水素抜きを行なった後、基板全面に300mJ/cm2のエキシマレーザEL1を照射し、アモルファスシリコン層24の全面を多結晶化する。

0055

図6Cは、図2D2同様の工程であり、駆動回路の高速動作部のシリコン層のみをCWレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にCWレーザCL2を照射して多結晶化を行なう。高速動作部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層24aに変化する。

0056

図6Dは、図3E同様の工程であり、多結晶シリコン層をTFTを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層24b、CWレーザにより多結晶化した島状シリコン層24cに加工する。

0057

図6Eは、図3F同様の工程を示し、島状シリコン層24b、24cを覆って、基板全面に、厚さ30nmの第1のSiO層25をCVDで堆積し、その上に厚さ300nmの第1のAlNd合金層26をスパッタリングなどの物理気相堆積(PVD)で堆積し、その後高速動作部のAlNd層26をゲート電極形状にパターニングする。その他の領域のAlNd層26は除去する。

0058

図6Fに示すように、駆動回路の高速動作部のゲート電極26をマスクとして利用し、画素用高耐圧nチャネルTFT領域PIX−Vh−nと駆動回路の高耐圧領域DR−Vh−n、DR−Vh−pにエキシマレーザ照射部の閾値をCWレーザ照射部の閾値と同等にするのに適した、ドープ量のBを第1の酸化シリコン層25を介してイオンドープする。駆動回路の高速動作部のチャネル領域は、ゲート電極26で覆われているので、ドープされない。

0059

図6Gは、図3Gと同様の工程を示し、基板全面に厚さ80nmの第2のSiO層27をCVDで堆積し、その上に厚さ300nmの第2のAlNd合金層28をスパッタリングなどの物理気相堆積(PVD)で堆積する。その後高耐圧TFT部の第2のAlNd層28をゲート電極形状にパターニングする。その他の領域の第2のAlNd層28は除去する。このようにして、図3Gと同様の構成を得る。その後は、図3H以下の工程を行えばよい。なお、図6A〜6Gの実施例において、不純物の活性化をエキシマレーザで行なっても熱アニールで行なってもよいことは、図2A〜4Oの実施例同様である。

0060

図7A〜7Dは、ゲート絶縁膜を利用して選択的チャネルドープを行なう実施例を示す。図7A〜7Dは、図6A〜6Dと同様の工程を示す。
図7Eに示すように、島状多結晶シリコン領域を覆って、基板表面に第1の酸化シリコン層25を、例えば厚さ30nmCVDで堆積する。その上にゲート電極と、その両側のLDD部に対応するレジストパターンPR6を形成し、このレジストパターンPR6をマスクとして、第1の酸化シリコン層25をエッチングしてLDD部用張り出し部を有するゲート絶縁膜を形成する。その後、レジストパターンPR6は除去する。

0061

図7Fに示すように、露出している多結晶シリコン層は貫通し、上にゲート絶縁膜が形成されている部分では、ゲート絶縁膜を貫通した後その下の多結晶シリコン層で止まる条件で、エキシマレーザ照射部の閾値をCWレーザ照射部の閾値と同等にするp型不純物のドーピングを行なう。例えば、閾値を1.0〜1.5Vプラス側にシフトするのに適した量、1×1012cm−2のBを加速電圧20kVでイオンドーピングする。この条件下でのBの飛程Si中で66nm、酸化シリコン中で62nmと言われている。厚さ50nmのシリコン層は貫通し、厚さ30nmの酸化シリコン層の下に厚さ50nmのシリコン層がある場合は、酸化シリコン層は貫通するがシリコン層内に留まる。従って、画素用TFTと駆動回路の高耐圧部では、チャネル領域にBがドープされる。上に第1の酸化シリコン層25が存在しない活性層にはBがドープされない。

0062

別の方法として、CWレーザ照射部の閾値をエキシマレーザ照射部の閾値と同等にするn型不純物をCWレーザ照射部にイオンドープしてもよい。例えば、閾値を1.0〜1.5Vマイナス側にシフトするのに適した量、5×1011cm−2のPを加速電圧10kVでイオンドープする。この条件では、Pイオンは厚さ30nmの酸化シリコン層は突き抜けず、露出しているシリコン層の表面にのみドープされる。高耐圧部のチャネル領域(およびLDD領域)上には酸化シリコン層が存在するため、Pがドープされず、高速動作部のシリコン層は露出しているため、チャネルドーピングがなされる。なお、この場合は、アモルファスシリコン層のBドープ量はエキシマレーザ照射部の閾値制御に適した値とする。

0063

図7Gに示すように、基板全面に第2の酸化シリコン層27を堆積し、AlNd合金層を堆積し、AlNd層をパターニングすることによりゲート電極28を形成する。その後、図3H以下の工程を行い、液晶表示装置用TFT基板を完成する。

0064

図8は、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板SUBの上に、表示を行う表示領域DAと周辺回路を形成する周辺回路領域PHが画定されている。表示領域DAにおいては、複数の走査用ゲート配線(バスライン)GLが行(横)方向に延在し、画像データ供給用の複数の画像データ配線(バスライン)DLが列(縦)方向に延在する。

0065

走査用ゲート配線GLと画像データ配線DLとの各交点に、薄膜トランジスタTFTが接続され、薄膜トランジスタの出力端子はITO等の透明電極で形成される画素電極PXに接続されている。さらに、各画素電極PXに補助容量SCが接続される。補助容量SCの他の電極は、一定電位補助容量配線(バスライン)SCLに接続される。図の構成においては、補助容量配線SCLは行方向に延在するが、列方向に延在する構成とすることもできる。

0066

周辺回路領域PHには、走査用ゲート配線に供給する走査信号群を発生させるためのゲートドライバGD、画像データ配線に供給する画像データを供給するためのデータドライバDD、及び外部より制御信号CSを受け、ゲートドライバGDおよびデータドライバDDを制御する表示コントローラDCが形成されている。ゲートドライバGDは、シフトレジスタSR1、レベルシフタLS1、出力バッファOB等を含む。データドライバDDは、シフトレジスタSR2、レベルシフタLS2、アナログスイッチAS等を含む。さらに、外部より基準電圧VL、VH及び画像信号IDが供給される。

0067

周辺回路を集積化したアクティブマトリクス基板において、表示コントローラDC、シフトレジスタSR1、SR2は比較的高速動作を行なうことが要求され、上述の高速動作TFTで形成する。レベルシフタLS1、LS2、出力バッファOB、アナログスイッチASは、比較的高電圧で動作する高耐圧であることが要求される。

0068

表示エリアにおいて用いられるスイッチング用薄膜トランジスタ(TFT)は、比較的高耐圧が要求される。駆動回路用高耐圧TFTち画素TFTとは、上述の高耐圧TFTで形成する。表示エリアDAのTFTはnチャネルTFTのみで作成しても、周辺回路PHはCMOS回路で構成することが好ましい。従って、nチャネルTFTの他、pチャネルTFTも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にMOS容量を用いる。

0069

図9Aは、液晶表示装置の構成例を示す。アクティブマトリクス基板201は、表示領域DAと周辺回路領域PHを有し、表示領域DAには走査用ゲート配線GL、補助容量バスラインSCL、データ配線DL及び画素構造が形成されている。周辺回路領域PHには、ゲート制御回路GD、データ制御回路DDが形成されている。対向基板202には、画素領域に対応するカラーフィルタ203及び全画素共通コモン電極204が形成されている。カラーフィルタ基板202とアクティブマトリクス基板201との間には、液晶層205が挟持される。

0070

図9Bは、有機ELパネルの構成例を示す。アクティブマトリクス基板201は、上述の実施例同様、ガラス基板上に走査用ゲート配線、データ配線、薄膜TFT等が形成されている。各画素領域において、TFTのソースが例えばITOで形成されるアノード211に接続される。アノード211の上に、正孔輸送層212、発光層213、電子輸送層214、アルミニウム等で形成されたカソード215が積層され、有機EL素子構造を形成している。有機EL素子から発光した光は、下方に向かい、アクティブマトリクス基板201のガラス基板から外部に出射する。有機EL素子の上方は、シール材220によって覆われる。

0071

上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料,厚さなどは、例示であり,設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。ゲート電極層として、導電性耐熱性の条件を満たす金属層を用いることができる。p型不純物、n型不純物として、B.Pの他Sb,Asなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン層以外の絶縁層で形成してもよい。例えば、酸化窒化シリコン層窒化シリコン層有機絶縁層等を用いることも可能であろう。その他,種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。

0072

(付記1)(1)
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。

0073

(付記2)(2)
前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がp型不純物をドープされた層であり、前記第2の島状多結晶シリコン層が前記第1の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第1の島状多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極が第1のnチャネル薄膜トランジスタを構成し、前記第2の島状多結晶シリコン層、第2のゲート絶縁膜、第2のゲート電極が第2のnチャネル薄膜トランジスタを構成する付記1記載の半導体装置。

0074

(付記3)
前記第1のチャネル領域がさらに選択的にp型不純物をドープされているか、前記第2のチャネル領域がさらに選択的にn型不純物をドープされている付記2記載の半導体装置。

0075

(付記4)(3)
絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
前記第1の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するTFT基板と、
前記TFT基板と対向配置されたカラーフィルタ基板と、
前記TFT基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。

0076

(付記5)(4)
(a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、
(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、
(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、
(e)前記第2の多結晶シリコン層の上に、前記第1および第2の絶縁層のいずれか一方のみを含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、
(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法。

0077

(付記6)
前記アモルファスシリコン層は、p型不純物をドープした層であり、前記第1および前記第2の薄膜トランジスタはnチャネル薄膜トランジスタである付記5記載の半導体装置の製造方法。

0078

(付記7)(5)
前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、前記第1の絶縁層を堆積する工程と、
(de2)前記第2の多結晶シリコン層上の前記第1の絶縁層の上に第2のゲート電極を形成する工程と、
(de3)前記第2のゲート電極を覆って、前記第1の絶縁層の上に第2の絶縁層を堆積する工程と、
(de4)前記第1の多結晶シリコン層上方の前記第2の絶縁層上に第1のゲート電極を形成する工程と、
(de5)前記第2の絶縁層と前記第1の絶縁層の不要部をエッチングして除去する工程と、
を含む付記5記載の半導体装置の製造方法。

0079

(付記8)
前記工程(f)が、前記工程(de2)の後、前記第2のゲート電極をマスクとしてp型不純物を前記第1および第2の多結晶シリコン層にドープする付記7記載の半導体装置の製造方法。

0080

(付記9)(6)
前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、第1の絶縁層を堆積する工程と、
(de2)前記第1の絶縁層をパターニングし、前記第1の多結晶シリコン層上にのみ前記第1のゲート絶縁膜を残す工程と、
(de3)前記第1のゲート絶縁膜を利用して、前記第1のチャネル領域か前記第2のチャネル領域に選択的に不純物をドープする工程と、
(fg4)前記第1および第2の領域の前記第2の絶縁層上に第1のゲート電極および第2のゲート電極を形成する工程と、
(fg5)前記第2の絶縁層の不要部をエッチングして除去する工程と、
を含む付記5記載の半導体装置の製造方法。

0081

(付記10)
前記工程(de3)が、前記第1、第2の多結晶シリコン層の単独層は貫通し、前記第1のゲート絶縁膜と前記第1の多結晶シリコン層の積層は貫通しない加速エネルギでp型不純物をドープし、前記第1のチャネル層にp型不純物をドープする付記8記載の半導体装置の製造方法。

0082

(付記11)
前記工程(de3)が、前記第1のゲート絶縁膜でブロックできる加速電圧でn型不純物をドープし、前記第2の多結晶シリコン層にn型不純物をドープする付記8記載の半導体装置の製造方法。

図面の簡単な説明

0083

本発明者らが行なった実験のサンプル作成工程と得られたTFTの特性を示す断面図およびグラフである。
第1の実施例による半導体装置の製造方法を示す断面図である。
第1の実施例による半導体装置の製造方法を示す断面図である。
第1の実施例による半導体装置の製造方法を示す断面図である。
第2の実施例による半導体装置の製造方法を示す断面図である。
第3の実施例による半導体装置の製造方法を示す断面図である。
第4の実施例による半導体装置の製造方法を示す断面図である。
実施例による半導体装置を含む液晶表示装置用TFT基板の平面図である。
表示装置の構成例を示す斜視図、断面図である。

符号の説明

0084

11、21ガラス基板(透明絶縁基板)
12、22窒化シリコン層
13、23酸化シリコン層
14、24シリコン層
15、25 酸化シリコン層
16、26ゲート電極層
19、29層間絶縁膜
20、30 電極

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