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技術 半導体集積回路

出願人 株式会社東芝
発明者 堂坂利彰早川誠幸田中豊緑川剛
出願日 2004年6月22日 (16年6ヶ月経過) 出願番号 2004-183768
公開日 2006年1月12日 (14年11ヶ月経過) 公開番号 2006-012211
状態 拒絶査定
技術分野 半導体メモリの信頼性技術
主要キーワード 半導体抵抗素子 抵抗直列回路 所望期間 端子間抵抗値 等電位化 非切断状態 検出目標 端子間抵抗
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2006年1月12日)のものです。
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図面 (4)

課題

比較的簡易な構成によって、検出目標であるフューズ素子切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を提供する。

解決手段

LSIに内蔵した検出目標であるフューズ素子F1の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子F2と半導体抵抗素子R1との直列抵抗に依存する電流とを差動検出型ラッチ回路10により比較して、検出目標であるフューズ素子の切断/非切断状態を判定する。

概要

背景

半導体集積回路(LSI)に形成されたフューズ素子プログラミングされたデータ(フューズ素子の導通非導通状態)を読み出して判定する際、2通りの方法が知られている。第1の方法は、検出目標とする1つのフューズ素子の導通/非導通状態に依存する信号電圧を直接に検出するものである。しかし、この方法は、LSIの製造プロセスのばらつき、フューズ素子の破壊状態のばらつき、破壊状態のフューズ素子の経時変化による低抵抗化非破壊状態のフューズ素子の経時変化による高抵抗化などによる影響を受けて誤動作を招く。第2の方法は、検出目標とするフューズ素子を含む一対のフューズ素子にそれぞれ依存する信号電圧の差を検出するものであり、特許文献1、2などに開示されている。

前記特許文献1には、一対のフューズ素子(アンチフューズ)に依存する信号電圧差を差動増幅器で検出増幅し、その出力をラッチ回路で記憶するように検出制御回路で制御する点が開示されている。この方法は、回路構成が複雑であり、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

前記特許文献2のクレーム9には、一対のフューズ抵抗直列回路(フューズ素子に抵抗素子直列接続された回路)に依存する信号電圧差を差動増幅器で検出する回路を、冗長アドレス発生回路に適用する点が開示されている。この回路においては、一対のフューズは、どちらも切断される可能性があり、一対のフューズ素子にそれぞれ抵抗素子が直列接続されているので、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

なお、特許文献3には、フューズ素子の抵抗の経時変化による影響を相殺するために、ラッチ回路の閾値電圧を16段階で可変する方式が開示されている。しかし、閾値電圧を可変するための制御回路が必要であり、回路構成が複雑化し、フューズ素子の抵抗の経時変化の検証動作を行うのに時間がかかる。
特開2002−133895号公報
米国特許第6201432号明細書
米国特許第6384666号明細書

概要

比較的簡易な構成によって、検出目標であるフューズ素子の切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を提供する。LSIに内蔵した検出目標であるフューズ素子F1の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子F2と半導体抵抗素子R1との直列抵抗に依存する電流とを差動検出型のラッチ回路10により比較して、検出目標であるフューズ素子の切断/非切断状態を判定する。

目的

本発明は前記した従来の問題点を解決すべくなされたもので、比較的簡易な構成によって、検出目標であるフューズ素子の切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を搭載した半導体集積回路を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のフューズ素子端子間抵抗に依存する電流と、非切断状態リファレンス用の第2のフューズ素子と半導体抵抗素子との直列抵抗に依存する電流とを差動検出型ラッチ回路により比較し、前記第1のフューズ素子の切断/非切断状態を判定するフューズデータ読み出し回路を搭載したことを特徴とする半導体集積回路

請求項2

前記半導体抵抗素子の抵抗値は、前記第1のフューズ素子の非切断状態の端子間抵抗より大きく、前記第1のフューズ素子の切断状態の端子間抵抗より小さいことを特徴とする請求項1記載の半導体集積回路。

請求項3

第1のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第2のフューズ素子と第1の半導体抵抗素子との直列抵抗または前記第2のフューズ素子と第2の半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第1のフューズ素子について、切断/非切断状態の判定および切断状態における抵抗経時変化の判定を行うフューズデータ読み出し回路を搭載したことを特徴とする半導体集積回路。

請求項4

前記第2の半導体抵抗素子の抵抗値は、前記第1の半導体抵抗素子の抵抗値より小さいことを特徴とする請求項3記載の半導体集積回路。

請求項5

前記リファレンス用の第2のフューズ素子に対して、前記第1の半導体抵抗素子または前記第2の半導体抵抗素子を接続するように切り替えスイッチ素子をさらに具備することを特徴とする請求項3または4記載の半導体集積回路。

技術分野

0001

本発明は、半導体集積回路係り、特に一対のフューズ(Fuse)素子のデータを読み出すためのフューズデータ読み出し回路に関するもので、例えば半導体メモリリダンダンシ回路においてフューズ素子プログラミングされたデータを読み出す回路に使用されるものである。

背景技術

0002

半導体集積回路(LSI)に形成されたフューズ素子にプログラミングされたデータ(フューズ素子の導通非導通状態)を読み出して判定する際、2通りの方法が知られている。第1の方法は、検出目標とする1つのフューズ素子の導通/非導通状態に依存する信号電圧を直接に検出するものである。しかし、この方法は、LSIの製造プロセスのばらつき、フューズ素子の破壊状態のばらつき、破壊状態のフューズ素子の経時変化による低抵抗化非破壊状態のフューズ素子の経時変化による高抵抗化などによる影響を受けて誤動作を招く。第2の方法は、検出目標とするフューズ素子を含む一対のフューズ素子にそれぞれ依存する信号電圧の差を検出するものであり、特許文献1、2などに開示されている。

0003

前記特許文献1には、一対のフューズ素子(アンチフューズ)に依存する信号電圧差を差動増幅器で検出増幅し、その出力をラッチ回路で記憶するように検出制御回路で制御する点が開示されている。この方法は、回路構成が複雑であり、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

0004

前記特許文献2のクレーム9には、一対のフューズ・抵抗直列回路(フューズ素子に抵抗素子直列接続された回路)に依存する信号電圧差を差動増幅器で検出する回路を、冗長アドレス発生回路に適用する点が開示されている。この回路においては、一対のフューズは、どちらも切断される可能性があり、一対のフューズ素子にそれぞれ抵抗素子が直列接続されているので、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

0005

なお、特許文献3には、フューズ素子の抵抗の経時変化による影響を相殺するために、ラッチ回路の閾値電圧を16段階で可変する方式が開示されている。しかし、閾値電圧を可変するための制御回路が必要であり、回路構成が複雑化し、フューズ素子の抵抗の経時変化の検証動作を行うのに時間がかかる。
特開2002−133895号公報
米国特許第6201432号明細書
米国特許第6384666号明細書

発明が解決しようとする課題

0006

本発明は前記した従来の問題点を解決すべくなされたもので、比較的簡易な構成によって、検出目標であるフューズ素子の切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を搭載した半導体集積回路を提供することを目的とする。

0007

また、本発明の他の目的は、比較的簡易な構成によって、検出目標であるフューズ素子の切断状態における抵抗の経時変化の程度を簡単に検証し得るフューズデータ読み出し回路を搭載した半導体集積回路を提供することにある。

課題を解決するための手段

0008

本発明の半導体集積回路の第1の態様は、第1のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第2のフューズ素子と半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第1のフューズ素子の切断/非切断状態を判定するフューズデータ読み出し回路を搭載したことを特徴とする。

0009

本発明の半導体集積回路の第2の態様は、第1のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第2のフューズ素子と第1の半導体抵抗素子との直列抵抗または前記第2のフューズ素子と第2の半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第1のフューズ素子について、切断/非切断状態の判定および切断状態における抵抗の経時変化の判定を行うフューズデータ読み出し回路を搭載したことを特徴とする。

発明の効果

0010

本発明の第1の態様によれば、検出目標であるフューズ素子と検出基準となる非切断状態のリファレンス用のフューズ素子の状態とを比較する比較的簡易な構成によって、検出目標であるフューズ素子の切断/非切断状態を正確に判定し得るフューズデータ読み出し回路を提供することができる。

0011

本発明の第2の態様によれば、2つの半導体抵抗素子を切換接続する比較的簡易な構成によって、検出目標であるフューズ素子の切断状態における抵抗の経時変化の程度を簡単に検証し得るフューズデータ読み出し回路を提供することができる。

発明を実施するための最良の形態

0012

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

0013

<第1の実施形態>
図1は、本発明のLSIに搭載されたフューズデータ読み出し回路の第1の実施形態の基本構成を示している。

0014

図1において、差動検出型のラッチ回路10の一対の入力ノードのうち、一方の入力ノードとVSSノードとの間には検出目標である第1のフューズ素子F1が接続されており、他方の入力ノードとVSS ノードとの間には、検出基準となるリファレンス用の第2のフューズ素子F2と所定の抵抗値を有する半導体抵抗素子R1とが直列に接続されてなるフューズ・抵抗直列回路11が接続されている。この半導体抵抗素子R1は、LSIのシリコン基板上に形成可能な構造のものであり、MOS抵抗とかポリシリコン抵抗が用いられる。

0015

前記一対をなすフューズ素子F1とリファレンス用のフューズ素子F2とは、寄生抵抗成分なども含めて同じ構成を有するように形成されており、例えばレーザ照射により溶断可能な素子とか、あるレベル以上の電圧印加することで電流特性が変化する素子とか、電流により切断可能な素子が用いられる。この場合、フューズ素子F1・リファレンス用のフューズ素子F2の各一端側と前記ラッチ回路10の一対の入力ノードとの配線距離が短くなるように、フューズ素子F1・リファレンス用のフューズ素子F2の形成領域とラッチ回路10の形成領域とは近接し、かつこの2つのフューズ素子とラッチ回路10とが対称に配置されていることが望ましい。

0016

前記差動検出型のラッチ回路10は、一対の入力ノードに流れる電流差を検出し、検出結果に応じてハイ(“H”)レベルまたはロウ(“L”)レベルの出力状態を保持するものである。

0017

上記構成において、半導体抵抗素子R1の抵抗値は、フューズ素子F1の非切断(切断前)状態の端子間抵抗値F1onより十分に大きな値であって、かつ、フューズ素子F1の切断(切断後)の状態の端子間抵抗値F1off より十分に小さな値となるように設計されている。この場合、フューズ素子F1の切断状態での経時変化が発生しても、半導体抵抗素子R1の抵抗値はフューズ素子F1の切断状態の端子間抵抗値F1off より十分に小さな値(例えばF1off の約1/2)となるように設計されている。

0018

したがって、差動検出型のラッチ回路10の動作時(制御信号による駆動時、あるいは電源投入時の動作時)に、フューズ素子F1の非切断状態/切断状態に応じて一対の入力ノードに流れる電流差の極性が異なる。結果として、差動検出型のラッチ回路10は、一対の入力ノードの電流差の極性を検出し、検出結果に応じて“H”レベルまたは“L”レベルの出力状態を保持する。

0019

図2は、図1のフューズデータ読み出し回路の実施例1を示す回路図である。

0020

差動検出型のラッチ回路10は、2つのCMOSインバータ回路IV1、IV2の各入力ノードと各出力ノード交差接続されたCMOSラッチ回路からなり、2つのCMOSインバータ回路IV1、IV2の各高電位側電源ノードは電源(VDD) ノードに接続されており、各低電位側電源ノードは一対の入力ノードとなっている。前記ラッチ回路10の2つのCMOSインバータ回路IV1、IV2の各出力ノードとVDD ノードとの間には、それぞれ活性化制御用のPMOSトランジスタPTが接続されている。なお、2つのCMOSインバータ回路IV1、IV2のうち、一方のCMOSインバータ回路の出力ノードはラッチ回路10の出力ノードOUTとなる。

0021

前記一対の入力ノード間には、オン駆動されて一対の入力ノードを等電位化するためのイコライズ用のNMOSトランジスタEQが接続されている。そして、一対の入力ノードのうち、一方の入力ノードと接地(VSS)ノードとの間には検出目標であるフューズ素子F1と活性化制御用のNMOSトランジスタNTが直列に接続されており、他方の入力ノードとVSS ノードとの間には、フューズ・抵抗直列回路11と活性化制御用のNMOSトランジスタNTが直列に接続されている。

0022

なお、各活性化制御用のトランジスタPT、NTのゲートには制御信号であるクロック信号CLKが印加されるものであり、クロック信号CLKが“L”レベルの時には活性化制御用のトランジスタPTがオン状態になってフューズデータ読み出し回路をプリチャージ動作させ、クロック信号CLKが“H”レベルになると、活性化制御用のトランジスタNTがオン状態になってフューズ素子F1およびフューズ・抵抗直列回路11の状態に応じてフューズデータ読み出し回路をディスチャージ動作させる。

0023

図2のフューズデータ読み出し回路において、フューズ素子F1の非切断(切断前)状態においてクロック信号CLKが“H”レベルになった時の動作は、フューズ素子F1にはその抵抗値F1onに応じた電流I1 が流れ、フューズ・抵抗直列回路11にはその抵抗値に応じた電流I2 が流れる。この場合、I1 >I2 となるように設計されているので、ラッチ回路10の一対の入力ノードに電位差が発生し、この電位差の極性に応じてラッチ回路10の出力ノードOUTが“H”レベルまたは“L”レベルの状態を保持する。

0024

これに対して、フューズ素子F1が切断された状態においてクロック信号CLKが“H”レベルになった時の動作は、フューズ素子F1にはその端子間抵抗値に応じた電流I1aが流れ、フューズ・抵抗直列回路11にはその抵抗値に応じた電流I2 が流れる。この場合、フューズ素子F1の切断状態での経時変化を考慮しても、I1a<I2 となるように設計されているので、ラッチ回路10の一対の入力ノードには前記したフューズ素子F1の非切断状態とは逆極性の電位差が発生し、この電位差の極性に応じてラッチ回路10の出力ノードOUTが“L”レベルまたは“H”レベルの状態に反転する。

0025

上記したフューズデータ読み出し回路の第1の実施形態によれば、検出目標であるフューズ素子F1の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子F2を含むフューズ・抵抗直列回路11に依存する電流とを差動検出型のラッチ回路10により相対的に比較する。これによって、検出目標であるフューズ素子F1の切断/非切断状態を正確に判定することができる。この場合、一対のフューズ素子F1、F2は、寄生抵抗寄生容量も含めて等しい特性を有するので、フューズ素子F1の非切断/切断状態による抵抗値の変化による影響のみを比較して判定動作を正確に行うことができる。しかも、一対のフューズ素子F1、F2と、抵抗素子R1と、差動検出型のラッチ回路10とを主な構成とする比較的簡易な構成によって実現可能である。

0026

<第2の実施形態>
図3は、本発明のLSIに搭載されたフューズデータ読み出し回路の第2の実施形態の基本構成を示している。

0027

図3に示すフューズデータ読み出し回路は、図1を参照して前述したフューズデータ読み出し回路と比べて、リファレンス用のフューズ素子F2に対して、複数(本例では2つ)の半導体抵抗素子R1、R2を、例えばテストモード信号によって制御可能なスイッチ(例えばMOSトランジスタ)S1、S2により選択的に切り替えて直列に接続し得るように構成されている点が異なり、その他は同じである。

0028

即ち、ラッチ回路10の入力ノードに一端が接続されたリファレンス用のフューズ素子F2の他端とVSSノードとの間には、第1のスイッチS1と第1の抵抗値Raを有する第1の半導体抵抗素子R1とが直列に接続された第1の直列回路11と、第2のスイッチS2と第2の抵抗値Rb(<Ra)を有する第2の半導体抵抗素子R2とが直列に接続された第2の直列回路12が並列に接続されている。これらの2つの半導体抵抗素子は、LSIのシリコン基板上に形成可能な構造のものであり、MOS抵抗とかポリシリコン抵抗が用いられる。

0029

前記複数のフューズ素子F1、F2は、寄生抵抗成分なども含めて同じ構成を有するように形成されており、例えばレーザ照射により溶断可能な素子とか、あるレベル以上の電圧を印加することで電流特性が変化する素子とか、電流により切断可能な素子が用いられる。この場合、各フューズ素子F1、F2とラッチ回路10の一対の入力ノードとの配線距離が短くなるように、各フューズ素子F1、F2の形成領域とラッチ回路10の形成領域とは近接していることが望ましい。

0030

上記したフューズデータ読み出し回路の第2の実施形態によれば、検出基準となるリファレンス用のフューズ素子F1に対して2つの半導体抵抗素子R1、R2をスイッチS1、S2により選択的に切り替え接続することが可能である。したがって、第1の抵抗値Raを有する第1の半導体抵抗素子R1を選択した場合には、第1の実施形態と同様に、検出目標であるフューズ素子F1の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子F2と第1の半導体抵抗素子R1(抵抗値Ra)との直列抵抗に依存する電流とを差動検出型のラッチ回路10により比較することによって、検出目標であるフューズ素子F1の切断/非切断状態を正確に判定することができる。この場合、各フューズ素子F1、F2は、寄生抵抗や寄生容量も含めて等しい特性を有するので、フューズ素子の非切断/切断状態による抵抗値の変化による影響のみを比較して判定動作を正確に行うことができる。

0031

これに対して、検出目標であるフューズ素子F1の切断状態における抵抗の経時変化(LSIの所定期間使用後における抵抗値の減少)を見込んだ状態で切断/非切断状態を検出したい場合には、検出目標であるフューズ素子F1の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子F2と第2の半導体抵抗素子R2(抵抗値Rb)との直列抵抗に依存する電流との相対的な比較によって、検出目標であるフューズ素子F1の切断/非切断状態を正確に判定することができる。したがって、第2の半導体抵抗素子R2の抵抗値Rbを適切に設計することによって、検出目標であるフューズ素子F1の切断状態における抵抗の経時変化の程度(所望期間経過後の抵抗変化)を見込んだ状態でフューズ素子F1の切断/非切断状態を検出することができる。

0032

しかも、第2の実施形態によれば、上記したような判定動作を、各フューズ素子F1、F2と、各抵抗素子R1、R2と、差動検出型のラッチ回路10とを主な構成とする比較的簡易な構成によって実現可能である。

図面の簡単な説明

0033

本発明のLSIに搭載されたフューズデータ読み出し回路の第1の実施形態の基本構成を示す構成説明図。
図1のフューズデータ読み出し回路の実施例1を示す回路図。
本発明のLSIに搭載されたフューズデータ読み出し回路の第2の実施形態の基本構成を示す構成説明図。

符号の説明

0034

10…差動検出型のラッチ回路、11…フューズ・抵抗直列回路、F1、F2…フューズ素子、R1…半導体抵抗素子。

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