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技術 SMD任意逓倍回路

出願人 ルネサスエレクトロニクス株式会社
発明者 田岸光昭
出願日 2004年6月18日 (16年6ヶ月経過) 出願番号 2004-181737
公開日 2006年1月5日 (14年11ヶ月経過) 公開番号 2006-004293
状態 特許登録済
技術分野 計算機・クロック パルス回路 パルスの操作
主要キーワード 正転データ 周期測定用 倍遅延 クロック逓倍回路 正転バッファ 入力クロック周期 遅延設定値 反転データ出力端子
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図面 (8)

課題

入力信号に同期し逓倍数可変に設定される信号を出力する逓倍回路の提供。

解決手段

入力信号の周波数を可変に逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の遅延回路とを備えた同期遅延回路10と、同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路20と、設定逓倍値にしたがって、周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を可変に設定する制御回路30とを備え、多重回路20から入力信号に同期しその周波数を逓倍した出力信号が出力される。

概要

背景

従来の逓倍回路は、PLL(Phase Locked Loop)回路又はDLL(Delay Locked Loop)回路を備えた構成が用いられている。よく知られているように、PLL回路は、位相比較器と、該位相比較器の比較結果を電圧に変換するチャージポンプと、該チャージポンプの出力を平滑化するループフィルタと、該ループフィルタの直流電圧制御電圧として受け制御電圧に応じて発振周波数可変させるVCO(電圧制御発振器)とを備え、VCOの出力端と位相比較器の入力端との間の帰還路分周器を備え、VCOの出力クロック信号を分周器で分周した分周クロック信号を位相比較器で入力クロック信号位相比較する構成とされている。このように、PLL回路を用いた逓倍回路は、位相比較器を備え、入力信号波形と位相比較を行うため、ロックに時間を要する。また、遅延回路(DLL)を用い位相比較器を備えた逓倍回路として、例えば後記特許文献1等の記載が参照される。

図7に、従来の同期式遅延回路(Synchronous Mirror DelayCircuit(同期式ミラー遅延回路);「SMD」ともいう)の構成の一例を示す(後記特許文献2参照)。図7(a)に示すように、同期式遅延回路は、外部クロック信号を入力する入力バッファ903(遅延時間=td1)と、入力バッファダミー905A(遅延時間=td1)と、クロックドライバダミー905B(遅延時間=td2)からなるダミー遅延回路905と、ダミー遅延回路905からの出力を入力とする遅延回路列901と、遅延回路例901に入力されたクロック信号が1クロック周期分進行した時点で、図示されない転送回路を介して転送され、遅延回路列901と逆方向に進行する遅延回路列902と、遅延回路列902からの出力を受けるクロックドライバ904(遅延時間=td2)とを備えている。遅延回路列901は、クロック信号の1クロック周期を測定する周期測定用の遅延回路である。遅延回路列902は、遅延回路列901で測定された遅延時間を再現する遅延再現用の遅延回路である。

図7(b)に示すように、外部クロック906(周期=tCK)は、遅延回路列901を、時間tV=tCK−(td1+td2)分進んで、遅延回路列902側に転送され、tV間、遅延回路列901と逆方向に遅延回路列を進行して出力され、クロックドライバ904から内部クロック907として出力される。入力バッファ903への入力時点からtd1+td1+td2+2×{tCK−(td1+td2)}+td2=2×tCK(2クロック周期)で、内部クロック907が出力される。すなわち、同期式遅延回路列からは、クロック周期tCKの2倍遅延させ外部クロック信号906に同期した内部クロック信号907が出力される。

同期式遅延回路の遅延再現用の遅延回路(図7(a)の902)を複数備えた構成の逓倍回路として、後記特許文献3等の記載も参照される。

特開平10−335994号公報(第1図、第5図)
特許第3434682号公報(第15図)
特開平10−303713号公報(第1図)

概要

入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路の提供。 入力信号の周波数を可変に逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の遅延回路とを備えた同期遅延回路10と、同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路20と、設定逓倍値にしたがって、周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を可変に設定する制御回路30とを備え、多重回路20から入力信号に同期しその周波数を逓倍した出力信号が出力される。

目的

したがって、本発明の目的は、PLL回路等の帰還構成をとらず、入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

入力信号周期を測定する周期測定用遅延回路と、前記周期測定用の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を、設定された遅延時間を遅延させて出力する、遅延再現用の複数の遅延回路と、を備えた同期遅延回路と、前記同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路と、設定逓倍値にしたがって、前記周期測定用の遅延回路の遅延段数と前記遅延再現用の複数の遅延回路の遅延段数の比を可変に設定する制御回路と、を備え、前記多重回路から、前記入力信号の周波数を逓倍した出力信号が出力される、ことを特徴とする逓倍回路

請求項2

入力信号の周波数を逓倍した出力信号を出力し、逓倍数が可変とされる逓倍回路であって、前記入力信号の周期を測定する周期測定用の第1の遅延回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第2の遅延回路と、前記入力信号と前記第2の遅延回路の出力信号とを多重化して出力する第1の多重回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第1の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第3の遅延回路と、前記第1の多重回路の出力信号と前記第3の遅延回路の出力信号とを多重化して出力する第2の多重回路と、設定逓倍値にしたがって、前記第1乃至第3の遅延回路の遅延段数の比を可変に設定する制御回路と、を備えている、ことを特徴とする逓倍回路。

請求項3

前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第(n−1)(n=3、4、5、…)の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第(n+1)(n=3、4、5、…)の遅延回路と、前記第(n−1)の多重回路の出力信号と前記第(n+1)の遅延回路の出力信号とを多重化して出力する第n(n=3、4、5、…)の多重回路との組を1つ又は複数組さらに備えている、ことを特徴とする請求項2記載の逓倍回路。

請求項4

入力信号の周波数を逓倍した出力信号を出力し、逓倍数が可変とされる逓倍回路であって、前記入力信号の周期を測定する周期測定用の第1の遅延回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第2の遅延回路と、前記入力信号と前記第2の遅延回路の出力信号とを多重化して出力する第1の多重回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第1の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第3の遅延回路と、前記第1の多重回路の出力信号と前記第3の遅延回路の出力信号とを多重化して出力する第2の多重回路と、前記第1の遅延回路で測定された周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第2の多重回路の出力信号を遅延出力する第4の遅延回路と、前記第2の多重回路の出力信号と前記第3の遅延回路の出力信号を多重化して出力する第3の多重回路と、設定逓倍値にしたがって、前記第1乃至第3の遅延回路の遅延段数の比を可変に設定する制御回路と、を備えている、ことを特徴とする逓倍回路。

請求項5

2逓倍の場合、前記第1乃至第3の遅延回路の遅延時間の比を4:2:1とする、ことを特徴とする請求項2又は4記載の逓倍回路。

請求項6

3逓倍の場合、前記第1乃至第4の遅延回路の遅延時間の比を6:3:2:1とする、ことを特徴とする請求項5記載の逓倍回路。

請求項7

4逓倍の場合、前記第1乃至第4の遅延回路の遅延時間の比を8:4:2:1とする、ことを特徴とする請求項5記載の逓倍回路。

請求項8

前記入力信号の周波数を逓倍した出力信号は、設定逓倍数サイクルを単位に、前記入力信号に同期している、ことを特徴とする請求項1乃至7のいずれか一に記載の逓倍回路。

請求項9

請求項1乃至8のいずれか一に記載の逓倍回路を備えた半導体装置

技術分野

0001

本発明は、逓倍回路に関し、特に同期式遅延回路を用いた逓倍回路に関する。

背景技術

0002

従来の逓倍回路は、PLL(Phase Locked Loop)回路又はDLL(Delay Locked Loop)回路を備えた構成が用いられている。よく知られているように、PLL回路は、位相比較器と、該位相比較器の比較結果を電圧に変換するチャージポンプと、該チャージポンプの出力を平滑化するループフィルタと、該ループフィルタの直流電圧制御電圧として受け制御電圧に応じて発振周波数可変させるVCO(電圧制御発振器)とを備え、VCOの出力端と位相比較器の入力端との間の帰還路分周器を備え、VCOの出力クロック信号を分周器で分周した分周クロック信号を位相比較器で入力クロック信号位相比較する構成とされている。このように、PLL回路を用いた逓倍回路は、位相比較器を備え、入力信号波形と位相比較を行うため、ロックに時間を要する。また、遅延回路(DLL)を用い位相比較器を備えた逓倍回路として、例えば後記特許文献1等の記載が参照される。

0003

図7に、従来の同期式遅延回路(Synchronous Mirror DelayCircuit(同期式ミラー遅延回路);「SMD」ともいう)の構成の一例を示す(後記特許文献2参照)。図7(a)に示すように、同期式遅延回路は、外部クロック信号を入力する入力バッファ903(遅延時間=td1)と、入力バッファダミー905A(遅延時間=td1)と、クロックドライバダミー905B(遅延時間=td2)からなるダミー遅延回路905と、ダミー遅延回路905からの出力を入力とする遅延回路列901と、遅延回路例901に入力されたクロック信号が1クロック周期分進行した時点で、図示されない転送回路を介して転送され、遅延回路列901と逆方向に進行する遅延回路列902と、遅延回路列902からの出力を受けるクロックドライバ904(遅延時間=td2)とを備えている。遅延回路列901は、クロック信号の1クロック周期を測定する周期測定用の遅延回路である。遅延回路列902は、遅延回路列901で測定された遅延時間を再現する遅延再現用の遅延回路である。

0004

図7(b)に示すように、外部クロック906(周期=tCK)は、遅延回路列901を、時間tV=tCK−(td1+td2)分進んで、遅延回路列902側に転送され、tV間、遅延回路列901と逆方向に遅延回路列を進行して出力され、クロックドライバ904から内部クロック907として出力される。入力バッファ903への入力時点からtd1+td1+td2+2×{tCK−(td1+td2)}+td2=2×tCK(2クロック周期)で、内部クロック907が出力される。すなわち、同期式遅延回路列からは、クロック周期tCKの2倍遅延させ外部クロック信号906に同期した内部クロック信号907が出力される。

0005

同期式遅延回路の遅延再現用の遅延回路(図7(a)の902)を複数備えた構成の逓倍回路として、後記特許文献3等の記載も参照される。

0006

特開平10−335994号公報(第1図、第5図)
特許第3434682号公報(第15図)
特開平10−303713号公報(第1図)

発明が解決しようとする課題

0007

上記したように、PLL回路やDLL回路を用いた逓倍回路は、帰還構成を有し、位相比較器を備え、入力信号波形と位相比較を行うため、ロックに時間を要する、という問題点を有している。

0008

したがって、本発明の目的は、PLL回路等の帰還構成をとらず、入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路を提供することにある。

課題を解決するための手段

0009

本願で開示される発明は、上記目的を達成するため、概略以下の通りとされる。

0010

本発明の一つのアスペクト(側面)に係る可変逓倍回路は、入力信号の周波数逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、前記周期測定用の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を、設定された遅延時間を遅延させて出力する、遅延再現用の複数の遅延回路と、を備えた同期式遅延回路と、前記同期式遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路と、設定逓倍値にしたがって、前記周期測定用の遅延回路の遅延段数と前記遅延再現用の複数の遅延回路の遅延段数の比を可変に設定する制御回路と、を備え、前記多重回路から、前記入力信号の周波数を逓倍した出力信号が出力される。

0011

本発明に係るの一つのアスペクトに係る可変逓倍回路は、前記入力信号の周期を測定する周期測定用の第1の遅延回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記入力信号を前記設定された遅延時間だけ遅延させて出力する第2の遅延回路と、前記入力信号と前記第2の遅延回路の出力信号とを多重化して出力する第1の多重回路と、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第1の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第3の遅延回路と、前記第1の多重回路の出力信号と前記第3の遅延回路の出力信号とを多重化して出力する第2の多重回路と、設定逓倍値にしたがって、前記第1乃至第3の遅延回路の遅延段数の比を可変に設定する制御回路と、を備えている。

0012

本発明においては、前記第1の遅延回路で測定された前記入力信号の周期に基づき、逓倍値に対応して遅延時間が可変に設定され、前記第(n−1)(n=3、4、5、…)の多重回路の出力信号を前記設定された遅延時間だけ遅延させて出力する第(n+1)(n=3、4、5、…)の遅延回路と、前記第(n−1)の多重回路の出力信号と前記第(n+1)の遅延回路の出力信号とを多重化して出力する第n(n=3、4、5、…)の多重回路との組を1つ又は複数組さらに備えた構成としてもよい。

発明の効果

0013

本発明によれば、周期測定用の遅延回路を用いて実測測定した入力クロック周期に応じて、遅延再現用の可変遅延回路遅延設定値を、逓倍値にしたがって設定しているため、入力クロックに同期した逓倍信号を生成することができる。

発明を実施するための最良の形態

0014

本発明を実施するための最良の形態について説明する。図1は、本発明の一実施形態の構成を示す図である。図1を参照すると、本実施形態に係る回路は、同期式遅延回路10と、多重回路(マルチプレクサ)20と、制御回路30とを備えている。

0015

同期式遅延回路10(Synchronous Mirror DelayCircuit:「SMD」ともいう)は、入力クロック信号の1クロック周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の複数の遅延回路とを備えている。

0016

制御回路30は、同期式遅延回路10の周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を、逓倍数に応じて可変に設定する。多重回路20は、同期式遅延回路10から出力される位相が異なる複数の信号(多相出力)を受けて多重化して逓倍信号を出力する。

0017

多重回路20からは、入力クロック信号の周波数を逓倍した出力信号が出力される。制御回路30からの制御により、任意の逓倍数を実現している。なお、同期式遅延回路の基本構成は、例えば図7を参照して説明した構成に従い、入力クロック信号の周期測定用の遅延回路と、遅延再現用の遅延回路を複数備えている。本実施の形態によれば、多重回路20からは入力クロック信号に同期した逓倍信号(逓倍数のサイクルを単位に、入力クロック信号に位相同期する)が出力される。以下実施例に即して説明する。

0018

図2は、本発明の一実施例の構成を示す図である。図2を参照すると、本発明の一実施例の逓倍回路は、入力クロック信号SCLKをクロック入力端子に入力し、反転データ出力端子QBをデータ入力端子Dに帰還入力し、2分周クロックDAT正転データ出力端子Qから出力するD型フリップフロップ111と、D型フリップフロップ111の正転データ出力端子Qにデータ入力端子Dが接続され、クロック端子に入力クロック信号SCLKを入力し、2分周クロック信号FCLKを正転データ出力端子Qから出力するD型フリップフロップ112と、D型フリップフロップ111、112からの出力を受け、クロック信号SCLKの周期を測定する入力周期測定用の遅延回路(Measure Delay:「Meas delay」ともいう)101と、入力周期測定用の遅延回路101からの信号に基づき、入力クロック信号SCLKを位相180度だけ遅延させた信号DAT1を出力する第1の可変遅延回路(Var delay1)103と、入力クロック信号SCLKと第1の可変遅延回路103からの出力信号DAT1とを入力して多重デューティ50の出力信号OCLK1を出力する第1の多重回路201と、第1の多重回路201の出力信号OCLK1を入力し、入力周期測定用の遅延回路101からの信号に基づき、OCLK1を位相90度だけ遅延させた信号DAT2を出力する第2の可変遅延回路(Var delay2)104と、第1の多重回路201からの出力信号OCLK1と第2の可変遅延回路104からの出力信号DAT2とを入力して多重し、出力信号OCLK2を出力する第2の多重回路202と、を備えている。図2の可変遅延回路(Var delay1)103と可変遅延回路(Var delay2〜)104は、遅延再現用の遅延回路102を構成しており、入力周期測定用の遅延回路101と、遅延再現用の遅延回路102とで、図1の同期式遅延回路(SMD)10を構成している。図2において、可変遅延回路(Var delay2〜)は、可変遅延回路(Var delay2)のほかに、可変遅延回路(Var delay3)、可変遅延回路(Var delay4)等が適宜配置されることを表わしている。

0019

本実施例においては、制御回路30(図1参照)の制御のもと、設定逓倍数によって、入力周期測定用の遅延回路101の遅延段数と、可変遅延回路103、104の遅延段数の設定比を制御する制御信号(M)が供給され、遅延回路101による入力クロック信号SCLKの実測周期(1クロック周期分の遅延段数の数)と、設定逓倍数に応じた遅延段数の設定比に応じて、可変遅延回路103、104の遅延段数は可変に設定される。

0020

例えば逓倍数が2の場合、周期測定用の遅延回路101、及び、第1、第2の可変遅延回路103、104の遅延段数の比(したがって遅延時間の比)は、遅延回路を構成するインバータCMOSインバータ)を単位に、8:4:2とされる(なお、インバータ2段が正転バッファを構成するため遅延単位となる)。したがって、周期測定用の遅延回路101で測定された入力クロック信号SCLKの1周期が遅延回路101を構成するインバータの段数で32段の場合、第1、第2の可変遅延回路103、104の遅延段数は、それぞれ16、8に設定される。

0021

本実施例によれば、かかる構成により、同一の回路構成によって、複数の相異なる逓倍数の信号を出力することができる。また、入力クロック信号SCLKの周期は任意とされる。入力クロック信号SCLKの周期は変動してもよい。この場合も、入力クロック信号SCLKに同期した逓倍信号が出力される。すなわち、逓倍信号は、逓倍数毎の周期で入力クロック信号SCLKに同期する。

0022

図3は、本発明の処理動作を説明するための流れ図である。図2及び図3を参照して、本発明の第1の実施例の動作について説明する。

0023

周期測定用の遅延回路101で入力クロック信号SCLKの1周期を測定し、1周期に対応する遅延回路でのインバータ(バッファ)の個数を算出する(ステップS1)。

0024

入力クロック信号SCLKのエッジに対して、180度遅延した位相の信号を作成する(ステップS2)。例えば、2逓倍の信号を生成する場合において、周期測定用の遅延回路101での入力クロック信号SCLKの1クロック周期の測定によるインバータの段数が16段のとき、180度の遅延を生成する可変遅延回路103の遅延単位の段数(インバータを単位とする)は8に設定される。入力クロック信号SCLKを可変遅延回路103に入力し、180度位相波形を作成する。

0025

なお、周期測定用の遅延回路101に入力クロック信号SCLKが1周期進行した時点で、図示されない転送回路から出力され(前記特許文献3等参照)、1周期進行時点の遅延素子段数の半分の段数の位置から可変遅延回路103に、入力クロック信号を転送して入力し、遅延回路103の出力端から遅延段数8段分遅延させた信号を出力するようにしてもよい。

0026

次に、入力クロック信号SCLKと、可変遅延回路103からの180度位相波形からデューティ50%の信号DAT1を出力する(ステップS3)。

0027

作成したデューティ50%の信号DAT1を、再度、可変遅延回路(Var delay2〜)104以降に入力し、所望の位相の波形を作成する(ステップS4)。例えば、2逓倍の信号を生成する場合において、周期測定用の遅延回路101での入力クロック信号SCLKの1クロック周期の測定によるインバータの段数が16段のとき、可変遅延回路104で90度の遅延を生成する場合、可変遅延回路104の遅延単位の段数は4に設定される。

0028

なお、周期測定用の遅延回路101に入力クロック信号SCLKが1周期進行した時点で、図示されない転送回路から出力され(前記特許文献3等参照)、1周期進行時点の遅延素子段数の1/4の段数の位置から可変遅延回路103に、入力クロック信号を転送して入力し、可変遅延回路103の出力端から遅延段数4段分遅延させた信号を出力するようにしてもよい。

0029

デューティ50%の信号DAT1と、可変遅延回路104から作成した波形を用いて、所望の逓倍数を作成する(ステップS5)。

0030

図4は、図2に示した本発明の一実施例の動作を示すタイミング図である。図4には、図2において、入力クロック信号の2逓倍のクロック信号を生成する場合の信号(SCLK、IDAT、FCLK、DAT1、OCLK1、DAT2、及び、OCLK2)のタイミング波形が示されている。2逓倍の場合、入力周期測定用の遅延回路101の遅延素子を構成するインバータ(CMOSインバータ)の段数と、可変遅延回路103、104のインバータ(CMOSインバータ)の段数の個数の比は8:4:2に設定される。なお、2逓倍の場合、図2において、可変遅延回路104のVar delay2は用いられるが、Var delay3以降の可変遅延回路は用いられない。

0031

入力クロック信号SCLKを2分周した信号IDAT、FCLKから、入力クロック信号SCLKの周期を測定する。入力周期測定用の遅延回路101に入力された信号IDATの立ち上がりエッジが入力周期測定用の遅延回路10を進行し、信号FCLKの立ち上がりエッジのタイミングまでに進行したインバータの個数が、入力クロック信号SCLKの周期に対応する。

0032

信号DAT1は、入力クロック信号SCLKから180度位相が送れた信号とされる。入力クロック信号SCLKと信号DAT1を入力とする第1の多重回路201は、入力クロック信号SCLKの立ち上がりエッジで立ち上がり、信号DAT1の立ち上がりで立ち下がる信号OCLK1(デューティ50%)を出力する。

0033

可変遅延回路104から出力される信号DAT2は、入力クロック信号SCLKから90度位相が遅延した信号とされ、第2の多重回路202は、信号OCLK1の立ち上がりエッジで立ち上がり、信号DAT2の立ち上がりで立ち下がる信号OCLK2(2逓倍クロック)を出力する。

0034

本実施例によれば、スキュー等で入力クロック周期が可変した場合にも、逓倍信号OCLK2として、入力クロック信号SCLKに同期し、且つ入力クロックSCLKの周期の変動等に追従した2逓倍クロックが出力される。さらに、制御信号Mにより、任意の逓倍数が設定される。

0035

図5は、4逓倍クロックを生成する実施例の構成を示す図である。図5を参照すると、この実施例の逓倍回路において、遅延再現用の遅延回路102は、図2の構成に加えて、第2の多重回路202からの2逓倍クロック信号OCLK2を入力して45度位相が遅れた信号を生成する第3の可変遅延回路(Var delay3)105を備えている。さらに、第2の多重回路202からの2逓倍クロック信号OCLK2と、第3の可変遅延回路105からの出力信号DAT3を多重する第3の多重回路203を備え、第3の多重回路203から4逓倍のクロック信号OCLK4が生成される。以下、同様にして可変遅延回路と、多重回路を追加することで、任意の逓倍数のクロックを生成することができる。なお、図5の構成において、遅延回路101、103、104、105の遅延時間の比は、インバータを単位に、16:8:4:2とされる。

0036

図6は、図2図5等に示した本発明の一実施例の回路のシミュレーション結果を示す図である。信号RESETはハイレベルアクティブとされ、フリップフロップリセットする。DUTY50は、図2及び図5のOCLK1である。2逓倍は、図1のOCLK2である。なお、図6の信号RESETはリセット信号であり、動作の初期化を行うものであり、図2図5のD型フリップフロップ111、112等をリセットする。図6において、2逓倍、4逓倍については、図2図5を参照して説明した構成が用いられる。

0037

3逓倍のクロックの生成について説明する。この場合、図5の第1の可変遅延回路103で180度位相の信号を生成する。また、第2の可変遅延回路104で、OCLK1を120度位相を遅延させた信号を出力し、第2の多重回路202で、OCLK1とDAT2を多重化してOCLK2とする。第3の可変遅延回路105でOCLK2を入力して60度位相が遅れた信号DAT3を生成し、第3の多重回路203にてOCLK2と該OCLK2を60度位相を遅らせた信号DAT3を多重して3逓倍のクロックが生成される。遅延回路101、103、104、105の遅延時間の比は、インバータの段数で、12:6:4:2に設定される。

0038

なお、上記した逓倍数2、3、4以外にも、上記した動作原理にしたがって、同期式遅延回路で生成された多相クロックに基づき、任意の逓倍クロック信号を生成することができる。本実施例は、PLL回路を用いずに任意の逓倍クロック信号を生成することができ、PLL回路等帰還構成に特有ジッタ等を有さず、半導体集積回路装置クロック逓倍回路に適用して好適とされる。

0039

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含む。

図面の簡単な説明

0040

本発明の一実施形態の構成を示す図である。
本発明の一実施例の構成を示す図である。
本発明の一実施例の動作を説明するための流れ図である。
本発明の一実施例の動作を説明するタイミング図である。
本発明の他の実施例の構成を示す図である。
本発明の一実施例のシミュレーション結果を示すタイミング波形図である。
従来の同期式遅延回路の構成を示す図である。

符号の説明

0041

10同期式遅延回路
20多重回路
30制御回路
101入力周期測定用の遅延回路(Meas delay)
102遅延再現用の遅延回路
103、104、105可変遅延回路
111、112D型フリップフロップ
201、202、203 多重回路
901、902遅延回路列
903入力バッファ
905ダミー遅延回路
905A 入力バッファダミー
905Bクロックドライバダミー
906外部クロック
907 内部クロック

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