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技術 半導体装置の製造方法

出願人 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー
発明者 菅谷文孝
出願日 2005年7月11日 (14年11ヶ月経過) 出願番号 2005-202177
公開日 2005年10月27日 (14年8ヶ月経過) 公開番号 2005-303334
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 比較トランジスタ 開口箇所 BPSG酸化膜 MNOS チタン酸バリウムストロンチウム薄膜 スタックトキャパシタセル シールド素子 終点判定
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2005年10月27日)のものです。
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図面 (20)

課題

浮遊ゲートの容量の増加に効果的な凹部を備えた半導体装置の最適な製造方法を提供する。

解決手段

浮遊ゲート電極9をエッチングにより分離する際に、同時に浮遊ゲート電極9上に同時に少なくとも1つの凹部20及び開口部22を形成する。分離された島状の浮遊ゲート電極9上に誘電体膜10、多結晶シリコン膜11を形成して、複合ゲート電極12を形成する。浮遊ゲート電極9の凹部20及び開口部22により、誘電体膜10の容量を増やすことができ、メモリセル書き込み特性及び消去特性を向上することが可能となる。

概要

背景

従来、EEPROM等の浮遊ゲート構造を有するメモリセルにおいては、書き込み特性及び消去特性を向上させるためいくつかの改良がなされてきた。

一例として、特許文献1に開示された従来例においては、浮遊ゲート電極である多結晶シリコン膜の少なくとも一部を、表面に多数の微細凹凸が形成される条件でCVD法により形成し、浮遊ゲート電極の表面の凹凸に沿って層間絶縁膜及び制御ゲート電極が形成されている。

そして、この微細な凹凸により浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量が増大し、制御ゲート電極に印加される電圧が少ない電圧降下で、効率良く浮遊ゲート電極に作用し、書き込み特性及び消去特性を向上させている。

また、特許文献2に開示された従来例においては、浮遊ゲート電極の略中央付近に凹部を形成して、浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量を増大させ、上述した例と同様の効果をあげている。

特開平5−110107号公報
特開平5−55605号公報
特開平6−282992号公報
特開平7−201189号公報
特開昭60−239994号公報

概要

浮遊ゲートの容量の増加に効果的な凹部を備えた半導体装置の最適な製造方法を提供する。浮遊ゲート電極9をエッチングにより分離する際に、同時に浮遊ゲート電極9上に同時に少なくとも1つの凹部20及び開口部22を形成する。分離された島状の浮遊ゲート電極9上に誘電体膜10、多結晶シリコン膜11を形成して、複合ゲート電極12を形成する。浮遊ゲート電極9の凹部20及び開口部22により、誘電体膜10の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。

目的

本発明は、このような問題を解決するために成されたものであり、複合ゲート構造のメモリセルを備えた半導体装置の製造方法において、その浮遊ゲートの容量の増加に効果的であり、しかも信頼性の高い半導体装置の簡略化された製造方法を提供するものである。

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

半導体基板上に素子分離構造を形成して素子活性領域画定する第1の工程と、前記素子活性領域における前記半導体基板上に絶縁膜を形成する第2の工程と、前記絶縁膜上及び前記素子分離構造上を含む前記半導体基板上の全面に第1の導電膜を形成する第3の工程と、前記第1の導電膜上に、第1の開口及び第2の開口を有するマスクパターンを形成する第4の工程と、前記マスクパターンをマスクとして前記第1の開口において前記素子分離構造が露出するまで前記第1の導電膜をエッチングし、前記第1の導電膜を分断すると同時に前記第2の開口において前記第1の導電膜を底に残して凹部を形成する第5の工程と、前記第1の導電膜の表面を覆うように誘電体膜を形成する第6の工程と、前記誘電体膜上に第2の導電膜を形成し、この第2の導電膜を前記誘電体膜を介して前記第1の導電膜と対向させる第7の工程とを有し、前記第4の工程において、前記第1の開口の幅が、前記第2の開口の幅の2倍以上となるように前記マスクパターンを形成することを特徴とする半導体装置の製造方法。

請求項2

前記第7の工程後に前記素子活性領域における前記半導体基板に不純物を導入して、前記第1の導電膜の両側における前記半導体基板の表面領域に1対の不純物拡散層を形成する第8の工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。

請求項3

前記第3の工程と、前記第4の工程の間に、前記第1の導電膜を研磨して平坦化する第9の工程を更に有し、前記第4の工程において前記第2の開口が前記素子活性領域の上層に位置するように前記マスクパターンを形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。

請求項4

半導体基板上に素子分離構造を形成して素子活性領域を画定する第1の工程と、前記素子活性領域における前記半導体基板上に絶縁膜を形成する第2の工程と、前記絶縁膜上及び前記素子分離構造上を含む全面に第1の導電膜を形成する第3の工程と、前記第1の導電膜上に、少なくとも第1の開口及び第2の開口を有するマスクパターンを形成する第4の工程と、前記マスクパターンをマスクとして前記第1及び第2の開口において前記素子分離構造が露出するまで前記第1の導電膜をエッチングして、前記第1の開口の下層に存する前記第1の導電膜を分断すると同時に、前記第2の開口の下層に前記第1の導電膜を貫通する開口を形成する第5の工程と、前記第1の導電膜を覆うように誘電体膜を形成する第6の工程と、前記誘電体膜上に第2の導電膜を形成し、この第2の導電膜を前記誘電体膜を介して前記第1の導電膜と対向させる第7の工程とを有することを特徴とする半導体装置の製造方法。

請求項5

前記第7の工程後に前記素子活性領域における前記半導体基板に不純物を導入して、前記第1の導電膜の両側における前記半導体基板の表面領域に1対の不純物拡散層を形成する第8の工程を更に有することを特徴とする請求項4に記載の半導体装置の製造方法。

請求項6

前記第3の工程と、前記第4の工程の間に、前記第1の導電膜の表面を研磨して平坦化する第9の工程を更に有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。

請求項7

前記第1の工程において、前記半導体基板上にシールドプレート電極埋設されたフィールドシールド素子分離構造を形成することを特徴とする請求項4〜6のいずれか1項に記載の半導体装置の製造方法。

技術分野

0001

本発明は、複合ゲート構造のメモリセルを備えた半導体装置の製造方法に関する。

背景技術

0002

従来、EEPROM等の浮遊ゲート構造を有するメモリセルにおいては、書き込み特性及び消去特性を向上させるためいくつかの改良がなされてきた。

0003

一例として、特許文献1に開示された従来例においては、浮遊ゲート電極である多結晶シリコン膜の少なくとも一部を、表面に多数の微細凹凸が形成される条件でCVD法により形成し、浮遊ゲート電極の表面の凹凸に沿って層間絶縁膜及び制御ゲート電極が形成されている。

0004

そして、この微細な凹凸により浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量が増大し、制御ゲート電極に印加される電圧が少ない電圧降下で、効率良く浮遊ゲート電極に作用し、書き込み特性及び消去特性を向上させている。

0005

また、特許文献2に開示された従来例においては、浮遊ゲート電極の略中央付近に凹部を形成して、浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量を増大させ、上述した例と同様の効果をあげている。

0006

特開平5−110107号公報
特開平5−55605号公報
特開平6−282992号公報
特開平7−201189号公報
特開昭60−239994号公報

発明が解決しようとする課題

0007

ところが、上述したような従来例においては以下に示すような問題点があった。
まず、特許文献1に開示された従来例においては、浮遊ゲート電極上に形成された微細な凹凸は、特定条件のCVD法により形成されるためこの条件設定のため工程が煩雑になるという問題があった。また、この凹凸は非常に微細であるが故に、キャパシタ容量は増加するものの十分な効果を上げるまでにはいたらなかった。

0008

また、特許文献2に開示された従来例においては、浮遊ゲート電極である多結晶シリコン膜を形成した後、エッチングにより略中央に凹部を形成するため、工程の煩雑化、工程数の増加が避けられなかった。また、凹部を形成するエッチングの終点判定が困難なため、場合によっては凹部が多結晶シリコン膜を貫通して浮遊ゲート電極を分離してしまうおそれがあった。

0009

本発明は、このような問題を解決するために成されたものであり、複合ゲート構造のメモリセルを備えた半導体装置の製造方法において、その浮遊ゲートの容量の増加に効果的であり、しかも信頼性の高い半導体装置の簡略化された製造方法を提供するものである。

課題を解決するための手段

0010

本発明の半導体装置の製造方法は、半導体基板上に素子分離構造を形成して素子活性領域画定する第1の工程と、前記素子活性領域における前記半導体基板上に絶縁膜を形成する第2の工程と、前記絶縁膜上及び前記素子分離構造上を含む前記半導体基板上の全面に第1の導電膜を形成する第3の工程と、前記第1の導電膜上に、第1の開口及び第2の開口を有するマスクパターンを形成する第4の工程と、前記マスクパターンをマスクとして前記第1の開口において前記素子分離構造が露出するまで前記第1の導電膜をエッチングし、前記第1の導電膜を分断すると同時に前記第2の開口において前記第1の導電膜を底に残して凹部を形成する第5の工程と、前記第1の導電膜の表面を覆うように誘電体膜を形成する第6の工程と、前記誘電体膜上に第2の導電膜を形成し、この第2の導電膜を前記誘電体膜を介して前記第1の導電膜と対向させる第7の工程とを有し、前記第4の工程において、前記第1の開口の幅が、前記第2の開口の幅の2倍以上となるように前記マスクパターンを形成する。
本発明の半導体装置の製造方法の一態様では、前記第7の工程後に前記素子活性領域における前記半導体基板に不純物を導入して、前記第1の導電膜の両側における前記半導体基板の表面領域に1対の不純物拡散層を形成する第8の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第3の工程と、前記第4の工程の間に、前記第1の導電膜を研磨して平坦化する第9の工程を更に有し、前記第4の工程において前記第2の開口が前記素子活性領域の上層に位置するように前記マスクパターンを形成する。
本発明の半導体装置の製造方法は、半導体基板上に素子分離構造を形成して素子活性領域を画定する第1の工程と、前記素子活性領域における前記半導体基板上に絶縁膜を形成する第2の工程と、前記絶縁膜上及び前記素子分離構造上を含む全面に第1の導電膜を形成する第3の工程と、前記第1の導電膜上に、少なくとも第1の開口及び第2の開口を有するマスクパターンを形成する第4の工程と、前記マスクパターンをマスクとして前記第1及び第2の開口において前記素子分離構造が露出するまで前記第1の導電膜をエッチングして、前記第1の開口の下層に存する前記第1の導電膜を分断すると同時に、前記第2の開口の下層に前記第1の導電膜を貫通する開口を形成する第5の工程と、前記第1の導電膜を覆うように誘電体膜を形成する第6の工程と、前記誘電体膜上に第2の導電膜を形成し、この第2の導電膜を前記誘電体膜を介して前記第1の導電膜と対向させる第7の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第7の工程後に前記素子活性領域における前記半導体基板に不純物を導入して、前記第1の導電膜の両側における前記半導体基板の表面領域に1対の不純物拡散層を形成する第8の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第3の工程と、前記第4の工程の間に、前記第1の導電膜の表面を研磨して平坦化する第9の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第1の工程において、前記半導体基板上にシールドプレート電極埋設されたフィールドシールド素子分離構造を形成する。

発明の効果

0011

本発明によれば、複合ゲート構造のメモリセルを備えた半導体装置の製造方法において、その浮遊ゲートの容量を効果的に増加させ、安定的かつ確実な半導体装置の製造方法を提供することができる。
従って、これらの半導体装置のさらなる発展に寄与するものである。

発明を実施するための最良の形態

0012

(第1の実施形態)
以下、本発明の第1の実施形態におけるEEPROMのメモリセルの構成をその製造方法とともに説明する。図1図3及び図4図7は第1の実施形態におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図8はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図8のI−I断面が図1図3に対応し、II−II断面が図4図7に対応している。

0013

まず、p型シリコン半導体基板1上を、いわゆるLOCOS法により選択的に酸化し、フィールド酸化膜2を形成する。これによりp型シリコン半導体基板1は素子分離が成され、素子形成領域3が画定される。

0014

次に、p型シリコン半導体基板上1の素子形成領域3を熱酸化し、100Å程度の膜厚トンネル酸化膜4を形成し、図1(a)及び図4(a)に示す状態を得る。この後、形成したフィールド酸化膜2及びトンネル酸化膜4上の全面に、低圧CVD法によりドーパントガスを添加しながら5000Å程度の膜厚で多結晶シリコン膜5を形成する。あるいは、ノンドープの多結晶シリコン膜5を形成し、砒素等の不純物をイオン注入して多結晶シリコン膜5に導電性をもたせても良い。この状態を図4(b)に示す。

0015

次に、フォトリソグラフィ工程により、多結晶シリコン膜5上にフォトレジスト6を形成する。この際、図1(b)に示すように、後に形成される浮遊ゲート電極9を分離する領域を0.6μm程度開口させてフォトレジスト開口部7を形成し、またトンネル酸化膜4の幅の略中央に相当する領域を0.25μm程度開口させてフォトレジスト開口部8を形成する。

0016

次に、上述したフォトレジスト6をマスクとして、フォトレジスト開口部7の下のフィールド酸化膜2の表面が露出するまで多結晶シリコン膜5をドライエッチングして、選択的に除去する。この際、フォトレジスト開口部8の幅はフォトレジスト開口部7の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部8に露出する多結晶シリコン膜5のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。

0017

すなわち、フォトレジスト開口部7に露出する多結晶シリコン膜5のエッチングの進行は、フォトレジスト開口部8に露出する多結晶シリコン膜5のエッチングの進行よりも速く、これによりフォトレジスト開口部7の多結晶シリコン膜5が先に除去され、その下のフィールド酸化膜2が露出する。

0018

フォトレジスト開口部7においてフィールド酸化膜2が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜5がフォトレジスト開口部7の位置で分離されて、浮遊ゲート電極9が形成される。また、フォトレジスト開口部8の位置においては、多結晶シリコン膜5が底面に残り、浮遊ゲート電極9上に凹部20が形成される。この状態を図1(c)及び図4(c)に示す。

0019

次に、図2(a)及び図5(a)に示すように、全面に膜厚50Å程度のシリコン酸化膜、膜厚40Å程度のシリコン窒化膜、及び膜厚50Å程度のシリコン酸化膜を順にLPCVD法により堆積し、ONO膜で構成される誘電体膜10を形成する。

0020

次に、図2(b)及び図5(b)に示すように、誘電体膜10上にCVD法により1500Å程度の膜厚で多結晶シリコン膜11を形成し、その後、浮遊ゲート電極9、誘電体膜10と共にパターニングして複合ゲート電極12を完成させる。この状態を図2(b)及び図5(c)に示す。ここで、浮遊ゲート電極9は多結晶シリコン膜11に印加される電圧によって、電荷蓄積する電荷蓄積膜としての機能を有する。

0021

次に、この複合ゲート電極12をマスクとして、p型シリコン半導体基板1の表面領域に砒素をイオン注入して、n型の不純物拡散層であるソース領域13、ドレイン領域14を形成する。この際のイオン注入条件は、70kev程度の加速エネルギーをかけて、5×1015/cm2 程度のドーズ量が適当である。その後、温度900℃で30分程度のアニールを行い、注入した砒素を活性化させて図6(a)に示す状態を得る。

0022

次に、図6(b)に示すように、CVD法により全面に渡って層間絶縁膜であるBPSG膜15を堆積した後、リフローすることにより表面を平坦化する。その後、BPSG膜15にコンタクトホール16、17及び18を形成しソース領域13、多結晶シリコン膜11、ドレイン領域14の一部をそれぞれ露出させて、図7(a)に示す状態を得る。

0023

その後、スパッタ法によりアルミニウム合金膜19を堆積して、コンタクトホール16、17及び18を埋め込んだ後、フォトリソグラフィ及びそれに続くドライエッチング工程により配線パターンを形成して、図3(a),図7(b)及び図8に示すようなEEPROMのメモリセルを完成させる。

0024

なお、最初の工程で画定した素子形成領域3は、LOCOS法以外の方法で画定しても良い。いわゆるフィールドシールド構造で画定する場合には、まずp型半導体基板1上にシールドゲート酸化膜を形成し、その上に多結晶シリコン薄膜CVD酸化膜を順次形成する。

0025

次に、素子分離領域となる部分以外の、上述した積層構造を除去するパターニングを行い、その後CVD酸化膜を形成し、異方性エッチングにより上述のパターニングされた積層構造の側壁のみにCVD酸化膜を残すことにより、素子分離領域を形成する。図3(b)には、この様にして形成されたフィールドシールド素子分離構造を有するEEPROMのメモリセルを示す。この図でCVD酸化膜23に覆われた多結晶シリコン薄膜24がシールドプレート電極に相当する。

0026

また、半導体基板上に形成された溝を絶縁膜によって埋め込んでなるトレンチ型素子分離構造によって素子活性領域を画定してもよい。

0027

以上示したように、第1の実施形態においては、EEPROMのメモリセルの隣接する浮遊ゲート電極9をエッチングにより分離させる際に、フォトレジスト開口部8の幅をフォトレジスト開口部7の幅の半分以下に形成する。これにより、フォトレジスト開口部7に露出している多結晶シリコン膜5を、下層のフィールド酸化膜2が露出するまでエッチング除去しても、マイクロローディング効果によりフォトレジスト開口部8においては、底面に多結晶シリコン膜5を残して凹部20が形成される。

0028

この際、フィールド酸化膜2が露出した時点でエッチングを停止しているので、マイクロローディング効果により凹部20の底面は確実に、フィールド酸化膜2の表面より上層に位置する。これにより凹部20によって多結晶シリコン膜5が分断されることはない。従って、安定して凹部20をもつ浮遊ゲート電極9を形成することが可能である。

0029

また、凹部20は、浮遊ゲート電極9を分離する工程と同時に、自己整合的に形成されるため、工程を増やすことなく形成することができる。

0030

そして、凹部20が形成された浮遊ゲート電極9、ONO膜で構成される誘電体膜10、多結晶シリコン膜11で構成される複合ゲート電極12は、凹部20の分だけ誘電体膜10の容量が増加し、結果としてメモリセルの書き込み特性及び消去特性を向上させることができる。

0031

(変形例)
次に、第1の実施形態の変形例を説明する。図9及び図10はこの変形例におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図11はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図11のI−I断面が図9及び図10に対応している。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。

0032

図9(a)は上述した第1の実施形態における、図1(b)に示した工程に相当するものであって、この変形例において、図9(a)に示す状態に至るまでの工程は第1の実施形態と同じである。そして、図9(a)に示すように、多結晶シリコン膜5上に形成されたフォトレジスト6の開口箇所が第1の実施形態よりも増えている。

0033

すなわち、図9(a)に示すように、変形例においてはフォトレジスト開口部7とフォトレジスト開口部8の間に略円筒形状のフォトレジスト開口部21が形成されている。

0034

そして、このフォトレジスト6をマスクとして、多結晶シリコン膜5をドライエッチングにより選択的に除去する。この際、前述したフォトレジスト開口部8とフォトレジスト開口部21において、下層のフィールド酸化膜2が露出するまでエッチングを行い、図9(b)に示すように略円筒形状の開口部22を形成するとともに、フォトレジスト開口部7においては凹部20を形成する。

0035

その後、第1の実施形態と同様に、全面にONO膜で構成される誘電体膜10を形成した後、CVD法により多結晶シリコン膜11を形成し、パターニングすることにより複合ゲート電極12を形成する。

0036

その後、第1の実施形態と同様に砒素をイオン注入して、図示せぬソース領域13、ドレイン領域14を形成したのち、全面にBPSG膜15を堆積してリフローし、コンタクトホール16、17及び18を形成してアルミニウム合金膜19を堆積後、パターニングすることにより図10及び図11に示すようなEEPROMのメモリセルを完成させる。

0037

このように構成した変形例におけるEEPROMのメモリセルにおいては、浮遊ゲート電極9上に略円筒形状の開口部22が追加されたことにより、第1の実施形態と比してさらに誘電体膜10の容量を増やすことができ、結果として、さらにメモリセルの書き込み及び消去特性を向上させることができる。

0038

なお、変形例におけるフォトレジスト開口部21の口径を適当に変えることにより、マイクロローディング効果によるエッチレートの増減が可能である。例えば、変形例における孔径よりも小さくしてフォトレジスト開口部7と同等のエッチレートとして、下層のフィールド酸化膜2を露出させない程度に多結晶シリコン膜5を除去しても良い。

0039

この場合には、図9(a)に示した工程において、図12(a)に示すように、フォトレジスト開口部7とフォトレジスト開口部8の間に孔径がより小さい略円筒形状のフォトレジスト開口部26を形成する。

0040

そして、このフォトレジスト6をマスクとして、多結晶シリコン膜5をドライエッチングにより選択的に除去する。この際、上述したフォトレジスト開口部26に露出する多結晶シリコン膜5もエッチング除去され、図12(b)に示すような略円筒形状の凹部25が形成される。

0041

その後、全面にONO膜で構成される誘電体膜10を形成した後、CVD法により多結晶シリコン膜11を形成し、パターニングすることにより複合ゲート電極12を形成する。

0042

その後、砒素をイオン注入して、図示せぬソース領域13、ドレイン領域14を形成した後、全面にBPSG膜15を堆積してリフローを行い、コンタクトホール16、17及び18を形成してアルミニウム合金膜19を堆積後、パターニングすることにより図13及び図14の概略平面図に示すようなEEPROMのメモリセルを完成させる。

0043

このように、フォトレジスト開口部26の孔径を小さくしてマイクロローディング効果をもたせることにより凹部25を形成しても、第1の実施形態と比して誘電体膜10の容量を増やすことができ、メモリセルの書き込み及び消去特性を向上させることができる。

0044

(第2の実施形態)
以下、本発明の第2の実施形態におけるEEPROMの構成をその製造方法とともに説明する。図15及び図16は第2の実施形態におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図17はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図17のI−I断面が図15及び図16に対応している。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。

0045

この第2の実施形態においては、多結晶シリコン膜5を形成した後、フォトレジスト6を形成する工程の前に化学機械研磨(CMP)法により多結晶シリコン膜5の表面を平坦化させる工程を有することで第1の実施形態と異なっている。

0046

図15(a)は、第1の実施形態における図4(b)に示した工程に相当する図であって、フィールド酸化膜2及びトンネル酸化膜4上にLPCVD法により膜厚1000Å程度の多結晶シリコン膜5が形成されている。図15(a)に示す状態に至るまでの工程は第1の実施形態と同じである。

0047

この後、図15(b)に示すように、化学機械研磨(CMP)法によって多結晶シリコン膜5の表面を平坦化する。

0048

次に、図16(a)に示すように、多結晶シリコン膜5上にフォトレジスト6を形成する。この際、後に形成される浮遊ゲート電極9を分離する領域を0.6μm程度開口させてフォトレジスト開口部7を形成し、また浮遊ゲート電極9の中央に相当する領域の上部を0.6μm程度開口させてフォトレジスト開口部8を形成する。

0049

そして、フォトレジスト6をマスクとして多結晶シリコン膜5をドライエッチングして、フォトレジスト開口部7においてフィールド酸化膜2が露出したところでエッチングを停止する。この際、多結晶シリコン膜5は前述した化学機械研磨によってその表面が平坦化されているため、フィールド酸化膜2が露出した時点でエッチングを停止すると、フィールド酸化膜2とトンネル酸化膜4の表面の段差によってフォトレジスト開口部8においてはトンネル酸化膜4が露出せずに凹部20が形成される。

0050

従って、浮遊ゲート電極9を分離すると同時に、制御性良く凹部20を形成することができる。この状態を図16(b)及び図17に示す。

0051

その後は、第1の実施形態と同様に、図示せぬONO膜で構成される誘電体膜10を形成した後、CVD法により多結晶シリコン膜11を形成してこれらをパターニングすることにより複合ゲート電極12を形成する。

0052

その後、第1の実施形態と同様にp型半導体基板上に砒素をイオン注入した後、図示せぬBPSG膜15の形成及びリフロー後、コンタクトホール16、17及び18の開孔、アルミニウム合金膜19の形成及びパターニングの工程を経て、EEPROMのメモリセルを完成させる。

0053

以上示したように、第2の実施形態によれば、フォトレジスト6を形成する前に多結晶シリコン膜5の表面を平坦化することによって、フォトレジスト開口部8においてフィールド酸化膜2が露出するまでエッチングを行ってもフォトレジスト開口部7においては下層のトンネル酸化膜4を露出させることなく、確実に凹部20を形成することができる。

0054

この際、トンネル酸化膜4の表面とフィールド酸化膜2の表面の段差を十分に大きくしておくことによって、更に制御性良く底面に多結晶シリコン膜5を残して凹部20を形成することができる。

0055

また、第2の実施形態においても浮遊ゲート電極9を分離したところで、自己整合的に凹部20を形成することができる。

0056

さらに、平坦化された多結晶シリコン膜5上にフォトレジスト6を形成し、リソグラフィ工程によりパターニングするため、リソグラフィ工程の際にフォトレジスト開口部7及びフォトレジスト開口部8の幅をより制御性良く形成することができる。

0057

なお、以上示した第1及び第2の実施形態においては、電荷蓄積膜として多結晶シリコンからなる浮遊ゲート電極9を用いたEEPROMやEPROMなどの不揮発性メモリについて説明したが、例えば電荷蓄積膜としてシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜を用いることにより、この電荷蓄積膜と、制御ゲート、ソース・ドレインからなるMONOS型不揮発性メモリに本発明を適用してもよい。また、電荷蓄積膜としてシリコン酸化膜、シリコン窒化膜の積層膜を用いることにより、この電荷蓄積膜と制御ゲート、ソース・ドレインからなるMNOS型不揮発性メモリに適用してもよい。電荷蓄積膜を上述のように絶縁膜によって構成した場合は、誘電体膜10の形成を行わなくてもよい。この場合、シリコン酸化膜やシリコン窒化膜の界面に電荷が蓄積される。

0058

図32は、以上示した第1及び第2の実施形態において、単位メモリセルそれぞれのソース領域13を共通の拡散層として形成し、単位メモリセルそれぞれに共通な選択トランジスタゲート電極30を設けた平面図を示している。

0059

また、EEPROMを、その記憶情報バイナリデータの場合、記憶状態を2ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がnビット(2n 値、nは2以上の整数)であれば、2n 種のしきい値電圧を設定すればよい。例えば記憶状態が2ビット(4値)である場合、4種の基準電圧(しきい値電圧)を記憶状態"00","01","10","11"に対応させ、読み出し時に所定の判定動作により前記4種のうちからEEPROMの各メモリセルの1つの記憶状態を特定する。また、記憶状態が3ビット(8値)である場合、8種の基準電圧(しきい値電圧)を記憶状態"000","001","010","011","100","101","110","111"に対応させ、読み出し時に所定の判定動作により前記8種のうちから1つの記憶状態を特定すればよい。この多値EEPROMによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。ここで、記憶情報がバイナリデータでなく、例えば0,1,2で構成される情報である場合、記憶状態を"0","1","2"としたり、"00","01","02","10","11","12","20","21","22"とすることも可能である。このような場合では、前者では記憶状態を3値、後者では9値と表現することになろう。また、この多値化は、EEPROMのみならず、後述のDRAMや、その他諸々の半導体メモリにも適用可能である。

0060

ここで、例えば前述のEEPROMを各メモリセルに2ビットの記憶情報が可能な多値メモリとした場合において、記憶情報の書き込み方法について説明する。先ず、記憶情報"11"を書き込む場合、メモリセルのドレイン領域14を接地電位とし、ソース領域13を開放し、多結晶シリコン膜11に22V程度を印加する。このとき、ドレイン領域14から電子がトンネル酸化膜4を通して浮遊ゲート電極9に注入され、しきい値電圧(VT)が正方向へシフトする。そして、メモリセルのしきい値電圧が4V程度に上昇する。この記憶状態を"11"とする。

0061

次に、データ"10"を書き込む場合、メモリセルのドレイン領域14を接地電位として、ソース領域13を開放し、多結晶シリコン膜11に20V程度を印加する。このとき、ドレイン領域14から電子がトンネル酸化膜4を通して浮遊ゲート電極9に注入され、メモリセルのしきい値電圧が3V程度となる。この記憶状態を"10"とする。

0062

次に、データ"01"を書き込む場合、メモリセルのドレイン領域14を接地電位として、ソース領域13を開放し、多結晶シリコン膜11に18V程度を印加する。このとき、ドレイン領域14から電子がトンネル酸化膜4を通して浮遊ゲート電極9に注入され、メモリセルのしきい値電圧が2V程度となる。この記憶状態を"01"とする。

0063

次に、データ"00"を書き込む場合、メモリセルのドレイン領域14に10V程度を印加して、ソース領域13を開放し、多結晶シリコン膜11を接地電位とする。このとき、浮遊ゲート電極9に注入されていた電子がドレイン領域14から引き抜かれ、メモリセルのしきい値電圧が1V程度となる。この記憶状態を"00"とする。

0064

続いて、例えば前述のEEPROMを各メモリセルに2ビットの記憶情報が可能な多値メモリとした場合において、読み出し方法の各ステップの一例を図33を用いて以下で説明する。先ず、メモリセルに記憶された記憶情報の上位ビットが"0"と"1"との何れであるかを判定する。この場合、ソース領域13及びドレイン領域14と多結晶シリコン膜11に5V程度を印加し(ステップS1)、ドレイン電流センスアンプで検出し、しきい値電圧VTと比較トランジスタTr1のしきい値電圧との大小関係を判定する(ステップS2)。このとき、しきい値電圧VT がトランジスタTr1のしきい値電圧より大きい場合には、上位ビットが"1"であると判定され、逆にトランジスタTr1の電流が小さい場合には上位ビットが"0"であると判定される。

0065

ここで、しきい値電圧VTがトランジスタTr1のしきい値電圧より大きい場合には、同様の読み出し動作をトランジスタTr2を用い、メモリセルに流れる電流とトランジスタTr2に流れる電流とを比較し(ステップS3)、しきい値電圧VT がトランジスタTr1のしきい値電圧より小さい場合には、同様の読み出し動作をトランジスタTr3を用いて判定する(ステップS4)。

0066

ステップS3において、上述の読み出し動作でしきい値電圧VTがトランジスタTr2のしきい値電圧より大きい場合には、メモリセルに記憶された記憶情報は"11"であると判定され(ステップS5)、メモリセルから読み出される。一方、ステップS3において、しきい値電圧VT がトランジスタTr2のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は"10"であると判定され(ステップS6)、メモリセルから読み出される。

0067

また、ステップS4において、次にトランジスタTr3のしきい値電圧と比較し、メモリセルのしきい値電圧が大きい場合には、メモリセルに記憶された記憶情報は"01"であると判定され(ステップS7)、メモリセルから読み出される。一方、ステップS4において、しきい値電圧VTがトランジスタTr3のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は"00"であると判定され(ステップS8)、メモリセルから読み出される。

0068

また、多値不揮発性トランジスタの書き込み、又は読み出し方法に関しては、特許文献3,4に記載されている。

0069

(第3の実施形態)
以下、本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの構成をその製造方法と共に説明する。図18図22は第3の実施形態における隣接する2つのDRAMのメモリセルの製造工程を示した側断面図であり、図23はこのDRAMのメモリセル領域を示す概略平面図である。そして、図23のI−I断面が図18図22に対応している。

0070

まず、図18(a)に示すように、p型シリコン半導体基板31上をいわゆるLOCOS法により選択的に酸化し、フィールド酸化膜32を形成する。これによりp型シリコン半導体基板31は素子分離が成され、2箇所の素子形成領域33が画定される。

0071

次に、素子形成領域33上を熱酸化することにより、厚さ130Å程度のゲート酸化膜34を形成した後、全面に渡ってCVD法により多結晶シリコン膜35を形成する。

0072

次に、フォトリソグラフィ及びそれに続くドライエッチングにより、ゲート酸化膜34及び多結晶シリコン膜35をパターニングして、ゲート電極36を形成する。この状態を図18(b)に示す。

0073

次に、ゲート電極36をマスクにして砒素をイオン注入して、n型の不純物拡散層であるソース領域37、ドレイン領域38を形成する。その後、アニールすることにより砒素イオンを活性化させる。この際のイオン注入条件は、70kev程度の加速電圧をかけて、5×1015/cm2 程度のドーズ量、また、アニールは、温度900℃で30分程度が適当である。これにより、図18(c)に示すようにp型シリコン基板31上にn型のMOSトランジスタが形成される。

0074

次に、図19(a)に示すように、p型シリコン半導体基板31上全面に渡ってCVD法により層間絶縁膜であるBPSG膜39を形成した後、リフロー処理して表面を平坦化する。

0075

次に、図19(b)に示すように、ソース領域37の一部を露出させる開孔40をBPSG膜39に形成する。その後、開孔40を充填してBPSG膜39上に、低圧CVD法によりドーパントガスを添加しながら多結晶シリコン膜41を形成する。あるいは、ノンドープの多結晶シリコン膜41をBPSG膜39上に形成して、砒素等の不純物をイオン注入して多結晶シリコン膜41に導電性をもたせても良い。この状態を図20(a)に示す。

0076

次に、フォトリソグラフィ工程により、多結晶シリコン膜41上にフォトレジスト42を形成する。この際、図20(b)に示すように、後に形成される隣接するスタックトキャパシタセルの下部電極48を分離する領域を0.6μm程度開口させてフォトレジスト開口部43を形成し、また形成される下部電極48の中央近傍の領域を0.25μm程度開口させてフォトレジスト開口部44を形成する。

0077

次に、フォトレジスト42をマスクとして、多結晶シリコン膜41をドライエッチングして、選択的に除去する。この際、フォトレジスト開口部44の幅はフォトレジスト開口部43の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部44に露出する多結晶シリコン膜41のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。

0078

すなわち、フォトレジスト開口部43に露出する多結晶シリコン膜41のエッチングの進行は、フォトレジスト開口部44に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部43に露出する多結晶シリコン膜41が先に除去され、その下のBPSG膜39が露出する。

0079

フォトレジスト開口部43においてBPSG膜39が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜41がフォトレジスト開口部43の位置で分離されて、スタックトキャパシタセルの下部電極48が形成される。また、フォトレジスト開口部44の位置においては、多結晶シリコン膜41が底面に残り、下部電極48に凹部49が形成される。この状態を図21(a)に示す。

0080

次に、全面に膜厚30Å程度のシリコン窒化膜をLPCVD法より堆積し、これを850℃程度の酸素雰囲気中で酸化することにより、ONO膜で形成される誘電体膜45を形成する。

0081

次に、誘電体膜45上にCVD法により1500Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜46を形成し、誘電体膜45と共にパターニングして、図21(b)に示すような、下部電極48、誘電体膜45及び上部電極である多結晶シリコン膜46により構成されるスタックトキャパシタセル構造を完成させる。ここで、下部電極48は誘電体膜45を介して多結晶シリコン膜46と容量結合する電荷蓄積膜としての機能を果たす。

0082

次に、図22(a)に示すように、全面にBPSG膜50を形成し、リフローした後、コンタクトホール47を形成してドレイン領域38の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜51を形成して、コンタクトホール47内に充填しBPSG膜50上に堆積させる。そして、アルミニウム合金膜51をパターニングして図22(b)及び図23に示すようなスタックトキャパシタセル構造のDRAMを完成させる。

0083

以上示したように、第3の実施形態においては、スタックトキャパシタセル構造のDRAMにおいて、隣接する下部電極48をエッチングにより分離させる際に、フォトレジスト開口部44の幅をフォトレジスト開口部43の幅の半分以下り形成する。これにより、フォトレジスト開口部43に露出している多結晶シリコン膜41を、下層のBPSG膜39が露出するまでエッチング除去しても、マイクロローディング効果により、フォトレジスト開口部44においては、底面に多結晶シリコン膜41を残して、凹部49が形成される。

0084

この際、BPSG膜39が露出した時点でエッチングを停止しているので、マイクロローディング効果により、凹部49の底面は確実にBPSG膜39の表面より上層に位置する。これにより凹部49によって多結晶シリコン膜41が分断されることはない。従って、安定して凹部49をもつ下部電極48を形成することが可能である。

0085

また、凹部49は、下部電極48を分離する工程と同時に、自己整合的に形成されるため、工程を増やすことなく形成することができる。

0086

そして、凹部49が形成された下部電極48、ONO膜で構成される誘電体膜45、上部電極である多結晶シリコン膜46で構成されるスタックトキャパシタセル構造は、凹部49の分だけ誘電体膜45の容量が増加し、結果としてメモリセルの書き込み及び消去特性を向上させることができる。

0087

(変形例)
次に、第3の実施形態の変形例を説明する。図24図26はこの変形例における2つのDRAMの隣接するメモリセルキャパシタの製造工程を示した側断面図であり、図27はこのメモリセルキャパシタを示す概略平面図である。そして、図27のI−I断面が図24図26に対応している。なお、第3の実施形態で示したDRAMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。

0088

図24(a)は上述した第3の実施形態における、図20(b)に示した工程に相当するものであって、この変形例において、図24(a)に示す状態に至るまでの工程は第3の実施形態と同じである。そして、図24(a)に示すように、多結晶シリコン膜41上に形成されたフォトレジスト42の開口箇所が第3の実施形態よりも増えている。

0089

すなわち、第1の実施形態と同様に後に形成される隣接するスタックトキャパシタセルの下部電極48を分離する領域を0.6μm程度開口させてフォトレジスト開口部43を形成し、また形成される下部電極48の中央近傍の領域を0.25μm程度開口させてフォトレジスト開口部44を形成する。そして、変形例においてはフォトレジスト開口部43とフォトレジスト開口部44の間に略円筒形状のフォトレジスト開口部53を形成する。

0090

次に、フォトレジスト42をマスクとして、多結晶シリコン膜41をドライエッチングして選択的に除去する。この際、フォトレジスト開口部44の幅はフォトレジスト開口部43,53の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部44に露出する多結晶シリコン膜41のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。

0091

すなわち、フォトレジスト開口部43,53に露出する多結晶シリコン膜41のエッチングの進行は、フォトレジスト開口部44に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部43,53に露出する多結晶シリコン膜41が先に除去され、その下のBPSG酸化膜39が露出する。

0092

フォトレジスト開口部43,53においてBPSG膜39が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜41がフォトレジスト開口部43の位置で分離されて、スタックトキャパシタセルの下部電極48が形成される。そして、フォトレジスト開口部53においては下層のBPSG膜が露出して下部電極48に略円筒形状の開口部54が形成される。また、フォトレジスト開口部44の位置においては、多結晶シリコン膜41が底面に残り、下部電極48に凹部49が形成される。この状態を図24(b)に示す。

0093

次に、全面に膜厚30Å程度のシリコン窒化膜をLPCVD法より堆積し、これを850℃程度の酸素雰囲気中で酸化することにより、ONO膜で形成される誘電体膜45を形成する。

0094

次に、誘電体膜45上にCVD法により1500Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜46を形成し、誘電体膜45と共にパターニングして、図25(a)に示すような、下部電極48、誘電体膜45及び上部電極である多結晶シリコン膜46により構成されるスタックトキャパシタセル構造を完成させる。

0095

次に、図25(d)に示すように、全面にBPSG膜50を形成し、リフローした後、コンタクトホール47を形成してドレイン領域38の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜51を形成して、コンタクトホール47内に充填しBPSG膜50上に堆積させる。そして、アルミニウム合金膜51をパターニングして図26及び図27に示すようなスタックトキャパシタセル構造のDRAMを完成させる。

0096

この変形例によれば、略円筒形状の開口部54により第3の実施形態と比してさらにONO膜で構成される誘電体膜45の容量を増やすことができ、結果として容量結合比を上げることができる。

0097

なお、変形例におけるフォトレジスト開口部53の口径を適当に変えることにより、マイクロローディング効果によるエッチレートの増減が可能である。例えば、変形例における孔径よりも小さくしてフォトレジスト開口部44と同等のエッチレートとして、下層のBPSG膜39を露出させない程度に多結晶シリコン膜5を除去しても良い。

0098

この場合には、図24(a)に示した工程において、図28(a)に示すように、フォトレジスト開口部43とフォトレジスト開口部44の間に孔径がより小さい略円筒形状のフォトレジスト開口部55を形成する。

0099

そして、フォトレジスト42をマスクとして、多結晶シリコン膜41をドライエッチングして選択的に除去する。この際、フォトレジスト開口部44,55の幅はフォトレジスト開口部43の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部44,55に露出する多結晶シリコン膜41のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。

0100

すなわち、フォトレジスト開口部43に露出する多結晶シリコン膜41のエッチングの進行は、フォトレジスト開口部44,55に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部43に露出する多結晶シリコン膜41が先に除去され、その下のBPSG酸化膜39が露出する。

0101

フォトレジスト開口部43においてBPSG膜39が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜41がフォトレジスト開口部43の位置で分離されて、スタックトキャパシタセルの下部電極48が形成される。また、フォトレジスト開口部44の位置においては、多結晶シリコン膜41が底面に残り、下部電極48に凹部49が形成される。フォトレジスト開口部55の位置においても、多結晶シリコン膜41が底面に残り、下部電極48に略円筒形状の凹部56が形成される。この状態を図28(b)に示す。

0102

次に、全面に膜厚30Å程度のシリコン窒化膜をLPCVD法より堆積し、これを850℃程度の酸素雰囲気中で酸化することにより、ONO膜で形成される誘電体膜45を形成する。

0103

次に、誘電体膜45上にCVD法により1500Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜46を形成し、誘電体膜45と共にパターニングして、図29(a)に示すような、下部電極48、誘電体膜45及び上部電極である多結晶シリコン膜46により構成されるスタックトキャパシタセル構造を完成させる。

0104

次に、図29(b)に示すように、全面にBPSG膜50を形成し、リフローした後、コンタクトホール47を形成してドレイン領域38の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜51を形成して、コンタクトホール47内に充填しBPSG膜50上に堆積させる。そして、アルミニウム合金膜51をパターニングして図30及び図31の概略平面図に示すようなスタックトキャパシタセル構造のDRAMを完成させる。

0105

なお、第3の実施形態において、第2の実施形態と同様に多結晶シリコン膜41の表面を平坦化した後にフォトレジスト6を形成しても良い。この場合には、第2の実施形態と同様にマイクロローディング効果を利用しなくても、キャパシタの下部電極に凹部を形成することができる。また、平坦化された多結晶シリコン膜41上にフォトレジスト6を形成してフォトリソグラフィー工程を行うため、フォトレジスト開口部43及びフォトレジスト開口部44の幅を、さらに制御性良く形成することができる。

0106

なお、第2及び第3の実施形態においても、素子分離構造をフィールドシールド素子分離構造、あるいはトレンチ型素子分離構造により構成しても良い。

0107

なお、第1〜第3の実施形態においては、誘電体膜としてシリコン酸化膜あるいはONO膜を用いたが、誘電体膜はこれらに限定されるものではない。例えば、強誘電体膜を用いてもよい。

0108

また、強誘電体膜を用いた場合は、多結晶シリコン膜5,11の代わりに、白金チタン化合物タングステン化合物ルテニウム化合物などを用いてもよく、白金層の下面にポリシリコン等の導電体層を設け2層構造としてもよい。

0109

上記であげた強誘電体膜は、PZTジルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン酸鉛ランタン)、チタン酸バリウムチタン酸パラジウムチタン酸バリウムストロンチウム薄膜チタン酸ビスマス等の強誘電性を示す物質であれば、他の物質を用いてもよい。また、強誘電体膜に代えて、例えば、タンタル酸化物、Ta2 O5BSTO等の誘電率が50以上の高誘電体膜を使用してもよい。

0110

また、以上示した第3の実施形態においても、3値以上の多値DRAMに適用してもよい。例えば、多値DRAMの書き込み、又は読み出し方法に関しては、特許文献5に記載されている。

0111

また、電荷蓄積膜としてシリコン窒化膜を含む絶縁膜、あるいはシリコン酸化膜及びシリコン窒化膜を含む絶縁膜を用いてもよい。

図面の簡単な説明

0112

本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態におけるEEPROMを示す概略平面図である。
本発明の第1の実施形態の変形例におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態の変形例におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態の変形例におけるEEPROMを示す概略平面図である。
本発明の第1の実施形態の別の変形例におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態の別の変形例におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第1の実施形態の別の変形例におけるEEPROMを示す概略平面図である。
本発明の第2の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第2の実施形態におけるEEPROMの製造方法を工程順に示す概略断面図である。
本発明の第2の実施形態におけるEEPROMを示す概略平面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMを示す概略平面図である。
本発明の第3の実施形態の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の変形例におけるスタックトキャパシタセル構造のDRAMを示す概略平面図である。
本発明の第3の実施形態の別の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の別の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の別の変形例におけるスタックトキャパシタセル構造のDRAMの製造方法を工程順に示す概略断面図である。
本発明の第3の実施形態の別の変形例におけるスタックトキャパシタセル構造のDRAMを示す概略平面図である。
本発明の第1の実施形態におけるEEPROMを示す概略平面図である。
本発明の第1の実施形態におけるEEPROMの読み出し方法を示すフロチャ−トである。

符号の説明

0113

1p型シリコン半導体基板
2フィールド酸化膜
3素子形成領域
4トンネル酸化膜
5,11,24,35,41,46多結晶シリコン膜
6,42フォトレジスト
7,8,21,26,43,44,53,55 フォトレジスト開口部
9浮遊ゲート電極
10、45誘電体膜
12複合ゲート電極
13,37ソース領域
14,38ドレイン領域
15,39,50BPSG膜
16,17,18,47コンタクトホール
19,51アルミニウム合金膜
20,49,56 凹部
22,25,54 開口部
23CVD酸化膜
30,36ゲート電極
31 p型シリコン半導体基板
32 フィールド酸化膜
33 素子形成領域
34ゲート酸化膜
40開孔
48 下部電極

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