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技術 PAA系のエッチング液、それを利用するエッチング方法及び結果物の構造

出願人 三星電子株式会社
発明者 李曉山高炯浩洪昌基崔相俊
出願日 2005年4月8日 (15年7ヶ月経過) 出願番号 2005-112763
公開日 2005年10月27日 (15年0ヶ月経過) 公開番号 2005-303305
状態 特許登録済
技術分野 ウェットエッチング 半導体メモリ エッチングと化学研磨(つや出し)
主要キーワード 物理的変数 ブリッジ領域 階段形態 ブリッジ層 予備パターン 次酸化剤 ブリッジパターン 活性チャンネル
関連する未来課題
重要な関連分野

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図面 (20)

課題

PAA系のエッチング液、それを利用するエッチング方法及び結果物の構造を提供する。

解決手段

過酢酸及びフッ化酸を含み、実質的に、CMOS素子PMOSトランジスタのためのSiGe:Siのエッチング速度と同一の、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な組成物における相対的な量の酸化剤を含むウェットエッチングの組成物である。ウェットエッチングの組成物は、以後に、PAA系のエッチング液と称し、CMOSMBCFET及びキャパシタ電極を製造するのに使われる。

概要

背景

トランジスタをさらに小型化させようという要求は、集積回路の分野で解決されねばならない持続的な問題である。トランジスタの小型化の従来技術の一つは、チャンネル長を短くするものである。これにより、トランジスタが占める全体の占有空間を効果的に減らした。しかし、トランジスタの物理的変数と関連した最小のチャンネル長は、例えば、短チャンネルの効果のような他の問題を発生させた。

従来技術は、少なくとも最小限のチャンネル長を維持しつつ、トランジスタの占有空間を狭めるトランジスタ構造発展に対応した。プラナチャンネルを使用するトランジスタ構造の占有空間が、ますます大きくなるのに反し、折り曲げられた形態のチャンネルを使用するトランジスタ構造の占有空間は、ますます小さくなっている。

図9は、一般的にFinFET(Fin Field Effect Transistor)、特に、三重チャンネルのFinFET 900と呼ばれる従来技術によるトランジスタ構造の小さくなった占有空間を示す斜視図である。ここで、三重チャンネルのFinFET 900は、埋め込まれた酸化膜(BOX)上に形成され、ソース領域902aとドレイン領域902cとの間に、フィン形態(図10の902b参照)のチャンネルを形成する本体902を有する。ゲート電極906は、ゲート酸化膜904を介して本体902の形状に整合されて形成される。

図10は、従来のFinFET900を図9のX−X’に沿って切断した断面図である。チャンネルに形成された反転層は、ゲート酸化膜904の脇の本体902に位置し、若干薄く形成される傾向がある。本体902の側面に近接するゲート電極906の理想的な効果は、3つの反転層、例えば第1反転層908a、第2反転層908b及び第3反転層908cを誘導することである。したがって、FinFET 900は、三重チャンネルのFinFETと称することができる。

トランジスタを小型化させようという持続的な努力は、多重ブリッジチャンネル型のFET(Multi−Bridge−Channel FET:MBCFET)を開発した。MBCFETは、四角形の断面をもつチャンネルが積層された構造を有したFETとして周知されている。図1A及び図1Bは、従来技術によるNMOSまたはPMOS MBCFETの活性パターンとゲート電極とを示した斜視図である。

図1Aを参照すれば、例えば半導体基板(図示せず)のような集積回路基板の表面上に形成された活性パターンは、垂直方向に形成された複数個のブリッジ4a、4b、4cを有したブリッジ領域1を含む。複数のチャンネルは、作動するMBCFETのそれぞれブリッジ4a、4b、4c内に誘導される。

複数個のトンネル2a、2b、2cは、ブリッジ4a、4b、4cの間に形成される。ソース/ドレイン領域3は、内部にチャンネルが形成される複数個のブリッジ4a、4b、4cを連結するために、ブリッジ領域1、即ち活性パターンの中心部分の両側に形成される。ソース/ドレイン領域3の幅は、ブリッジ4a、4b、4cの幅より広い。ソース/ドレイン領域3とブリッジ4a、4b、4cとの間には、ソース/ドレイン領域3とブリッジ4a、4b、4cとを連結したソース/ドレイン拡張層5が形成されうる。

複数個のトンネル2a、2b、2cは、ブリッジ4a、4b、4cの間に形成される。最も低いトンネル2aは、最も低いブリッジ層4aと下部の半導体基板の表面との間に形成される。トンネル2a、2b、2cの形状と一致するブリッジ溝2’は、最上のブリッジ4c上にトンネル形状に形成される。

図1Bを参照すれば、ゲート電極6は、活性パターン上に形成される。ゲート絶縁膜7は、ゲート電極6と複数個のブリッジ4a、4b、4cとの間に形成される。ゲート電極6は、複数個のトンネル2a、2b、2cとトンネル溝2’とを通過するか、または充填しつつ延びる。したがって、ゲート電極6は、複数個のブリッジ4a、4b、4cを取り囲んで形成される。

作動中に、MBCFETのゲート電極6は、それぞれのブリッジ4a、4b、4c内に4個のチャンネルを形成する。より詳しくは、ブリッジ4a、4b、4cの4個の側面に隣接したゲート電極6は、ブリッジ内に4個の反転層が形成されるようなものが理想的である。4個の反転層は、図10で反転層908a、908cと類似している。

図1Aで、トンネル2a、2b、2cを形成する前に、活性パターンのブリッジ領域1に対する前駆体は、チャンネルを形成する複数個のブリッジ4a、4b、4cだけでなく、後にトンネル2を形成する複数個のブリッジ間の層を含む。ブリッジとブリッジ間の層は、それぞれ反復して積層される。ブリッジ4a、4b、4cは、シリコン膜のような単結晶半導体膜を含みうる。ブリッジ間の層は、シリコンゲルマニウム(SiGe)を含みうる。図1Aのブリッジ4a、4b、4c及びトンネル2a、2b、2cを得るために、活性パターンのブリッジ領域1の前駆体は、Siに対してSiGeとエッチング選択比を有するエッチング液エッチングする。即ち、トンネル2a、2b、2cを形成するためのエッチング液が使われる。

概要

PAA系のエッチング液、それを利用するエッチング方法及び結果物の構造を提供する。過酢酸及びフッ化酸を含み、実質的に、CMOS素子PMOSトランジスタのためのSiGe:Siのエッチング速度と同一の、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な組成物における相対的な量の酸化剤を含むウェットエッチングの組成物である。ウェットエッチングの組成物は、以後に、PAA系のエッチング液と称し、CMOSMBCFET及びキャパシタ電極を製造するのに使われる。 R

目的

本発明が解決しようとする課題は、単結晶のSi層に対する単結晶のSiGe層選択比が60:1以上と、高い選択比を有し、単結晶のSi層の表面の損傷を抑制し、リン等のアクセプタドーピングされた単結晶のSiGe層に対しても、十分なエッチング量を得ることができるSiGe用のエッチング液を提供するところにある。

効果

実績

技術文献被引用数
3件
牽制数
1件

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請求項1

Siに対してSiGeのエッチング速度が非常に大きく現れる酸化剤と、フッ化酸と、実質的に、CMOS素子PMOSトランジスタのためのSiGe:Siのエッチング速度と同一な、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な組成物における、前記酸化剤の相対的な量と、を含むことを特徴とするウェットエッチングの組成物。

請求項2

過酢酸(PAA)と、フッ化酸と、実質的に、CMOS素子のPMOSトランジスタのためのSiGe:Siのエッチング速度と同一な、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な組成物における前記PAAの相対的な量と、を含むことを特徴とするウェットエッチングの組成物。

請求項3

前記PAAの相対的な量は、約1.0wt%ないし50wt%であることを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項4

前記PAAの相対的な量は、約3.0wt%であることを特徴とする請求項3に記載のウェットエッチングの組成物。

請求項5

前記組成物は、希釈剤をさらに含むことを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項6

前記希釈剤は、脱イオン水を含むことを特徴とする請求項5に記載のウェットエッチングの組成物。

請求項7

前記PAAの相対的な量は、前記組成物において、実質的に、CMOS素子のPMOSトランジスタのためのSiGe:Siのエッチング速度と同一な、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分であることを特徴とする請求項5に記載のウェットエッチングの組成物。

請求項8

前記PAAの相対的な量は、少なくとも約60:1である(PドーピングされたSiGe):(PドーピングされたSi)≒(NドーピングされたSiGe):(NドーピングされたSi)の選択比を得るのに十分であることを特徴とする請求項7に記載のウェットエッチングの組成物。

請求項9

前記組成物は、界面活性剤、2次酸化剤及び高分子からなる基から選択された付加的な組成物をさらに含むことを特徴とする請求項5に記載のウェットエッチングの組成物。

請求項10

前記組成物は、陽イオン性の界面活性剤、陰イオン性の界面活性剤、及び非イオン性の界面活性剤からなる基から選択された界面活性剤をさらに含むことを特徴とする請求項5に記載のウェットエッチングの組成物。

請求項11

前記界面活性剤は、セチルトリメチルアンモニウムブロミド(CTABr)、アンモニウムラウリルサルフェートALS)、ラウリルアルコールエチレンオキサイドステアリルアルコールエチレンオキサイド、ノニルフェノルエチレンオキサイド、トリデシルアルコールエチレンオキサイド、及びオレイルアルコールエチレンオキサイドからなる基から選択されたことを特徴とする請求項10に記載のウェットエッチングの組成物。

請求項12

組成物は、陽イオン性の高分子及び陰イオン性の高分子からなる基から選択された高分子をさらに含むことを特徴とする請求項5に記載のウェットエッチングの組成物。

請求項13

前記高分子は、ポリエチレンイミンポリリジンポリアクリル酸ポリアクリルアミドポリメタクリル酸ポリジエチルアミノエチルメタクリレート、及びポリジメチルアミノエチルメタクリレートからなる基から選択されたことを特徴とする請求項12に記載のウェットエッチングの組成物。

請求項14

前記フッ化酸は、HF、NH4F及びその混合物からなる基から選択されたことを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項15

前記組成物は、少なくともH2O2、H3PO4、HNO3、H2SO4、I2、(NH4)2SO4、NH4IO3、HClO4、HClO2、O3及びH5IO6からなる基から選択された2次酸化剤をさらに含むことを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項16

前記酢酸、アンモニウムアセテートメタノールエタノールプロパノールイソプロパノールブタノールペンタノールヘキサノール及びへプタノールからなる基から選択された緩衝剤をさらに含むことを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項17

前記ウェットエッチングの組成物に対して、約0.05wt%ないし17.5wt%で構成されたPAAと、前記ウェットエッチングの組成物に対して、約0.05wt%ないし15wt%で構成されたフッ化酸と、前記ウェットエッチングの組成物に対して、存在すれば約10wt%まで構成される界面活性剤と、前記ウェットエッチングの組成物に対して、存在すれば約30wt%まで構成される緩衝剤と、前記ウェットエッチングの組成物に対して、存在すれば約30wt%まで構成される2次酸化剤と、前記ウェットエッチングの組成物に対して、存在すれば約5wt%まで構成される高分子と、を含むことを特徴とする請求項2に記載のウェットエッチングの組成物。

請求項18

前記希釈剤である脱イオン水をさらに含むことを特徴とする請求項17に記載のウェットエッチングの組成物。

請求項19

少なくとも一つのブリッジ支持構造により支持され、積層されたSiブリッジ層SiGe層とを有する構造を提供する段階と、前記SiGeブリッジ層の両側に、エッチング組成物を適用する段階と、を含み、前記エッチング組成物は、PAAと、フッ化酸と、CMOS素子のPMOSトランジスタのためのSiGe:Siのエッチング速度と実質的に同一な、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な組成での酸化剤の相対的な量と、を含むことを特徴とする多重ブリッジチャンネルFETを有する半導体素子の製造方法。

請求項20

基板を提供する段階と、前記基板上に、SiGe層とSi層とを反復して交互に積層する段階と、前記積層された構造の両側面を露出させる段階と、前記SiGeブリッジ層の両側面にエッチング組成物を適用する段階と、を含み、前記エッチング組成物は、PAAと、フッ化酸と、実質的に、CMOS素子のPMOSトランジスタのためのSiGe:Siのエッチング速度と同一な、CMOS素子のNMOSトランジスタのためのSiGe:Siのエッチング速度を確保するのに十分な前記組成物において、前記PAAの相対的な量と、を含むことを特徴とするシリコン層の間からSiGeを除去する方法。

請求項21

導電性領域を含む基板を提供する段階と、前記基板上にSiGe層を形成する段階と、前記基板内の導電性領域を露出させるために、SiGe層の内にストレージノードホールを形成する段階と、前記露出された基板の導電性領域と前記SiGe層の上に、Si層を形成する段階と、前記Si層上に絶縁層を形成する段階と、前記絶縁層と前記Si層の一部を選択的に除去して、ストレージ電極を定義する段階と、PAA及びフッ化酸を含むエッチング液をSiGe層の側面に適用する段階と、を含むことを特徴とする半導体キャパシタの製造方法。

請求項22

基板の表面上に、SiGeブリッジ間の層とSiブリッジ層とが、互いに交互に積層された活性パターンが形成される部分を形成する段階と、前記活性パターンが形成される部分の反対になる両端の基板上に、ソースドレイン領域を形成する段階と、前記複数個のブリッジ間の層を、前記ブリッジ間の層を含む複数個のブリッジとトンネルを含む活性チャンネルパターンとを定義する活性パターンが形成される部分が通過する複数個のトンネルを形成するために、選択的に除去する段階と、を含むことを特徴とするCMOSFET集積回路の製造方法。

請求項23

前記ソース/ドレインを形成する段階は、前記活性パターンが形成される部分が、互いに分離されるようにエッチングする段階と、前記エッチングされた領域内に、ソース/ドレイン領域を形成する段階と、を含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項24

前記活性パターンが形成される部分がエッチングで分離される段階は、前記活性パターンが形成される部分の第1及び第2反対面を定義するための活性パターンが形成される部分をエッチングする段階を含み、前記ソース/ドレイン領域を形成する段階は、前記第1及び第2反対面のそれぞれにソース/ドレイン領域を形成する段階を含み、前記選択的に除去する段階は、第3及び第4側面から活性パターンが形成される部分を通過する複数個のトンネルを形成するための、複数個のブリッジ間の層を選択的に除去する段階を含み、前記ゲート電極を形成する段階は、前記第3及び第4側面上の前記複数個のブリッジを取り囲み、前記トンネルを通じて拡張されるゲート電極を形成する段階を含むことを特徴とする請求項23に記載のCMOSFET集積回路の製造方法。

請求項25

前記活性パターンが形成される部分を形成する段階は、3つのブリッジ層と2つのブリッジ間の層とを含み、それぞれ3つのブリッジ層の一つにそれぞれ隣接する活性パターンが形成される部分を形成する段階を含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項26

前記ゲート電極を形成する段階は、前記ブリッジを取り囲み、前記トンネルを充填するゲート電極を形成する段階を含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項27

前記活性パターンが形成される領域を形成する段階は、前記基板上に、多重ブリッジ領域を定義する層パターンを形成する段階と、前記多重ブリッジ領域内に、前記基板の表面にそれぞれ交互にブリッジ間の層とブリッジ層とを積層するために、選択的にエピタキシャル成長を行う段階と、を含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項28

前記ブリッジ間の層と前記ブリッジ層とを形成する前に、前記多重ブリッジ領域内に前記基板にイオン注入を行う段階をさらに含むことを特徴とする請求項27に記載のCMOSFET集積回路の製造方法。

請求項29

前記エッチングする段階は、前記活性パターンが形成される領域上に、ゲート領域を定義するダミーゲートパターンを形成する段階と、前記ゲートパターンエッチングマスクとして使用して、前記基板の表面が露出されるまで、前記活性パターンが形成される部分をエッチングする段階と、を含むことを特徴とする請求項23に記載のCMOSFET集積回路の製造方法。

請求項30

前記選択的に除去する段階以前に、前記ソース/ドレイン領域、前記基板及び前記活性パターンが形成される部分上にマスク層を形成する段階と、前記ダミーゲートパターンを露出させるマスクパターンを形成するために、前記ダミーゲートパターンが露出されるまで前記マスク層を平坦化する段階と、前記マスクパターンを利用したゲートトレンチを形成するために、前記ダミーゲートパターンを除去する段階と、前記マスクパターンを使用して、前記活性パターンが形成される部分の側面を露出させる段階と、を含むことを特徴とする請求項29に記載のCMOSFET集積回路の製造方法。

請求項31

前記活性パターンが形成される部分は、前記基板のドーピングされた部分を形成するためにイオン注入によって先行され、前記活性パターンが形成される部分は、前記基板のドーピングされた部分上に活性パターンが形成される部分を形成する段階を含むことを特徴とする請求項23に記載のCMOSFET集積回路の製造方法。

請求項32

前記活性パターンが形成される部分の分離された領域は、イオン注入の突出された領域の下部をエッチングすることを特徴とする請求項31に記載のCMOSFET集積回路の製造方法。

請求項33

前記複数個のブリッジ間の層を選択的に除去する前に、前記活性パターンが形成される部分上に、チャンネルのイオン注入を行うことをさらに含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項34

前記チャンネルのイオン注入が行われ、前記ブリッジ層のそれぞれは、相異なるドーピング濃度を有することを特徴とする請求項33に記載のCMOSFET集積回路の製造方法。

請求項35

前記ゲート電極を形成する段階以前に、前記ブリッジ層を取り囲むために、前記ブリッジの表面上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項36

前記ゲート絶縁膜を形成する以前に、水素またはアルゴン雰囲気熱処理を行う段階をさらに含むことを特徴とする請求項35に記載のCMOSFET集積回路の製造方法。

請求項37

前記活性パターンが形成される部分のブリッジ間の層が形成され、前記表面に最も近いブリッジ間の層は、残りのブリッジ間の層より厚いことを特徴とする請求項22に記載のCMOSFET集積回路の製造方法。

請求項38

半導体基板上に、導電性パッドを有する層間絶縁膜を形成する段階と、前記層間絶縁膜上にエッチング阻止膜を形成する段階と、前記エッチング阻止膜上に第1 SiGe型枠層を形成する段階と、前記第1型枠層上にストレージノード開口部を形成する段階と、前記開口部の側壁、底面及び前記第1型枠層上にSi導電層を形成する段階と、前記導電層上に第2 SiGe型枠層を形成する段階と、前記第1型枠層が露出されるまで、前記結果物を平坦化する段階と、前記導電層の側壁部分を露出させるために、PAA系のエッチング液を利用して、前記第1及び第2型枠層の上部を部分的に除去する段階と、前記露出された側壁部分を薄くする段階と、前記第1及び第2型枠層の残余部分を除去する段階と、を含むことを特徴とする半導体素子のキャパシタ電極形成方法

請求項39

前記上部を除去する段階と、前記露出された側壁部分を薄くする段階とは、一回以上反復されることを特徴とする請求項38に記載の半導体素子のキャパシタ電極の形成方法。

請求項40

前記薄くする段階は、ウェットエッチングを含むことを特徴とする請求項38に記載の半導体素子のキャパシタ電極の形成方法。

請求項41

前記ウェットエッチングは、SC1を使用することを含むことを特徴とする請求項40に記載の半導体素子のキャパシタ電極の形成方法。

請求項42

前記薄くする段階は、前記側壁の両面をエッチングすることを特徴とする請求項38に記載の半導体素子のキャパシタ電極の形成方法。

請求項43

前記薄くする段階は、前記側壁の内側壁外側壁の上に第1及び第2階段形態をそれぞれ形成する段階を含み、前記第1及び第2階段は、実質的に対称であることを特徴とする請求項38に記載の半導体素子のキャパシタ電極の形成方法。

請求項44

キャパシタ電極の形成段階は、前記導電層上に誘電膜を形成する段階と、前記誘電膜上に上部電極を形成する段階と、をさらに含むことを特徴とする請求項38に記載の半導体素子のキャパシタ電極の形成方法。

技術分野

0001

本発明は、半導体装置の製造工程に使われるエッチング液、それを利用したエッチング方法及び結果物の構造に関する。

背景技術

0002

トランジスタをさらに小型化させようという要求は、集積回路の分野で解決されねばならない持続的な問題である。トランジスタの小型化の従来技術の一つは、チャンネル長を短くするものである。これにより、トランジスタが占める全体の占有空間を効果的に減らした。しかし、トランジスタの物理的変数と関連した最小のチャンネル長は、例えば、短チャンネルの効果のような他の問題を発生させた。

0003

従来技術は、少なくとも最小限のチャンネル長を維持しつつ、トランジスタの占有空間を狭めるトランジスタ構造発展に対応した。プラナチャンネルを使用するトランジスタ構造の占有空間が、ますます大きくなるのに反し、折り曲げられた形態のチャンネルを使用するトランジスタ構造の占有空間は、ますます小さくなっている。

0004

図9は、一般的にFinFET(Fin Field Effect Transistor)、特に、三重チャンネルのFinFET 900と呼ばれる従来技術によるトランジスタ構造の小さくなった占有空間を示す斜視図である。ここで、三重チャンネルのFinFET 900は、埋め込まれた酸化膜(BOX)上に形成され、ソース領域902aとドレイン領域902cとの間に、フィン形態(図10の902b参照)のチャンネルを形成する本体902を有する。ゲート電極906は、ゲート酸化膜904を介して本体902の形状に整合されて形成される。

0005

図10は、従来のFinFET900を図9のX−X’に沿って切断した断面図である。チャンネルに形成された反転層は、ゲート酸化膜904の脇の本体902に位置し、若干薄く形成される傾向がある。本体902の側面に近接するゲート電極906の理想的な効果は、3つの反転層、例えば第1反転層908a、第2反転層908b及び第3反転層908cを誘導することである。したがって、FinFET 900は、三重チャンネルのFinFETと称することができる。

0006

トランジスタを小型化させようという持続的な努力は、多重ブリッジチャンネル型のFET(Multi−Bridge−Channel FET:MBCFET)を開発した。MBCFETは、四角形の断面をもつチャンネルが積層された構造を有したFETとして周知されている。図1A及び図1Bは、従来技術によるNMOSまたはPMOS MBCFETの活性パターンとゲート電極とを示した斜視図である。

0007

図1Aを参照すれば、例えば半導体基板(図示せず)のような集積回路基板の表面上に形成された活性パターンは、垂直方向に形成された複数個のブリッジ4a、4b、4cを有したブリッジ領域1を含む。複数のチャンネルは、作動するMBCFETのそれぞれブリッジ4a、4b、4c内に誘導される。

0008

複数個のトンネル2a、2b、2cは、ブリッジ4a、4b、4cの間に形成される。ソース/ドレイン領域3は、内部にチャンネルが形成される複数個のブリッジ4a、4b、4cを連結するために、ブリッジ領域1、即ち活性パターンの中心部分の両側に形成される。ソース/ドレイン領域3の幅は、ブリッジ4a、4b、4cの幅より広い。ソース/ドレイン領域3とブリッジ4a、4b、4cとの間には、ソース/ドレイン領域3とブリッジ4a、4b、4cとを連結したソース/ドレイン拡張層5が形成されうる。

0009

複数個のトンネル2a、2b、2cは、ブリッジ4a、4b、4cの間に形成される。最も低いトンネル2aは、最も低いブリッジ層4aと下部の半導体基板の表面との間に形成される。トンネル2a、2b、2cの形状と一致するブリッジ溝2’は、最上のブリッジ4c上にトンネル形状に形成される。

0010

図1Bを参照すれば、ゲート電極6は、活性パターン上に形成される。ゲート絶縁膜7は、ゲート電極6と複数個のブリッジ4a、4b、4cとの間に形成される。ゲート電極6は、複数個のトンネル2a、2b、2cとトンネル溝2’とを通過するか、または充填しつつ延びる。したがって、ゲート電極6は、複数個のブリッジ4a、4b、4cを取り囲んで形成される。

0011

作動中に、MBCFETのゲート電極6は、それぞれのブリッジ4a、4b、4c内に4個のチャンネルを形成する。より詳しくは、ブリッジ4a、4b、4cの4個の側面に隣接したゲート電極6は、ブリッジ内に4個の反転層が形成されるようなものが理想的である。4個の反転層は、図10で反転層908a、908cと類似している。

0012

図1Aで、トンネル2a、2b、2cを形成する前に、活性パターンのブリッジ領域1に対する前駆体は、チャンネルを形成する複数個のブリッジ4a、4b、4cだけでなく、後にトンネル2を形成する複数個のブリッジ間の層を含む。ブリッジとブリッジ間の層は、それぞれ反復して積層される。ブリッジ4a、4b、4cは、シリコン膜のような単結晶半導体膜を含みうる。ブリッジ間の層は、シリコンゲルマニウム(SiGe)を含みうる。図1Aのブリッジ4a、4b、4c及びトンネル2a、2b、2cを得るために、活性パターンのブリッジ領域1の前駆体は、Siに対してSiGeとエッチング選択比を有するエッチング液でエッチングする。即ち、トンネル2a、2b、2cを形成するためのエッチング液が使われる。

発明が解決しようとする課題

0013

本発明が解決しようとする課題は、単結晶のSi層に対する単結晶のSiGe層選択比が60:1以上と、高い選択比を有し、単結晶のSi層の表面の損傷を抑制し、リン等のアクセプタドーピングされた単結晶のSiGe層に対しても、十分なエッチング量を得ることができるSiGe用のエッチング液を提供するところにある。

0014

本発明が解決しようとするさらに他の課題は、単結晶のSi層と単結晶のSiGe層とが交互に積層された多層構造について、前記エッチング液を使用して単結晶のSi層の損傷を抑制し、正確な形態の多重ブリッジチャンネルを形成できる多重ブリッジチャンネル用のMOSトランジスタの製造方法を提供するところにある。

0015

本発明が解決しようとする他の課題は、前記エッチング液によって、SiGe犠牲層を利用して階段形態ストレージノードを簡単に製造できる製造方法を提供するところにある。

課題を解決するための手段

0016

本発明の少なくとも一つの実施形態は、ウェットエッチング組成物を提供する。前記ウェットエッチングの組成物(以下、PAA系のエッチング液とする)は、過酢酸(Peracetic acid:PAA)と、フッ化酸と、実質的に、(N−ドーピングされたSiGe):(N−ドーピングされたSi)のエッチング速度と同一な、(P−ドーピングされたSiGe):(P−ドーピングされたSi)のエッチング速度を確保するのに十分な前記組成物におけるPAAの相対的な量と、を含む。以下、前記エッチング組成物は、PAA系のエッチング液とする。

0017

本発明の少なくとも一つの他の実施形態は、一般的に、PAA系のエッチング液を使用する方法を提供する。

0018

本発明の少なくとも一つの他の実施形態は、CMOSMBCFETを形成するためにPAA系のエッチング液を使用する方法を提供する。

0019

本発明の少なくとも一つの他の実施形態は、キャパシタ電極を形成するためにPAA系のエッチング液を使用する方法を提供する。

発明の効果

0020

本発明によれば、PAAを含むエッチング液を使用することによって、ホウ素がドーピングされた単結晶のSiGe層だけでなく、リンがドーピングされた単結晶のSiGe層に対しても、60:1以上の高いエッチング比で容易に単結晶のSiGe層をエッチングできる。また、単結晶のSi層に対する損傷を最小化し、かつ表面が速く酸化された単結晶のSiGe層に対しても十分なエッチング量を得ることができる。

0021

また、本発明によれば、ウェーハ全体に均一なエッチング特性を得ることができ、本発明のエッチング液にイオン性系、または非イオン性系の界面活性剤を添加することによって、単結晶のSiGe層をより均一にエッチングできる。

0022

また、本発明によれば、多重ブリッジチャンネル型のトランジスタのチャンネルを形成する工程において、本発明のエッチング液で単結晶のSiGe層をエッチングすることによって、精密な多重構造を容易に形成できる。

0023

また、前記エッチング液によって、簡単な工程を利用して形成したストレージノードを含むキャパシタを製造できる。

発明を実施するための最良の形態

0024

本発明の付加的な特徴と長所は、次の実施形態の詳細な説明、付加された図面及び関連した請求範囲からさらに完全に明白になる。

0025

従来技術として命名されたものを除外すれば、付加される図面は、発明の説明を豊かにするために、本発明の実施形態の素子及び製造方法の一般的な特徴を説明するためであることが明白である。しかし、図面は、正確に寸法化されず、与えられた実施形態の特徴を正確に反映しないことがあり、本発明の範囲内における実施形態の特徴や価値の範囲を制限するか、または限定すると解釈すべきでない。

0026

特に、層や領域の相対的な厚さや位置は、説明を明確にするために、減らすか、または誇張されうる。また、一つの層は、参考とされた層または基板上に直接的に形成されるか、または参考とされた層の上部に位置する他の層またはパターン上に形成される時、相異なる層または基板“上に”形成されると見なす。

0027

本出願において、この部分は、図1A−1B、2A−2C、3A−3R、4A−4G、5、6A−6C、7A−7L及び8に言及されるが、前記の順に説明されるものではない。むしろ、図1A、5、6A−6C、1B、2A−2C、3A−3R、4A−4G、7A−7L及び8の順に説明する。

0028

本発明によれば、次の従来の問題点が認識され、それを解決する方法であることが明白になる。

0029

従来では、図1Aのブリッジ4a、4b、4cの配列及びトンネル2a、2b、2cを得るために、活性パターンのブリッジ領域1の前駆体は、Siに対してSiGeとエッチング選択比を有するエッチング液でエッチングする。従来技術は、4個の相異なるエッチング組成物のうち一つを使用する。第1は、フッ化水素酸(HF)、硝酸(HNO3)及び水(H2O)の混合物であり、第2は、HF、過酸化水素(H2O2)及びH2Oの混合物であり、第3は、水酸化アンモニウム(NH4OH)、H2O2及びH2Oの混合物であり、第4は、HF、酢酸(CH3COOH)及び脱イオン水(DI−H2O)の混合物、または第5に、HF、H2O2及びCH3COOHの混合物である。第1ないし3の混合物は、それぞれ時間及び温度によって多様に変化するエッチング選択比を表し、いずれも20:1より小さい。このようなエッチング選択比は、SiGeをエッチングするのにかかる時間が長いため、トランジスタに悪影響を与える望まれないSiのエッチングを惹起するという問題がある。

0030

第4及び5の混合物は、エッチング選択比が20:1より大きいが、単に、ホウ素でドーピングされたブリッジ間の層(SiGe)とブリッジ層(Si)とからなるNMOSトランジスタに適用される。即ち、NMOSMBCFETを満足させる。しかし、MBCFET素子がCMOS形態である時、第4の混合物は、不均一な選択比を表す。CMOS MBCFETは、NMOSトランジスタだけでなく、PMOSトランジスタも備える。そして、PMOSトランジスタは、Siブリッジと、最終的にトンネルを形成するSiGeブリッジとを含む。SiGeブリッジは、ソース/ドレインP型)に対して反対であるが(例えば、リン)、PMOSトランジスタの基板に対しては同一な導電型でドーピングされる。CMOS MBCFET素子において、第4の混合物は、NMOSトランジスタに対しては、約20:1より大きいエッチング選択比を表すが、PMOSトランジスタに対しては、約5:1より小さいエッチング選択比を有する。例えば、ブリッジ領域1の前駆体を常温で約10分間第5の混合物に露出させれば、未完成のNMOSトランジスタで、ホウ素がドーピングされたSiGeブリッジ間の層のSiブリッジ層に対するエッチング選択比は、約3,700Åであるのに反し、リンがドーピングされたSiGeブリッジ間の層のSiブリッジ層に対するエッチング選択比は、約2,100Åである。即ち、PMOSトランジスタの1Åがエッチングされるごとに、NMOSトランジスタは、約1.7Åがエッチングされる。

0031

図5は、経時的なNMOSSiGe及びPMOS SiGeのエッチングされる量を示した棒グラフである。図5は、第5の混合物の効果が、ベル曲線に近接することを示す。

0032

NMOSとPMOSトランジスタがエッチングされる程度が不均一であることは、問題となる。また、この問題は、未完成のCMOS素子に対して、未完成のPMOSトランジスタを十分にエッチングするために、未完成のNMOSトランジスタをエッチングするための最小限の時間より長くして露出することのみで、解決される単純な問題ではない。不要に付加されるエッチング時間は、Siブリッジ層に望まれないエッチングを生じて、トランジスタに悪影響を及ぼす。

0033

理論的根拠はないが、Siに対するSiGeのエッチング選択比を説明するためのメカニズムは、本発明を実施する間に決定されうる。図6B及び6Cは、理論に基づかず、図6Aのメカニズムに対応すると信じられる単純化された化学式である。

0034

図6Aにおいて、本発明のメカニズムは、積層構造502で始まる。ブロック502は、Si層の間に挟まれたSiGe層を含み、ブリッジ領域1の前駆体(それをエッチングする前)を簡略に表現する。矢印504が示すように、ブロック502に対してエッチング液が適用されれば、初めに、SiGe化合物内のGe原子を酸化させてGeOxを生成する。次に、矢印506が示すように、GeOxは、エッチング液のHF成分により攻撃されて、副産物としてフッ化ゲルマニウム(GeF4)を形成して、積層構造508は、実質的にGeが枯渇される。積層構造502のSiGe層とは逆に、積層構造508は、代りに完全ではないが、Geがなく、結晶格子が損傷されたSi欠陥層を含む。

0035

次に、矢印510が示すように、損傷されたSi層は酸化されて、SiOxを生成する。矢印512が示すように、エッチング液のHF成分により攻撃されて、フッ化シリコン(SiF4)とケイフッ化水素(H2SiF6)とを副産物として形成する。矢印512の結果は、完全ではないが、Geが除去され損傷されたSi層が積層された構造514である。損傷されたSi層は、SiGeの付随的な結果であり、図6Aのメカニズムの結果は、SiGe積層構造502で、Geが完全ではないが、実質的に除去された積層構造514である。

0036

また、本発明が説明される間、次のようなことが分かる。PAAは、エッチング液として第5の混合物が使われて、ブリッジ領域1の前駆体をエッチングする間に副産物として形成される。同時に、エッチングする間のPAA副産物の濃度は、ベル曲線に近接する。

0037

これにより、本発明が説明される間、理論的な根拠はないが、また、SiGe:Siのエッチング選択比は、周辺のSi層を酸化することなく損傷されたSi積層構造508を酸化するエッチング能に依存する。即ち、適切な酸化剤は、損傷されたSi層を実質的に酸化させるが、近辺の損傷されないSi層に対する酸化は、実質的に抑制される。理論的な根拠はないが、酸化を防止する形態の単純化された化学式は、次の通りである。

0038

酸化HF
非損傷のSi → SiOx → SiF4、H2SiF6

0039

次の表1は、多様な酸化成分(即ち、酸化剤)の酸化力電子ボルト(eV)の単位で並べたものである。

0040

0041

表1を見れば、PAAは、オゾンより低いが、2番目に大きい酸化力を有する。本発明が説明される間、理論的な根拠はないが、SiGe:Siのエッチング選択比は、積層構造508内の損傷されたSi層と、損傷されていないSi層との間の格子欠陥の差により決定されると見られる。より具体的には、適切なエッチング液は、相対的に大きい酸化力を有するが、あまり大きくないので、格子欠陥の差がSiGeとSiのエッチング速度の差をもたらさない。即ち、理論的な根拠はないが、オゾンの酸化力は十分に大きいので、損傷されたSi層の格子欠陥の差が十分に、または多少十分に非損傷のSi層のエッチング速度に比べて、速いエッチング速度をもたらさないと確信される。

0042

PAAの酸化力はあまり大きくないので、格子欠陥の差は、ほぼ無視できる程度のエッチング速度の差を発生させる。むしろ、PAAは、表1で、酸化剤の最も高いSiGe:Si比を有する。表1での他の酸化剤、例えば二酸化塩素(ClO2)は、SiGeとSiのエッチング速度は異なるが、それらの選択比は、PAAほど大きくない。あまり大きくないが、十分に大きい酸化力、例えば、少なくとも約20:1のSiGe:Siの選択比を得ることができるエッチング液を含んだ酸化剤がありえる。

0043

本発明の少なくとも一つの実施例によれば、ウェットエッチングの組成物(または、エッチング液)は、Siに対してSiGeのエッチング速度が十分に速く示す酸化剤と、フッ化酸と、(N−ドーピングされたSiGe):(N−ドーピングされたSi)のエッチング速度と実質的に同一の、(P−ドーピングされたSiGe):(P−ドーピングSi)のエッチング速度を確保するのに十分な前記組成物における、酸化剤の相対的な量を含む。前記酸化剤の例は、PAAである。以後に、前記エッチング液は、PAA系のエッチング液とする。

0044

PAA系のエッチング液において、PAAの相対的な量は、(N−ドーピングされたSiGe):(N−ドーピングされたSi)のエッチング速度と実質的に同一の、(P−ドーピングされたSiGe):(P−ドーピングされたSi)のエッチング速度を確保するのに十分なものである。PAAの相対的な量は、約1.0wt%ないし50wt%、例えば、約2.0wt%の範囲でありえる。PAAの相対的な量は、少なくとも約20:1のSiGe:Siエッチング選択比、より望ましくは、少なくとも約60:1のSiGe:Siエッチング選択比を得ることができれば、十分である。フッ化酸は、HF、NH4F及びそれらの混合物からなる基から選択されうる。

0045

PAA系のエッチング液は、選択的に希釈剤及び界面活性剤、緩衝剤からなる基から選択された付加的な成分と、2次酸化剤及び高分子をさらに含みうる。希釈剤は、脱イオン水を含みうる。界面活性剤は、陽イオン性の界面活性剤、陰イオン性の界面活性剤、及び非イオン性の界面活性剤からなる基から選択されうる。

0046

さらに望ましくは、界面活性剤は、セチルトリメチルアンモニウムブロミド(CTABr)、アンモニウムラウリルサルフェートALS)、ラウリルアルコールエチレンオキサイドステアリルアルコールエチレンオキサイド、ノニルフェノルエチレンオキサイド、トリデシルアルコールエチレンオキサイド、及びオレイルアルコールエチレンオキサイドからなる基から選択されうる。

0047

若し、PAA系のエッチング液が高分子を含めば、その高分子は、陽イオン性の高分子及び陰イオン性の高分子からなる基から選択されうる。より具体的に、高分子は、ポリエチレンイミンポリリジンポリアクリル酸ポリアクリルアミドポリメタクリル酸)、ポリ(ジエチルアミノエチルメタクリレート)、及びポリ(ジエチルアミノエチルメタクリレート)からなる基から選択されうる。

0048

2次酸化剤は、H2O2、H3PO4、HNO3、H2SO4、I2、(NH4)2SO4、NH4IO3、HClO4、HClO2、O3及びH5IO6からなる基から選択されうる。

0049

また、PAA系のエッチング液は、選択的に、酢酸、アンモニウムアセテートメタノールエタノールプロパノールイソプロパノールブタノールペンタノールヘキサノール及びへプタノールからなる基から選択された緩衝剤を含みうる。

0050

例えば、前記PAA系のエッチング液は、次のような組成を有することができる。PAAは、エッチング液に対して約0.05wt%ないし17.5wt%で構成され、フッ化酸は、エッチング液に対して約0.05wt%ないし15wt%で構成され、界面活性剤があれば、界面活性剤は、エッチング液に対して約10wt%まで構成され、緩衝剤があれば、緩衝剤は、エッチング液に対して約30wt%まで構成され、2次酸化剤があれば、2次酸化剤は、エッチング液に対して約30wt%まで構成され、高分子があれば、高分子は、エッチング液に対して約5wt%まで構成され、脱イオン水は、あれば、希釈剤としてありえる。

0051

次の表2は、PAA系のエッチング液に対して、これまで議論したことを要約したものである。

0052

0053

PAA系のエッチング液は、水溶性HFの代りにNH4F及び/またはHF/NH4Fの混合物を代替して含み、代替される成分は、エッチング液に対して約0.05ないし17.5wt%で構成されうる。酢酸成分の代りに、PAA系のエッチング液は、アンモニウムアセテート及び/またはIPA(イソプロピルアルコール)のようなアルコールを代替して含みうる。

0054

さて、前記PAA系のエッチング液を使用した一般的な例を提供する。

0055

例1では、厚さが、例えば約1420Åに形成されたシリコン酸化膜(SiO2)の第1層と、第1SiO2膜上に、例えば約500Åの厚さに形成されたシリコン単結晶の第2層とを有した第1ウェーハを考える。また、それぞれエピタキシャル成長されたホウ素をドーピングされたSiGe(NMOSMBCFET内)、リンドーピングされたSiGe(PMOS MBCFET内)、及びドーピングされていないSiGeで形成された第2、第3及び第4ウェーハを考える。第1ないし第4ウェーハのそれぞれは、次の通り、49wt%の水溶性HF(商業的に利用可能な組成比)、30wt%のPAA、98wt%の酢酸(商業的に利用可能な組成比)及び脱イオン水を、約1.5:30:30:30の比率の組成C1を有したPAAエッチング液の約1Lに、約25℃で約5分間浸す。次に、ウェーハを脱イオン水で洗浄し、窒素ガスパージして乾燥させる。次いで、エッチングされたSiGeとSiの量をそれぞれ垂直スキャニング電子顕微鏡(V−SEM)を利用して測定する。その結果を、次の表3に示した。

0056

(例1)

0057

0058

例2では、例1と同一の4個のウェーハを考える。第1ないし第4ウェーハのそれぞれは、組成C2を有したPAA系のエッチング液の約1Lに25℃で約5分間浸す。組成C2は、組成C1に、和光純薬工業(株)で製造されたNVW1002という製品名の非イオン性の界面活性剤0.1vol%を追加する。次に、ウェーハを脱イオン水により洗浄し、窒素ガスをパージして乾燥する。次いで、エッチングされたSiGeとSiの量をそれぞれV−SEMを利用して測定する。その結果を、次の表4に示した。

0059

(例2)

0060

0061

PAA系のエッチング液のより具体的な適用例について、議論する。前記適用例は、CMOSMBCFETの製造及びキャパシタのストレージノードの製造を含みうる。

0062

従来技術の図1A及び図1Bは、NMOSまたはPMOSMBCFETを説明する。図2Aは、図1A−1BのPMOS、またはNMOS MBCFETに対応する本発明の少なくとも一つの実施形態によるCMOS MBCFETの平面図である。

0063

CMOSMBCFETのために、半導体基板は、Si、SiGe、絶縁体上のシリコン(Silicon−On−Insulator:SOI)、絶縁体上のシリコン−ゲルマニウム(Silicon Germanium−On−Insulator:SGOI)及び/または他の通常の基板を含む。いかなる実施形態にも、半導体基板は、単結晶Siを含みうる。

0064

CMOSMBCFETのために、ブリッジ4a、4b、4cは、シリコン膜のような単結晶の半導体膜を含みうる。ソース/ドレイン領域3は、選択的なエピタキシャル単結晶膜、またはポリシリコン膜金属膜金属シリサイド膜のような導電性膜を含みうる。選択的なエピタキシャルの単結晶膜、またはポリシリコン膜を使用する場合には、不純物をソース/ドレイン領域3にイオン注入してソース/ドレイン領域3に導電性をもたせる。

0065

CMOSMBCFETのために、図1A−1Bで示されるように、ブリッジ4a、4b、4cとソース/ドレイン領域3との間にソース/ドレイン拡張層5を形成する場合に、一部の実施形態で、ソース/ドレイン領域3は、ポリシリコン膜、金属膜、金属シリサイド膜のような導電膜を含み、ソース/ドレイン拡張層5は、選択的なエピタキシャルの単結晶膜を含みうる。

0066

CMOSMBCFETのために、ゲート電極6は、ポリシリコン膜を含みうる。ゲートスタック層8は、ゲート抵抗を減少させるための金属シリサイド、及び/またはゲート電極6を保護するための絶縁物質を含みうる。ゲート絶縁膜7は、熱酸化膜またはONO膜二酸化シリコン窒化シリコン二酸化シリコン積層膜)を含みうる。

0067

本発明の一部の実施形態によるCMOSMBCFETのために、複数個の薄いブリッジ4a、4b、4cは、ソース/ドレイン領域3に連結され、ソース/ドレイン領域3は、ブリッジ(または、チャンネル)の数が増加しても、ソース/ドレイン接合キャパシタンスを均一に維持できるように、複数個のブリッジ4a、4b、4cに垂直な方向に均一のドーピングプロファイルを有するように形成される。したがって、接合キャパシタンスが減少するのに反し、電流は増加して、素子の速度を速める。

0068

本発明のいかなる実施形態によるCMOSMBCFETのためにも、ブリッジの幅より小さいゲート電極を有したMOSトランジスタが、本発明の一部の実施形態で提供されうる。なぜなら、ゲート電極6は、複数個のブリッジ4a、4b、4cを取り囲んで素子の集積度を向上できるからである。

0069

また、本発明の一部の実施形態によるCMOSMBCFETのために、ソース/ドレイン領域が形成される活性パターンの領域は、エッチングされて除去される。次に、エッチングされた領域は、ソース/ドレイン領域3を形成するためのエピタキシャルの単結晶膜、及び/または導電物質を提供するか、または充填できる。これにより、活性パターンは、残っているブリッジ領域によって実質的に表現され、ゲート電極で充填されたトンネル2の水平長は、ブリッジ幅より小さいゲート長を有した高集積MOSトランジスタを得るために、ゲート長の領域内に制限される。

0070

図2Aは、本発明の少なくとも一つの実施形態による半導体素子の平面図である。図2B及び2Cは、それぞれ図2AのAA’線とBB’線とによって切断した断面図である。

0071

図2Aないし2Cを参照すれば、活性パターン30は、Si、SiGe、SOI、SGOI及び/または他の通常的な物質/層を含む基板10の主表面上に、上部の方向に垂直に形成された複数個のブリッジ44a、44bを有したブリッジ44を含む。ソース/ドレイン領域34は、活性パターン30の対向する両側に、ブリッジ44a、44bに連結されるために形成される。ソース/ドレイン領域34と複数個のブリッジ44a、44bとの間には、ソース/ドレイン領域34と複数個のブリッジ44a、44bとに、それぞれ連結されるソース/ドレイン拡張層32が形成される。即ち、ソース/ドレイン拡張層32は、複数個のブリッジ44a、44bに対してソース/ドレイン領域34が対を成すようにする。

0072

複数個のトンネル42は、複数個のブリッジ44a、44bの間に形成される。最も低いトンネル42aは、最も低いブリッジ層44aと、下部の半導体基板、例えば基板10の高濃度でドーピングされた不純物領域12の表面との間に形成される。ブリッジ溝42cは、トンネル42a、42bの形状に最上層のブリッジ44b上に形成される。

0073

ブリッジ44a、44bは、単結晶Siのような半導体物質を含み、ソース/ドレイン領域34は、ポリシリコン、金属、金属シリサイドのような導電性物質を含みうる。ここで、ソース/ドレイン拡張層32は、ブリッジ44a、44bと同一な物質を利用して、ブリッジ44a、44bが拡張されて形成される。本発明の一部の実施形態では、ソース/ドレイン拡張層32は、選択的なエピタキシャルの単結晶Siで構成されうる。

0074

活性パターン30上には、ブリッジ44a、44bの間に形成された複数個のトンネル42a、42bを含むトンネル42を充填するか、または通過しつつ拡張され、垂直方向にブリッジ44a、44bを取り囲むゲート電極48が形成される。ゲート絶縁膜46は、ゲート電極48とブリッジ44a、44bとの間、例えばトンネル42の内側面、トンネル形状の溝42の内側面及び底面に形成される。本発明の一部の実施形態において、ゲート電極48はポリシリコンを含み、ゲート抵抗を減らすために金属シリサイドのゲートスタック層50がゲート電極48上に形成される。

0075

フィールド領域22は、複数個のブリッジ44a、44bにより表現されたブリッジ領域を除いて、ソース/ドレイン領域34を取り囲むために形成される。高濃度のドーピング領域12は、活性パターン30の下部、即ち最も低いブリッジ44a下の基板10の主表面の部分に形成される。高濃度のドーピング領域12は、短チャンネル効果を惹起する底トランジスタの動作を防止するか、または減少させる。

0076

図3Aないし図3Rは、本発明の少なくとも一つの他の実施形態として、図2A図2C記述されたようなCMOSMBCFETの製造方法を、図2Bと同一な観点で説明する断面図である。図4Aないし図4Gは、本発明の少なくとも他の一つの実施形態によるCMOS MBCFET素子の、図3A図3Rに記述された製造方法の複数の段階を説明する断面図である。

0077

図3Aを参照すれば、底トランジスタの作動を防止するか、または減少させうる高濃度のドーピング領域(ウェル領域)12を形成するために、基板10の主表面に基板10と同一の導電型の不純物をイオン注入する。基板10は、Si、SiGe、SOI、SGOI及び/または他の通常的な基板/層を含む。一部の実施形態では、半導体基板10は、単結晶Siを含む。

0078

図3Bを参照すれば、複数個のブリッジ間の層14と、複数個のブリッジ層16とを基板10上に交互にそれぞれ積層する。まず、第1ブリッジ間の層14aを基板10上に形成し、次いで、第1ブリッジ層16aを第1ブリッジ間の層14a上に形成する。最上のブリッジ間の層16cは、最も高い位置に形成される。

0079

ブリッジ層16とブリッジ間の層14は、それぞれに対してエッチング選択比を有する単結晶の半導体物質で構成される。ブリッジ層16は、例えば約300Åの厚さを有した、例えば単結晶のSiエピタキシャル膜から形成される。ブリッジ間の層14は、約300Å厚さを有した、例えば単結晶のSiGeエピタキシャル膜から形成される。

0080

ブリッジ層16とブリッジ間の層14の反復される個数と厚さは、形成されるトランジスタの目的によって調節される。一部の実施形態において、ブリッジ層16とブリッジ間の層14は、互いに交互に積層されて、総厚さが約100ないし1500Åとなる。ここで、チャンネルのドーピングを実施するために、ブリッジ層16は、ドーピングされた単結晶のSiエピタキシャル膜で形成されうる。

0081

図3Cを参照すれば、複数個のブリッジ層16と複数個のブリッジ間の層14とは、第1ブリッジ層が形成されるパターン(対応するブリッジ領域1についての前駆体)16’と、第1ブリッジ間の層が形成されるパターン(または、第1ブリッジ予備パターン)14’とを形成するために、写真エッチング工程を通じてパターニングする。第1ブリッジ層が形成されるパターン16’は、複数個の第1ブリッジパターン16a’、16b’を含む。第1ブリッジ間の層が形成されるパターン14’は、複数個のブリッジ間の層14a’、14b’、14c’を含む。基板10内の不純物領域12より深く形成される素子分離トレンチ20が形成されるように、十分な時間エッチング工程を行う。

0082

次に、素子分離のトレンチ20を充填するために、化学気相蒸着(Chemical Vapor Deposition:CVD)法により酸化膜を蒸着する。蒸着された酸化膜は、活性パターンが形成される部分18の表面を露出させて、活性パターンが形成される部分18を取り囲むフィールド領域22を形成するまで、エッチバック工程、または化学的機械的研磨(Chemical Mechanical Polishing:CMP)法により平坦化する。

0083

図3Dを参照すれば、活性パターンが形成される部分18を含む基板10上に、エッチング阻止膜23、ダミーゲート層25及び反射防止膜27を形成する。エッチング阻止膜23は、シリコン窒化膜のようなダミーゲート層25に対してエッチング選択比を有した物質により、約100ないし200Åの厚さに形成する。エッチング阻止膜23は、ダミーゲート層25がエッチングされる間、下部の活性パターンが形成される部分がエッチングされることを防止するか、または減少させる役割を行う。ゲート領域を定義するためのダミーゲート層25は、シリコン酸化膜により約1000Åの厚さに形成される。反射防止膜27は、写真エッチング工程の間に、下部の基板から光が反射されることを防止するか、または減少させるために、シリコン窒化膜を利用して約300Åの厚さに形成する。

0084

図3Eを参照すれば、写真エッチング工程を通じて、反射防止膜27、ダミーゲート層25及びエッチング阻止膜23を順次除去して、反射防止膜パターン28、ダミーゲートパターン26、及びエッチング阻止膜パターン24を備えるゲートハードマスク29を形成する。ゲートハードマスク29は、約0.2〜0.3のμm幅を有し、ブリッジ領域に対してソース/ドレイン領域を自己整合する役割を行う。

0085

図3Fを参照すれば、ゲートハードマスク29をエッチングマスクとして使用して、ソース/ドレイン領域が形成される領域を定義するように、基板10の表面が露出されるまで、露出された活性パターンが形成される部分18をエッチングして除去する。この際、エッチング工程は、高濃度のドーピング領域12の突出された領域下の半導体基板10の上部がエッチングされるように、十分な時間行う。

0086

結果的に、図面で示されたように、ゲートハードマスク29の下部には、第2ブリッジ層パターン16"と第2ブリッジ間のパターン14"とを含む活性パターンのブリッジ領域が形成される。第2ブリッジ層パターン16"は、複数個の第2ブリッジ層パターン16a"、16b"からなり、第2ブリッジ間の層パターン14"は、複数個のブリッジ間の層パターン14a"、14b"、14c"からなる。

0087

活性領域がエッチングされず、ソース/ドレイン領域が使われる通常的なGAA構造において、トンネルは、ブリッジ間の層を等方性エッチングする時、ゲート電極の長さを長くするために水平に拡張できる。逆に、本発明の一部の実施形態では、ソース/ドレイン領域が形成される活性パターンの領域がエッチングされ、エッチングされた領域は、ソース/ドレインを形成するために、導電性物質で充填されうる。これにより、活性パターン18aのブリッジ領域内のブリッジ間の層14の水平距離は、ゲート長の領域内に限定されるので、後続工程で、第2ブリッジ間の層14"のトンネルを形成するために等方的にエッチングされる時、トンネルが水平に拡張されることを防止するか、または減少させうる。したがって、ブリッジ幅より小さいゲート長を有する高集積化されたMOSトランジスタを得ることができる。

0088

図3Gを参照すれば、半導体基板10のエッチングされた領域30の表面と、活性パターン18aのブリッジ領域の側面上に、約300ないし400Å厚さの選択的なエピタキシャルの単結晶膜を部分的に成長させて、ソース/ドレイン拡張層32を形成する。ここで、選択的なエピタキシャルの単結晶膜は、それぞれの第2ブリッジ層パターン16a"、16b"が均一のソース/ドレイン不純物濃度を有するために、傾斜したイオン注入法によってドーピングされる。イオン注入を行うか、または行わない場合にも、高濃度にドーピングされたソース/ドレイン領域から不純物を、後続するアニーリング工程で固相拡散して、それぞれのブリッジ層16に対して均一のソース/ドレインのドーピング濃度を有したソース/ドレイン拡張層32を形成する。

0089

図3Hを参照すれば、導電性物質をソース/ドレイン拡張層32上に蒸着し、一部の実施形態では、エッチングされた領域30を完全に充填して導電膜を形成する。次いで、単に、エッチングされた領域30内に、高濃度の導電膜を含むソース/ドレイン領域34を形成するために、活性パターン18aのブリッジ領域の表面に対して導電膜を低くエッチングする。

0090

一部の実施形態において、導電性物質は、ドーピングされたポリシリコン、金属、及び/または金属シリサイドを含む。前述したように、一部の実施形態で、ソース/ドレイン領域34は、蒸着によって形成されたので、活性パターン18aのブリッジ領域に沿って垂直に均一のドーピングプロファイルを有する。ここで、ソース/ドレインのための導電膜のテール部34aは、ゲートハードマスク29の側面方向の下部に残すことができる。

0091

選択的に、エピタキシャルの単結晶膜からなるソース/ドレイン拡張層32の表面粗度を低下させ、ソース/ドレイン拡張層32を再結晶させるために、導電膜を蒸着する前に、水素(H2)雰囲気高温熱処理を行える。

0092

図3Iを参照すれば、ソース/ドレイン領域34とフィールド領域32上のゲートハードマスク29を覆うために、シリコン窒化膜を蒸着して、マスク層35を形成する。望ましくは、マスク層35は、ゲートハードマスク29の最上層、例えば反射防止膜パターン28と同一の物質からなる。ここで、マスク層35を蒸着する前に、ソース/ドレイン領域34の表面の部分と、活性パターン18aのブリッジ領域の露出された表面の部分とを、熱酸化工程を利用して酸化させて、酸化膜を形成できる。酸化膜は、ストレス緩衝膜として作用する。

0093

図3Jを参照すれば、ダミーゲートパターン26の表面が露出されるまで、マスク層35をエッチバックCMP法により除去して、ダミーゲートパターン26が露出されたマスクパターン36を形成する。図4Aは、図3Jで示されたような段階を特に説明する斜視図である。

0094

図3Kを参照すれば、マスクパターン36を利用して、ダミーゲートパターン26を選択的に除去してゲートトレンチ38を形成する。エッチング阻止膜パターン24は、ダミーゲートパターン26を除去するエッチング工程中に、下部の活性パターンが形成される部分18がエッチングされることを防止するか、または減少させる。図4Bは、図3Kで示されたような段階を特に説明する斜視図である。

0095

図3Lを参照すれば、導電膜のテール部34aが、ゲートハードマスク29の脇部分の下部に残っていれば、酸化工程、及び/またはウェットエッチング工程を行って、導電膜のテール部34aを除去する。一部の実施形態で、酸化工程は、導電膜のテール部34aを絶縁膜40に変換させ、後続工程で形成されるゲート電極に短絡されることを防止する。

0096

図3Mを参照すれば、ゲートトレンチ38を通して露出したエッチング阻止膜パターン24が除去される。

0097

活性パターン18aのブリッジ領域が不純物によりドーピングされないのならば、不純物で活性パターン18aのブリッジ領域をドーピングするために、ゲートトレンチ38を通じて部分的にイオン注入を行う。一部の実施形態で、チャンネルのイオン注入は、第2ブリッジ層パターン16a"、16b"内の投影された領域に行う。ここで、参照番号41は、チャンネルのイオン注入された領域を示す。さらに、一部の実施形態では、チャンネルのイオン注入は、相異なるドーピング濃度を有する第2ブリッジ層パターン16a"、16b"に行って、印加されるゲート電圧によって作動できるトランジスタを作ることができる。

0098

次に、ソース/ドレイン領域34をエッチングマスクとして使用して、図4Cに示されたように、活性パターン18aのブリッジ領域の側面を露出させるように、フィールド領域22を選択的に除去する。図4Cは、図3Mの断面図で示されていない部分を特に示す斜視図である。

0099

図3Nを参照すれば、PAA系のエッチング液を使用した等方性エッチング工程を利用して、活性パターン18aのブリッジ領域を貫通する複数個のトンネル42a、42bと、最上層に位置するトンネル形状のトンネル溝42cとを形成するために、複数個のブリッジ間の層パターン14a"、14b"、14c"を選択的に除去する。ここで、第2ブリッジ層パターン16a"、16b"は、複数個のブリッジ44a、44bを形成する。望ましくは、複数個のトンネル42a、42bと複数個のブリッジ44a、44bとは、約50%範囲内のダミーゲートパターン26の幅と同一な幅を有するように形成される。

0100

図4Dは、図3Nで示されたような段階を特に説明する斜視図である。図示されたように、ソース/ドレイン拡張層32の側面の部分は、トンネル42a、42bを通じて露出される。

0101

図3Oを参照すれば、複数個のブリッジ44a、44bの表面とトンネル溝42cの内側面上に、約10ないし70Å厚さのゲート絶縁膜46を形成するために、熱酸化工程を行う。図4Eは、図3Oで示されたような段階を特に説明する斜視図である。図示したように、ゲート絶縁膜46は、ブリッジにより露出されたソース/ドレイン拡張層32の表面上にも連続的に形成されうる。

0102

ここで、ブリッジ44a、44bの表面粗度を低下させるために、ゲート絶縁膜46を形成する前に、H2またはAr雰囲気の高温で熱処理を行うことができ、これにより、ブリッジ44とゲート絶縁膜46との間の粗度も低下する。選択的に、ゲート絶縁膜46は、シリコン酸化窒化膜を含みうる。

0103

図3Pを参照すれば、複数個のトンネル42a、42bとトンネル溝42cとを充填し、複数個のブリッジ44a、44bを取り囲むために、ゲート電極48が形成される。一部の実施形態で、ゲート電極48は、ドーピングされたポリシリコンを含む。図4Fは、図3Pで示されたような段階を特に説明する斜視図である。

0104

図3Qを参照すれば、ゲート抵抗を減少させるための金属シリサイドを含むゲートスタック層50を、ポリシリコンゲート電極48上に形成する。ここで、ゲートスタック層50は、例えばシリコン酸化膜、またはシリコン窒化膜のようにゲートを保護するための絶縁物質を含みうる。図4Gは、図3Qで示されたような段階を特に説明する斜視図である。

0105

図3Rを参照すれば、マスクパターン36を除去した後、多重チャンネルを誘導できる多重ブリッジを有した垂直型のMOSトランジスタを完成するために、金属配線のような後続工程を行う。場合によっては、マスクパターン36は、層間絶縁膜としての作用をするように残すことができる。

0106

図7Aないし図7Lは、本発明の少なくとも一つの実施形態によって、半導体素子のためのキャパシタの製造方法を説明する断面図である。

0107

図7Aを参照すれば、本発明の少なくとも一つの実施形態によるストレージノードを有した半導体素子を形成するために、半導体基板711上に、内部にコンタクトプラグ720を備える第1層間絶縁膜710を形成する。第1層間絶縁膜710は、例えば酸化膜のような絶縁物質で形成できる。基板は、半導体ウェーハ、即ちシリコンウェーハ、またはウェーハ上に物質層が形成されることもある。図示していないが、トランジスタやメモリセル等を形成するために、半導体基板711上に、ソース/ドレイン領域及びゲート電極のような下部構造物を形成できる。コンタクトプラグ720は、基板上に形成された下部構造物とストレージノードとを電気的に連結する。また、コンタクトプラグ720は、半導体基板711の活性領域と電気的に連結される。図示していないが、コンタクトプラグ720は、コンタクトパッドを通じて活性領域と連結されうる。第1層間絶縁膜710は、平坦化される。

0108

次に、エッチング阻止膜730と第1型枠層740とを、第1絶縁膜層パターン710上に順次に形成する。エッチング阻止膜730は、第1型枠層740に対してエッチング選択比を有した物質、例えばシリコン窒化膜で形成できる。提示された名称のように、エッチング阻止膜730は、第1型枠層740を除去するための後続エッチングリフトオフ工程の間に、エッチング終了点として作用する。第1型枠層740は、例えば約3,000ないし20,000Å厚さにエピタキシャルに成長されたSiGeで形成されうる。

0109

図7Bを参照すれば、フォトレジスト750を第1型枠層740上に形成する。

0110

図7Cを参照すれば、フォトレジスト750は、コンタクトプラグ720の上部に位置した開口部751を有したフォトレジストパターン750を形成するために、パターニングされうる。

0111

図7Dを参照すれば、第1型枠層740とエッチング阻止膜730とは、フォトレジストパターン750をエッチングマスクとして順次にエッチングして、ストレージノードコンタクトホール780が拡張されるように、第1型枠層パターン770とエッチング阻止膜パターン760とを形成する。

0112

図7Eを見れば、フォトレジストパターン750を除去し、導電層790を第1型枠層パターン770上に、ストレージノードコンタクトホール780を完全に充填しない程度に蒸着する。典型的には、従来技術で、導電層790は、約400Å程度に形成する。しかし、本発明の少なくとも一つの実施形態によれば、導電層790の厚さは、約600Åである。したがって、ストレージノードの底部分の幅を大きくして、後述するように、キャパシタの能力を向上させることができる。次いで、第2型枠層または犠牲層7100は、第1型枠層パターン770が完全に覆われる程度の厚さに形成できる。また、第2型枠層7100は、SiGeで形成できる。

0113

図7Fを参照すれば、前記結果物を、CMP法のような従来の平坦化技術を利用して、ストレージノード7110が分離されるように平坦化する。平坦化工程の間、導電層790、第1型枠層パターン770及び第2型枠層7100は、分離されたストレージノード7110を形成するために平坦化される。

0114

図7Gを参照すれば、平坦化された第1型枠層パターン770及び第2型枠層7100は、前述したPAA系のエッチング液を利用して、垂直方向に対して部分的に除去される。したがって、平坦化工程の間、ストレージノード7110は、実質的にエッチングされない。

0115

図7Hを参照して、露出されたストレージノード7110の側壁部分を薄くすることについて説明する。即ち、部分的に露出されたストレージノード7110の内側及び外側壁717、719は、以後に水平方向に部分的にエッチングされる。例えば、部分的に露出された内側及び外側壁717、719は、幅を、例えばほぼ40Åにエッチングする。前述した垂直エッチングのように、部分的に露出されたストレージノード7110の側壁は、化学的ドライエッチング工程を通じて部分的にエッチングできる。化学的ドライエッチング工程は、CF4+O2のようなガス状態のエッチング液を使用できる。基板711の温度は、ほぼ0〜60℃とすることができる。電力は、ほぼ100W〜600Wとすることができる。圧力は、ほぼ1−50Paとすることができる。CF4の流速は、ほぼ30〜80sccm/secとすることができる。O2の流速は、ほぼ150〜300sccm/secとすることができる。

0116

部分的に露出されたストレージノード7110の側壁717、719は、選択的に、不溶性有機汚染物を除去するために、5:1:1比率のH2O:H2O2:NH4OH溶液を使用したRCAのSC1ウェーハ洗浄工程のようなウェットエッチング工程を利用して、水平方向に対して部分的にエッチングできる。

0117

図7Iを参照すれば、第1型枠層パターン770と第2型枠層7100とは、垂直方向に対して部分的にさらに除去する。再び、PAA系のエッチング液を使用して、実質的にストレージノード7110はエッチングせず、第1型枠層パターン770及び第2型枠層7100を除去する。

0118

図7Jを参照すれば、部分的に露出されたストレージノード7110の内側及び外側壁を、図7Hを参照して説明したと同一な方法で、水平方向に対して部分的にさらにエッチングする。

0119

前記水平及び垂直エッチング段階回数は、適用する部分によって決定される。例えば、より多くの水平及び垂直エッチングを加え、またははなはだしくは減少できる。本発明の実施形態では、ストレージノード7110の側壁を形成する段階の回数は、水平及び垂直エッチング段階の回数により決定される。

0120

図7Kを参照すれば、PAA系のエッチング液を利用して、残っている第1型枠層パターン770と第2型枠層7100とを完全に除去する。

0121

絶縁膜770、7100を除去した後、ストレージノード7110の表面の特性を向上させるために、フォスフィンアニーリング工程を行える。

0122

明らかに、ストレージノード7110の底部分の幅は、細線で表した従来のキャパシタ構造の場合に比べて、図7Kで表示した“x”ほど増加する。増加したxの長さは、約10nmないし40nmの範囲を有する。従来のキャパシタの底部分の幅は、Wで表現したが、本発明の前述した実施形態によるストレージノード7110の底部分の幅は、W´で表した。幅Wは、約3,200Åであり、幅W´は、約4,000Åでありえる。また、ストレージノード7110の上部面と外側壁719との間の角は、対応する従来の構造に比べて90°に近い、例えば90±2°でありえる。したがって、隣接するストレージノード7110の間の距離“y”と、ストレージノード7110の底面の幅とは、従来のキャパシタ構造に比べて非常に大きくなる。このような理由で、キャパシタ構造の安定性が非常に向上して、従来のストレージノードの間の傾斜やスティクションのような問題を減らすことができる。

0123

図7Lを参照すれば、例えば、従来の誘電物質を使用するキャパシタ誘電膜7120を、ストレージノード(キャパシタの下部電極)7110上に形成する。次いで、キャパシタ740を完成するために、誘電膜7120上にキャパシタの上部電極7130を形成する。上部電極7130は、ドーピングされたポリシリコン、W、Pt、Ru及びIrのような金属、TiN、TaN及びWNのような導電物質、RuO2及びIrO2のような導電性の金属酸化膜、及びそれらの組み合わせで形成できる。また、上部電極7130及びキャパシタの下部電極7120は、相異なる物質で形成できる。

0124

これにより、キャパシタ740は、前述した工程により製造されたベース(または、底面)712を有したストレージノード7110を含みうる。キャパシタ740は、ベース712上に幅が狭くなる形状を有した側壁をさらに含みうる。

0125

側壁714は、上部32と下部34とを有する。上部32の幅は、少なくとも200Åであり、下部34の幅は、少なくとも400Åである。したがって、下部34は、上部32より幅がさらに広い。下部34は、上部32の直下の側壁714の一部分であるか、または上部32は、下部34の真上の側壁714の一部分でありえる。

0126

図示されていないが、ストレージノード7110の上部の端部分は、素子不良を防止するためにラウンディングできる。

0127

本発明の少なくとも一つの実施形態によれば、側壁714は、内側壁717と外側壁719とを有することができる。側壁714は、内側壁及び外側壁717、719の間の中央を連結した中心線18を有することができる。中心線18は、説明の便宜上示したものである。内側壁717と外側壁719とは、それぞれ中心線18に対して実質的に対称である。

0128

本発明の少なくとも一つの実施形態によれば、側壁714は、階段型に幅が狭くなる形態である。特に、側壁714は、内側壁717上に形成された第1階段38と、外側壁719上に形成された第2階段36とを含む。第1及び第2階段36、38は、中心線18に対して実質的に対称でありえる。

0129

本発明の少なくとも一つの実施形態によれば、側壁714の外側壁719は、ベース712が置かれたベース面713、またはストレージノード7110の上部面に対して約90°の角を形成して、ストレージノード7110間の距離は長くなる。側壁714の外側壁719は、ベース面713に対して若干正の傾斜で傾けられる。

0130

図8は、本発明の少なくとも一つの他の実施形態による、半導体素子のキャパシタの下部(または、ストレージ電極の断面図である。

0131

図8を参照すれば、側壁714´は、階段がなく幅が次第に狭くなりうる。即ち、ストレージノード7110´の幅は、側壁714´の下部から上部へ行くほど幅が狭くなる。図7A−7Lで、階段型に幅が狭くなる側壁を形成する工程について、具体的で直接的に説明したにもかかわらず、当業者は、階段なしにますます幅が狭くなる側壁を形成する方法を理解できるであろう。例えば、図8に示された構造は、水平と垂直エッチングを同時に行うエッチング液により形成できる。エッチング選択比は、水平及び垂直エッチング工程を行うために選択されうる。

0132

二つの実施形態で、ベース712と側壁714とは、シリンダ形態(One Cylinder Stack:OCS)のキャパシタのストレージノードを形成できる。ストレージノードまたは側壁714は、平面図上で、実質的に正方形円形または楕円形でありえる。

0133

もちろん、ここで議論された本発明の多様性及び実施形態にもかかわらず、当業者は、本発明について多様な変形を行える。これにより、ここで議論された実施形態は、本発明を限定しない。

0134

本発明は、半導体メモリ素子の製造産業に利用可能であり、特に、DRAM(Dynamic Random Access Memory)及び不揮発性メモリ素子の製造産業に有用である。

図面の簡単な説明

0135

従来のNMOSまたはPMOSMBCFETの活性パターンとゲート電極とを示した斜視図である。
従来のNMOSまたはPMOS MBCFETの活性パターンとゲート電極とを示した斜視図である。
本発明の少なくとも一つの実施形態によるCMOS MBCFETの平面図である。
図2AのAA´線に沿って切断した断面図である。
図2AのBB´線に沿って切断した断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図2A−2Cで記述されたようなMBCFETの製造方法を説明する断面図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
本発明の少なくとも他の一つの実施形態によって、図3Aないし3RのMBCFET素子の製造方法の複数の段階を説明するための斜視図である。
NMOS SiGe及びPMOS SiGeが経時的にエッチングされる量を示した棒グラフである。
本発明のメカニズムを示すダイヤグラムである。
理論に基づかないが、図6Aのメカニズムに対応すると信じられる単純化された化学式である。
理論に基づかないが、図6Aのメカニズムに対応すると信じられる単純化された化学式である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
本発明の少なくとも一つの他の実施形態によって、半導体素子のキャパシタの下部(または、ストレージ)電極の断面図である。
従来技術による一般的にFinFET、特に3重チャンネルFinFETと称するトランジスタ構造物の狭くなった占有空間を示す斜視図である。
図9のX−X´線に沿って切断した従来の3重チャンネルFinFET 700の断面図である。

符号の説明

0136

10基板
12高濃度のドーピング領域
22フィールド領域
32ソース/ドレイン拡張層
34 ソース/ドレイン領域
44、44a、44bブリッジ
46ゲート絶縁膜
48ゲート電極
50 ゲートスタック層

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