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技術 検査容易化設計の半導体集積回路および半導体集積回路の故障箇所診断方法

出願人 パナソニック株式会社
発明者 吉村正義
出願日 2004年3月26日 (16年9ヶ月経過) 出願番号 2004-091383
公開日 2005年10月6日 (15年2ヶ月経過) 公開番号 2005-274500
状態 未査定
技術分野 電子回路の試験 半導体集積回路
主要キーワード 故障検出情報 組合せ番号 検査系列 検査品 EXORゲート 入力接続 外部出力ピン 設計回路
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課題

スキャンアウト信号線配線長を短くすべく圧縮器を介在して、外部出力ピン数をスキャンアウト信号線数より削減している構成において、複数のスキャンアウト信号線で同時に故障が発生しても、それらの故障の応答を見逃さないようにする。

解決手段

スキャンアウト信号線SO1〜SO7と外部出力ピンPO1〜PO3との間に圧縮器10が介在され、その圧縮器10が、前記スキャンアウト信号線より同時に複数の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されている。具体的には、外部出力ピンの個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続パターンを互いにすべて異にする状態で前記圧縮ゲート群に接続されている。

概要

背景

従来、半導体集積回路検査容易化設計方法の1つとして、スキャン設計方法がある(非特許文献1参照)。

スキャン設計は、回路中のFFフリップフロップ)をスキャンFFに置き換えシフトレジスタ状に接続した設計である。スキャン設計によれば、検査時にシフトレジスタを通じてFFの値の設定、読み出しを自由に行うことができる。この場合に、スキャンFFを外部入出力みなすことができる。よって、スキャン設計回路に対しては、スキャンFFを外部入出力とみなし、検査系列を容易に生成することができる。
特開2000−352576号公報(第5−7頁、第2図)
デジタル・システムズ・テスティングアンドテスタブル・デザインコンピュータサイエンスプレス発行、1990年

概要

スキャンアウト信号線配線長を短くすべく圧縮器を介在して、外部出力ピン数をスキャンアウト信号線数より削減している構成において、複数のスキャンアウト信号線で同時に故障が発生しても、それらの故障の応答を見逃さないようにする。 スキャンアウト信号線SO1〜SO7と外部出力ピンPO1〜PO3との間に圧縮器10が介在され、その圧縮器10が、前記スキャンアウト信号線より同時に複数の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されている。具体的には、外部出力ピンの個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続パターンを互いにすべて異にする状態で前記圧縮ゲート群に接続されている。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

q本(qは2以上)のスキャンアウト信号線と、前記q本より少ない外部出力ピンと、前記スキャンアウト信号線と前記外部出力ピンとの間に介在された圧縮器とを備えた半導体集積回路であって、前記圧縮器が、前記スキャンアウト信号線より同時にn個(nは2以上、q以下)の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されていることを特徴とする検査容易化設計の半導体集積回路。

請求項2

前記nを2とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを(2p−1)以下の任意の値とし、前記圧縮器は、前記外部出力個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続パターンを互いにすべて異にする状態で前記圧縮ゲート群に接続されていることを特徴とする請求項1に記載の検査容易化設計の半導体集積回路。

請求項3

前記nを3とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを2p-1以下の任意の値とし、前記圧縮器は、前記外部出力の個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続のパターンを互いにすべて異にする状態で前記圧縮ゲート群に接続され、かつ、1つの圧縮ゲートに対しては前記すべてのスキャンアウト信号線が共通に接続されていることを特徴とする請求項1に記載の検査容易化設計の半導体集積回路。

請求項4

q本(qは2以上)のスキャンアウト信号線と、前記q本より少ない外部出力ピンと、前記スキャンアウト信号線と前記外部出力ピンとの間に介在された圧縮器とを備えた半導体集積回路であって、前記圧縮器が、前記スキャンアウト信号線より同時にn個(nは1以上、q以下)の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されていることを特徴とする検査容易化設計の半導体集積回路。

請求項5

前記nを1とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを2p-1以下の任意の値とし、前記圧縮器は、前記外部出力の個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成され、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続のパターンを互いにすべて異にする状態で前記圧縮ゲート群に接続され、かつ、1つの圧縮ゲートに対しては前記すべてのスキャンアウト信号線が共通に接続されていることを特徴とする請求項4に記載の検査容易化設計の半導体集積回路。

請求項6

請求項4または請求項5に記載の半導体集積回路において、前記スキャンアウト信号線と前記圧縮器と前記外部出力ピンの接続情報に基づき、故障発生のスキャンアウト信号線と外部出力の応答表を作成する手順と、前記応答表と前記外部出力ピンの故障検出情報に基づいてどのスキャンアウト信号線に故障が発生したかを特定する手順とを含むことを特徴とする半導体集積回路の故障箇所診断方法

技術分野

0001

本発明は、複数のスキャンアウト信号線と、前記スキャンアウト信号線より少ない数の外部出力ピンと、前記スキャンアウト信号線と前記外部出力ピンとの間に介在された圧縮器とを備えた検査容易化設計の半導体集積回路に関する。

0002

本発明はまた、故障検出の場合に、どのスキャンアウト信号線に故障が発生したかを特定する半導体集積回路の故障箇所診断方法に関する。

背景技術

0003

従来、半導体集積回路の検査容易化設計方法の1つとして、スキャン設計方法がある(非特許文献1参照)。

0004

スキャン設計は、回路中のFFフリップフロップ)をスキャンFFに置き換えシフトレジスタ状に接続した設計である。スキャン設計によれば、検査時にシフトレジスタを通じてFFの値の設定、読み出しを自由に行うことができる。この場合に、スキャンFFを外部入出力みなすことができる。よって、スキャン設計回路に対しては、スキャンFFを外部入出力とみなし、検査系列を容易に生成することができる。
特開2000−352576号公報(第5−7頁、第2図)
デジタル・システムズ・テスティングアンドテスタブル・デザインコンピュータサイエンスプレス発行、1990年

発明が解決しようとする課題

0005

回路規模の増大に伴い、スキャン設計を適用された回路のテストデータ量が増大している。テストデータ量が増大する問題を、スキャンアウト信号線の出力を圧縮する回路(圧縮器)を追加することによって解決することができる。これによれば、スキャンアウト信号線の出力を圧縮する回路を追加することによって、従来、スキャンアウト信号線数の2倍必要であった外部ピン数を削減することができる。この削減した外部ピンによって、新たにスキャンアウト信号線数を増加させ、スキャンアウト信号線数の増加に伴い、スキャンアウト信号線長を削減することができる。そして、スキャンアウト信号線長を削減することによって、テスタでの検査系列長を削減し、テストコストを削減することができる。

0006

しかし、スキャンアウト信号線の出力を圧縮することで、同時に複数の偶数個の故障が発生した場合に、故障の応答を圧縮すると、故障が発生したことを確認できない場合がある。また、故障診断の際に、複数のスキャンアウト信号線の出力の故障の応答を圧縮するために、故障の応答を圧縮しているスキャンアウト信号線中のどのスキャンアウト信号線で故障を観測したかを特定することができない問題が存在する。

課題を解決するための手段

0007

上記の課題を解決するために、本発明は次のような手段を講じる。

0008

第1の解決手段として、本発明による検査容易化設計の半導体集積回路は、q本(qは2以上)のスキャンアウト信号線と、前記q本より少ない外部出力ピンと、前記スキャンアウト信号線と前記外部出力ピンとの間に介在された圧縮器とを備えた半導体集積回路であって、前記圧縮器が、前記スキャンアウト信号線より同時にn個(nは2以上、q以下)の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されていることを特徴とする。

0009

スキャンアウト信号線の配線長を短くするために圧縮器を介在させているが、複数(n個)のスキャンアウト信号線における故障が同時に圧縮器に伝搬しても、前記圧縮器は、その場合の応答として、すべて正常の場合の応答とは異なる応答を行うように構成されている。したがって、スキャンアウト信号線の配線長を短くすべく圧縮器を介在して、外部出力ピン数をスキャンアウト信号線数より削減している構成であるにもかかわらず、複数のスキャンアウト信号線で同時に故障が発生しても、それらの故障の応答を見逃すことはない。

0010

上記第1の解決手段において、次の2つの態様は好ましいものである。

0011

1つは、前記nを2とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを(2p−1)以下の任意の値とする。そして、前記圧縮器を、前記外部出力個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成する。さらに、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続パターンを互いにすべて異にする状態で前記圧縮ゲート群に接続されているものである。

0012

このように構成すれば、同時故障の数を2に限定する条件下で、圧縮器を外部出力ピンの個数分の圧縮ゲートで構成でき、故障の応答を見逃さない効果を、合理的な回路構成で実現することができる。

0013

もう1つは、前記nを3とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを2p-1以下の任意の値とする。そして、前記圧縮器を、前記外部出力の個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成する。さらに、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続のパターンを互いにすべて異にする状態で前記圧縮ゲート群に接続され、かつ、1つの圧縮ゲートに対しては前記すべてのスキャンアウト信号線が共通に接続されているものである。

0014

共通接続の圧縮ゲート以外の圧縮ゲートに接続される外部出力ピンの数p′は、p′=p−1である。このp′を、上記の(2p−1)におけるpに代入すると、スキャンアウト信号線の数は(2p-1−1)となる。これに、共通接続の1つの圧縮ゲートに対応するスキャンアウト信号線1本を加えると、スキャンアウト信号線の数は全体で、(2p-1−1)+1=2p-1となる。

0015

このように構成すれば、同時故障の数が3であっても、圧縮器を外部出力ピンの個数分の圧縮ゲートで構成でき、故障の応答を見逃さない効果を、合理的な回路構成で実現することができる。

0016

第2の解決手段として、本発明による検査容易化設計の半導体集積回路は、q本(qは2以上)のスキャンアウト信号線と、前記q本より少ない外部出力ピンと、前記スキャンアウト信号線と前記外部出力ピンとの間に介在された圧縮器とを備えた半導体集積回路であって、前記圧縮器が、前記スキャンアウト信号線より同時にn個(nは1以上、q以下)の故障応答が入力された場合の応答として、すべて正常の場合の応答と異なる応答を行うように構成されていることを特徴とする。

0017

このように構成すれば、すべての応答が互いに異なる状態を出力する組合せ回路で構成された圧縮器を備えることによって、故障箇所を特定することができる。

0018

上記第2の解決手段において、次の態様は好ましいものである。

0019

すなわち、前記nを1とする場合に、前記外部出力ピンの数をpとして、前記スキャンアウト信号線の数qを2p-1以下の任意の値とする。そして、前記圧縮器を、前記外部出力の個数分のEXORゲートまたはEXNORゲートである圧縮ゲートで構成する。さらに、前記すべてのスキャンアウト信号線が、前記圧縮ゲート群に対する入力接続のパターンを互いにすべて異にする状態で前記圧縮ゲート群に接続され、かつ、1つの圧縮ゲートに対しては前記すべてのスキャンアウト信号線が共通に接続されているものである。

0020

このように構成すれば、故障の数を1に限定する条件下で、圧縮器を外部出力ピンの個数分の圧縮ゲートで構成でき、故障箇所を特定する効果を、合理的な回路構成で実現することができる。

0021

また、本発明による半導体集積回路の故障箇所診断方法は、上記第2の解決手段の半導体集積回路において、前記スキャンアウト信号線と前記圧縮器と前記外部出力ピンの接続情報に基づき、故障発生のスキャンアウト信号線と外部出力の応答表を作成する手順と、前記応答表と前記外部出力ピンの故障検出情報に基づいてどのスキャンアウト信号線に故障が発生したかを特定する手順とを含むことを特徴とするものである。

0022

この故障箇所診断方法によって、どのスキャンアウト信号線に故障が発生したかを特定することができる。

発明の効果

0023

以上のように本発明によれば、スキャンアウト信号線と外部出力ピンとの間に組合せ回路で構成された圧縮器を用いることによって、少ない外部出力ピン数で多くのスキャンアウト信号線の故障の応答を観測することができ、また、故障箇所を特定することができる。その結果、テスタ上での応答の観測が必要な外部出力ピン数を削減することができる。あるいは、外部出力ピン数を同じとするなら、スキャンアウト信号線の数を増加させることで、検査時間の短縮を図ることができる。さらに、従来の圧縮器を用いた場合より、故障の見逃しを少なくすることができ、検査品質を高めることができる。

発明を実施するための最良の形態

0024

以下、本発明にかかわる半導体検査容易化設計回路の実施の形態を図面に基づいて詳細に説明する。

0025

(実施の形態1)
図1は本発明の実施の形態1にかかわる半導体集積回路の回路図を示す。SI1〜SIqはスキャンインピン、FF11〜FFqkはスキャンFF、SO1〜SO4はスキャンアウト信号線、PO1〜POpは外部出力ピン、10は組合せ回路で構成された圧縮器である。図1外部入力とスキャンアウト信号線と圧縮器10と外部出力の接続関係を示しており、通常のスキャン設計と比較して、スキャンアウト信号線と外部出力ピンの間に組合せ回路で構成された圧縮器10が存在することが特徴である。

0026

図2は実施の形態1における圧縮器10の構成を示す回路図である。SO1〜SO7はスキャンアウト信号線、PO1〜PO3は外部出力ピンである。ここでの圧縮器10は、1個の故障の応答が入力された場合に、正常である場合と、2個の故障の組合せの場合との、すべての応答が互いに異なる状態を出力する組合せ回路で構成された例である。この圧縮器10は、排他的論理和演算を行うEXORゲートEOR1〜EOR3で構成されている。

0027

表1は図2の各スキャンアウト信号線の故障の応答が圧縮器10に入力された場合の外部出力ピンの応答を示す。

0028

表1の縦に各スキャンアウト信号線名と外部出力ピン名が示され、横に正常な場合と各スキャンアウト信号線に故障の応答がある場合の組合せ番号が示されている。●は当該スキャンアウト信号線の故障の応答を観測したことを示し、“0”は当該外部出力の応答が正常な場合の期待値と一致していることを示し、“1”は当該外部出力の応答が正常な場合の期待値と一致しないことを示している。

0029

例えば、左から2列目の組合せ1では、スキャンアウト信号線SO1のみ故障の応答ある場合は、外部出力ピンPO1で正常な場合の期待値と一致せず、外部出力ピンPO2と外部出力ピンPO3では正常な場合の期待値と一致することを示している。

0030

表1から明かなように、正常である場合の応答と、1個または2個の故障の組合せの場合の応答のすべてにおいて、互いに異なる応答を出力している。

0031

一般に、外部出力ピン数がp本であり、スキャンアウト信号線が(2p−1)以下であるq本であり、p個の圧縮ゲートを用いて圧縮器10を構成した場合を考える。ただし、すべてのスキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続となっている。ここで、スキャンアウト信号線は(2p−1)以下であるq本であり、p個の圧縮ゲートへの接続の組合せは2pの組合せがある。よって、q本のスキャンアウト信号線は、p個の圧縮ゲートへすべて異なる接続とすることが必ず可能である。

0032

ここで、スキャンアウト信号線に1個の故障がある場合を考える。すべてのスキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続であるものとする。

0033

スキャンアウト信号線SO1はEXORゲートEOR1に対してのみ接続されている。

0034

スキャンアウト信号線SO2はEXORゲートEOR2に対してのみ接続されている。

0035

スキャンアウト信号線SO3はEXORゲートEOR1とEXORゲートEOR2とに対して接続されている。

0036

スキャンアウト信号線SO4はEXORゲートEOR3に対してのみ接続されている。

0037

スキャンアウト信号線SO5はEXORゲートEOR1とEXORゲートEOR3とに対して接続されている。

0038

スキャンアウト信号線SO6はEXORゲートEOR2とEXORゲートEOR3とに対して接続されている。

0039

スキャンアウト信号線SO7はEXORゲートEOR1とEXORゲートEOR2とEXORゲートEOR3とに対して接続されている。

0040

このように構成することによって、スキャンアウト信号線に1個の故障がある場合、圧縮ゲートを通じて、正常である場合と1個の故障の組合せの場合とで、すべての応答が互いに異なる状態を出力することになる。

0041

同様にスキャンアウト信号線に2個の故障がある場合を考える。

0042

仮にすべてのスキャンアウト信号線に故障が発生したとすると、すべての圧縮ゲートのすべての入力へ“1”が入力される。これとの対比で、スキャンアウト信号線に2個の故障が同時に発生した場合を考えると、少なくとも1つの圧縮ゲートでは、オール故障の場合とは異なる入力となる。よって、圧縮ゲートを通じて、故障の応答は圧縮されない。すべてが正常である場合と、2個の故障が発生した場合とでは、必ず、応答が互いに異なる状態を出力することになる。以下、具体的に説明する。

0043

ケース8のように、スキャンアウト信号線SO1とスキャンアウト信号線SO2とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR2とが“1”を出力し、EXORゲートEOR3は“0”のままである。これは、“110”と表される。これは、すべてが正常のケース1の場合の“000”とは異なるものとなっている。

0044

ケース9のように、スキャンアウト信号線SO1とスキャンアウト信号線SO3とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR2とが“1”を出力し、EXORゲートEOR3は“0”のままである。これも、“110”と表され、すべてが正常の場合の“000”とは区別される。

0045

ケース10のように、スキャンアウト信号線SO1とスキャンアウト信号線SO4とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR3とが“1”を出力し、EXORゲートEOR2は“0”のままである。これは、“101”と表され、すべてが正常の場合の“000”とは区別される。

0046

ケース11のように、スキャンアウト信号線SO1とスキャンアウト信号線SO5とに同時に故障がある場合、EXORゲートEOR3のみが“1”を出力し、EXORゲートEOR1とEXORゲートEOR2は“0”のままである。これは、“001”と表され、すべてが正常の場合の“000”とは区別される。

0047

ケース12のように、スキャンアウト信号線SO1とスキャンアウト信号線SO6とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR2とEXORゲートEOR3のすべてが“1”を出力し、これは、“111”と表され、すべてが正常の場合の“000”とは区別される。

0048

ケース13のように、スキャンアウト信号線SO1とスキャンアウト信号線SO7とに同時に故障がある場合、EXORゲートEOR2とEXORゲートEOR3とが“1”を出力し、EXORゲートEOR1は“0”のままである。これは、“011”と表され、すべてが正常の場合の“000”とは区別される。

0049

ケース14のように、スキャンアウト信号線SO2とスキャンアウト信号線SO3とに同時に故障がある場合、EXORゲートEOR1のみが“1”を出力し、EXORゲートEOR2とEXORゲートEOR3は“0”のままである。これは、“100”と表される。これは、すべてが正常のケース1の場合の“000”とは区別される。

0050

ケース15のように、スキャンアウト信号線SO2とスキャンアウト信号線SO4とに同時に故障がある場合、EXORゲートEOR2とEXORゲートEOR3とが“1”を出力し、EXORゲートEOR1は“0”のままである。これも、“011”と表され、すべてが正常の場合の“000”とは区別される。

0051

ケース16のように、スキャンアウト信号線SO2とスキャンアウト信号線SO5とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR2とEXORゲートEOR3のすべてが“1”を出力し、これは、“111”と表され、すべてが正常の場合の“000”とは区別される。

0052

ケース17のように、スキャンアウト信号線SO2とスキャンアウト信号線SO6とに同時に故障がある場合、EXORゲートEOR3のみが“1”を出力し、EXORゲートEOR1とEXORゲートEOR2は“0”のままである。これは、“001”と表され、すべてが正常の場合の“000”とは区別される。

0053

ケース18のように、スキャンアウト信号線SO2とスキャンアウト信号線SO7とに同時に故障がある場合、EXORゲートEOR1とEXORゲートEOR3とが“1”を出力し、EXORゲートEOR2は“0”のままである。これは、“101”と表され、すべてが正常の場合の“000”とは区別される。

0054

以下、同様にして、2個の故障が発生した場合は、必ず、すべてが正常である場合に比べて、応答が互いに異なる状態を出力することになる。

0055

一般に、外部出力ピン数がp本であり、スキャンアウト信号線が(2p−1)以下であるq本(q≦2P−1)であり、圧縮器10がp個の圧縮ゲートを用いて構成され、すべてのスキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続となっている場合には、その圧縮器10は、最大2個の故障のすべての組合せに対する応答が互いに異なる状態を出力する組合せ回路となっている。

0056

上記の実施の形態1では、スキャンアウト信号線の数がq=7本であり、外部出力ピンの数はp=3本で、q=7≦2P−1=23−1=7であり、さらに、スキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続であり、したがって、前記条件を満たしている。

0057

なお、圧縮ゲートは、必ずしも1つのEXORゲートで構成する必要はなく、複数のゲートにより、EXORまたはEXNORの応答を実現する構成であれば良い。

0058

よって、圧縮器10を用いてスキャンアウト信号線長を削減しているにもかかわらず、圧縮器10の入力に同時に最大2個の故障が入力された場合においても、故障の応答を見逃さないですみ、この結果、検査の品質を高めることができる。

0059

(実施の形態2)
図3は本発明の実施の形態2にかかわる半導体集積回路の回路図を示す。SO1〜SO8はスキャンアウト信号線、PO1〜PO4は外部出力ピンである。20は同時に最大3個の故障の応答が入力された場合に、外部出力ピンが必ず正常である場合に対して異なる応答を出力するように構成された圧縮器の例である。この圧縮器20は、EXORゲートEOR1〜EOR4で構成されている。

0060

表2は図3の各スキャンアウト信号線に故障の応答が圧縮器20に入力された場合の外部出力ピンの応答を示す。表2の見方は表1の場合と同様である。

0061

例えば、左から2列目の組合せ1では、スキャンアウト信号線SO1のみに故障の応答ある場合は、外部出力ピンPO1と外部出力ピンPO4で正常な場合の期待値と一致せず、外部出力ピンPO2と外部出力ピンPO3で正常な場合の期待値と一致することを示している。

0062

表2より図3の圧縮器20に最大3個の故障の応答が入力された場合、外部出力ピンすべての故障の組合せに対して正常時と異なる値を示していることが分かる。すなわち、外部出力ピンPO1〜PO4の出力の組み合わせのいずれもが、すべてが正常のケース1の場合の“0000”とは異なっており、区別されることになる。

0063

実施の形態1の場合と同様に、q本のスキャンアウト信号線は、p個の圧縮ゲートへすべて異なる接続とすることが必ず可能である。

0064

ここで、スキャンアウト信号線に1個の故障がある場合を考える。すべてのスキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続である。よって、スキャンアウト信号線に1個の故障がある場合、圧縮ゲートを通じて、正常である場合と1個の故障の組合せの場合とで、すべての応答が互いに異なる状態を出力することになる。

0065

同様にスキャンアウト信号線に2個の故障がある場合を考える。

0066

仮にすべてのスキャンアウト信号線に故障が発生したとするとすべての圧縮ゲートのすべての入力へ“1”が入力される。これとの対比で、スキャンアウト信号線に2個の故障が同時に発生した場合を考えると、少なくとも1つの圧縮ゲートでは、オール故障の場合とは異なる入力となる。よって、圧縮ゲートを通じて、故障の応答は圧縮されない。すべてが正常である場合と、2個の故障が発生した場合とでは、必ず、応答が互いに異なる状態を出力することになる。この点は、実施の形態1の場合と同様である。

0067

さらにスキャンアウト信号線に3個の故障がある場合を考える。すべてのスキャンアウト信号線が1つの圧縮ゲートのEXORゲートEOR4に共通に接続されている。このため、スキャンアウト信号線に同時に3つの故障が発生した場合、EXORゲートEOR4で必ず正常な場合と故障した場合とで異なる応答を出力することになる。

0068

一般に、外部出力ピン数がp本であり、スキャンアウト信号線が2p-1以下であるq本(q≦2p-1)であり、圧縮器20がp個の圧縮ゲートを用いて構成され、すべてのスキャンアウト信号線が1つの圧縮ゲートに接続されている組合せを含む構成であれば、その圧縮器20は、最大3個の故障のすべての組合せに対する応答が互いに異なる状態を出力する組合せ回路となっている。

0069

上記の実施の形態2では、スキャンアウト信号線数がq=8本であり、外部出力ピンの数はp=4本で、q=8≦2p-1=24-1=8であり、さらに、スキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続であり、したがって、前記条件を満たしている。

0070

よって、圧縮器20を用いてスキャンアウト信号線長を削減しているにもかかわらず、圧縮器20の入力に同時に最大3個の故障が入力された場合においても、故障の応答を見逃さないですみ、この結果、検査の品質を高めることができる。

0071

(実施の形態3)
次に、本発明の実施の形態3を説明する。実施の形態3は図3に基づいて説明する。

0072

まず、スキャンアウト信号線と圧縮器と外部出力ピンの接続情報に基づき、外部出力ピンの故障検出情報から、どのスキャンアウト信号線に故障が発生したかを特定する応答表を作成する。次に、テスタにて外部出力ピンで故障の応答を観測した場合、作成した応答表と照らし合わせることにより故障箇所の特定を行う。

0073

ここでは、同時に最大1個の故障の応答が圧縮器に入力される場合を考える。

0074

図3のスキャンアウト信号線SO1〜SO8と圧縮器20と外部出力ピンPO1〜PO4の接続情報により、どのスキャンアウト信号線に故障が発生したかを特定する応答表を作成する。

0075

表3は図3の各スキャンアウト信号線の故障の応答が圧縮器20に入力された場合の外部出力ピンの応答を示す。表3の見方は表1の場合と同様である。

0076

ここで、3つの外部出力ピンPO1,PO2,PO4で故障を観測した場合、表3より、スキャンアウト信号線SO3で故障の応答を観測したことが分かる。よって、圧縮器20を用いてスキャンアウト信号線長を削減しているにもかかわらず、どこのスキャンアウトで故障があるかを特定することができる。

0077

一般に、外部出力ピン数がp本であり、スキャンアウト信号線が(2p−1)以下であるq本(q≦2p−1)であり、圧縮器20がp個の圧縮ゲートを用いて構成され、スキャンアウト信号線と圧縮ゲートの接続関係がすべて異なる接続となっていれば、その圧縮器20は、最大1つの故障の応答が同時に入力された場合に、他の故障が発生した場合と必ず異なる応答を出力する。よって、必ずどのスキャンアウト信号線に故障が発生しているかを特定することができる。

0078

本発明は、半導体集積回路における検査容易化設計に有用である。

図面の簡単な説明

0079

本発明の実施の形態1にかかわる検査容易化設計を伴う半導体集積回路の回路図
本発明の実施の形態1における圧縮器の具体的構成を示す回路図
本発明の実施の形態2および実施の形態3における圧縮器の具体的構成を示す回路図

符号の説明

0080

SI1〜SIqスキャンインピン
FF11〜FFqkスキャンFF
SO1〜SO8スキャンアウト信号線
PO1〜POp外部出力ピン
10,20圧縮器
EOR1〜EOR4 EXORゲート

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