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技術 半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、半導体装置設計用シミュレーション方法、ならびに半導体装置およびその製造方法

出願人 株式会社半導体理工学研究センター
発明者 三浦道子中山範明
出願日 2003年9月10日 (17年3ヶ月経過) 出願番号 2003-318947
公開日 2005年3月31日 (15年8ヶ月経過) 公開番号 2005-086114
状態 特許登録済
技術分野 半導体装置の製造処理一般 本体に特徴のある半導体装置 絶縁ゲート型電界効果トランジスタ ICの設計・製造(配線設計等) CAD
主要キーワード 時間従属性 遅延構造 過渡シミュレーション ジャンプ幅 数値シミュレーション結果 遅延メカニズム 回路パフォーマンス 基板電荷
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図面 (20)

課題

ソースドレインおよびチャネルにおけるキャリア挙動解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供する。

解決手段

ソース・ドレイン間において、第1の時刻において準静的定常状態記述されるキャリアの密度と、第1の時刻よりも前の第2の時刻において過渡状態で記述されるキャリアの密度との差の少なくとも一部を、第1の時刻と第2の時刻との間におけるキャリアの遅延に応じて第2の時刻において過渡状態で記述されるキャリアの密度に加え、第1の時刻におけるキャリアの密度を過渡状態で記述する。ソース・ドレイン間の定常電流と準静的なキャリアの密度の時間変化の割合としての変位電流との和として、ソース・ドレイン間の過渡電流を記述する。準静的なキャリアの密度が過渡電流を満たすとして、準静的な前記キャリアの密度を非準静的なモデルとして記述する。

概要

背景

通常は、半導体装置を製造するのに先立って、設計された半導体装置の動作を予めシミュレーションにより予測するのが一般的である。また、実際に製造された半導体装置が所望通りの性能を発揮し得るか否かを、シミュレーションにより再現(確認)することも一般的に行われている。半導体装置として、例えばMOSFET(metal-oxide-semiconductor field-effect transistor)の高速動作をシミュレーションにより再現するとする。この場合、シミュレーションの精度を高めるためには、ソースドレインおよびチャネルにおけるキャリア挙動を高い精度で解析して再現できるシミュレーションモデルが必要となる。このようなシミュレーションモデルを得るためには、ソースからチャネルを経てドレインへと走行するキャリアの通過時間(通過遅延)を考慮する必要がある。チャネルを通過するキャリアの通過遅延を考慮した半導体装置設計用のシミュレーションモデルとして、いわゆる非準静的モデル(Non-Quasi-Static Model:NQS Model)と呼ばれるシミュレーションモデルが、今までに多数提案されている(例えば、非特許文献1参照)。

例えば、第1の非準静的モデルとして、実際のトランジスタ仮想的に複数の小さなトランジスタに分割し、それら各トランジスタ間抵抗を挟むことにより、キャリア走行の遅延を表現するモデルがある。また、第2の非準静的モデルとして、ソース・ゲート間およびゲート・ドレイン間に、仮想的にそれぞれ異なる値の抵抗を配置して、キャリア走行の遅延を表現するモデルがある。さらに、第3の非準静的モデルとして、チャネル内の電荷の形成に緩和時間を導入し、これを仮想的な等価装置を用いて解くモデルがある。この第3の非準静的モデルの代表例として、世界中で最も良く使われている非準静的モデルの1つである、いわゆるBSIM(The Berkeley Short-Channel IGFETModel)と呼ばれるモデルがある。
Jpn. J. Appl. Phys. Vol. 42 (2003) pp. 2132-2136 Part 1, No. 4B, April 2003

概要

ソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供する。ソース・ドレイン間において、第1の時刻において準静的な定常状態記述されるキャリアの密度と、第1の時刻よりも前の第2の時刻において過渡状態で記述されるキャリアの密度との差の少なくとも一部を、第1の時刻と第2の時刻との間におけるキャリアの遅延に応じて第2の時刻において過渡状態で記述されるキャリアの密度に加え、第1の時刻におけるキャリアの密度を過渡状態で記述する。ソース・ドレイン間の定常電流と準静的なキャリアの密度の時間変化の割合としての変位電流との和として、ソース・ドレイン間の過渡電流を記述する。準静的なキャリアの密度が過渡電流を満たすとして、準静的な前記キャリアの密度を非準静的なモデルとして記述する。

目的

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供することにある。また、そのような半導体装置設計用シミュレーションモデルを利用することにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を提供することにある。さらには、それらの半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法を用いて設計および検査の少なくとも一方が行われることにより略所望通りの性能を発揮し得る半導体装置、およびそのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

トランジスタソースドレインとの間で、所定の第1の時刻において準静的定常状態記述されるキャリア密度と、前記第1の時刻よりも前の所定の第2の時刻において過渡状態で記述される前記キャリアの密度との差の少なくとも一部を、前記第1の時刻と前記第2の時刻との間における前記キャリアの遅延に応じて前記第2の時刻において過渡状態で記述される前記キャリアの密度に加えることにより、前記第1の時刻における前記キャリアの密度を過渡状態で記述するとともに、前記ソースおよび前記ドレイン間を定常的に流れる定常電流と、前記ソースおよび前記ドレイン間において前記準静的な前記キャリアの密度の時間による変化の割合としての変位電流との和として、前記ソースおよび前記ドレイン間を流れる電流を記述し、前記準静的な前記キャリアの密度が前記ソースおよび前記ドレイン間を流れる前記電流を満たすと仮定することにより、前記準静的な前記キャリアの密度を非準静的なモデルとして記述することを特徴とする半導体装置設計用シミュレーションモデル

請求項2

トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻tiにおける過渡的な密度をq(ti)とし、前記時刻tiより前の所定の時刻ti-1における前記キャリアの過渡的な密度をq(ti-1)とし、前記時刻tiにおいて準静的な状態を仮定した定常状態での前記ソースおよび前記ドレイン間の前記キャリアの密度をQ(ti)とし、さらに前記キャリアが前記ソースから前記ドレインに達するのに掛かる時間をτとし、前記q(ti)、前記q(ti-1)、前記Q(ti)、および前記τが前記時刻ti-1から前記ti時刻までの時間(ti−ti-1)において次に示す第1の式、q(ti)=q(ti-1)+(ti−ti-1)/τ[Q(ti)−q(ti-1)]を満たすと仮定し、また、前記時刻tiにおいて前記ソースおよび前記ドレイン間に流れる電流をI(ti)とし、前記ソースおよび前記ドレイン間を定常的に流れる伝導電流をIDCとし、さらに前記ソースおよび前記ドレイン間を流れる変位電流をdQ(ti)/dtとし、前記I(ti)、前記IDC、および前記dQ(ti)/dtが前記ti時刻において次に示す第2の式、I(ti)=IDC+dQ(ti)/dtを満たすと仮定し、前記第1の式から求められる前記Q(ti)を前記第2の式に代入することにより、前記Q(ti)を非準静的なモデルとして記述することを特徴とする半導体装置設計用シミュレーションモデル。

請求項3

前記キャリアの先頭が前記ソースから前記ドレインに達するのに掛かる時間をτcndtとし、前記キャリアが前記ソースから前記ソースおよび前記ドレイン間に注入されるのに掛かる時間τchrgとして、前記τ、前記τcndt、および前記τchrgが次に示す第3の式、1/τ=1/τcndt+1/τchrgを満たすと仮定することを特徴とする請求項2に記載の半導体装置設計用シミュレーションモデル。

請求項4

前記ソースと前記ドレインとの間にチャネルが形成されていない状態において、前記ソースから前記ソースおよび前記ドレイン間に注入された前記キャリアの先頭が前記ドレインに達するのに掛かる時間をτcndt1とし、前記ソースと前記ドレインとの間が前記キャリアで満たされてチャネルが形成された状態において、前記ソースから前記ソースおよび前記ドレイン間に注入された前記キャリアが前記ソースから前記ドレインまで移動するのに掛かる時間をτcndt2として、前記τ、前記τcndt1、および前記τcndt2が次に示す第4の式、1/τcndt=1/τcndt1+1/τcndt2を満たすと仮定することを特徴とする請求項3に記載の半導体装置設計用シミュレーションモデル。

請求項5

パルス信号としてのゲート電圧立ち上がり時間trに追従するように前記τchrgを見積もることを特徴とする請求項3または4に記載の半導体装置設計用シミュレーションモデル。

請求項6

請求項1〜5のいずれかに記載の半導体装置設計用シミュレーションモデルが組み込まれたことを特徴とする半導体装置設計用シミュレーション装置

請求項7

請求項1〜5のいずれかに記載の半導体装置設計用シミュレーションモデルにより、半導体装置電気的特性解析する工程を含むことを特徴とする半導体装置設計用シミュレーション方法

請求項8

請求項1〜5のいずれかに記載の半導体装置設計用シミュレーションモデルを用いてトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。

請求項9

請求項6に記載の半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。

請求項10

請求項7に記載の半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。

請求項11

請求項1〜5のいずれかに記載の半導体装置設計用シミュレーションモデルを用いてトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。

請求項12

請求項6に記載の半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。

請求項13

請求項7に記載の半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置設計技術係り、特にトランジスタ高速動作する際のソースドレインおよびチャネルにおける過渡状態キャリア挙動再現性が向上された半導体装置設計用シミュレーションモデル半導体装置設計用シミュレーション装置半導体装置設計用シミュレーション方法、ならびにこれらを用いて設計された半導体装置およびその製造方法に関する。

背景技術

0002

通常は、半導体装置を製造するのに先立って、設計された半導体装置の動作を予めシミュレーションにより予測するのが一般的である。また、実際に製造された半導体装置が所望通りの性能を発揮し得るか否かを、シミュレーションにより再現(確認)することも一般的に行われている。半導体装置として、例えばMOSFET(metal-oxide-semiconductor field-effect transistor)の高速動作をシミュレーションにより再現するとする。この場合、シミュレーションの精度を高めるためには、ソース・ドレインおよびチャネルにおけるキャリアの挙動を高い精度で解析して再現できるシミュレーションモデルが必要となる。このようなシミュレーションモデルを得るためには、ソースからチャネルを経てドレインへと走行するキャリアの通過時間(通過遅延)を考慮する必要がある。チャネルを通過するキャリアの通過遅延を考慮した半導体装置設計用のシミュレーションモデルとして、いわゆる非準静的モデル(Non-Quasi-Static Model:NQS Model)と呼ばれるシミュレーションモデルが、今までに多数提案されている(例えば、非特許文献1参照)。

0003

例えば、第1の非準静的モデルとして、実際のトランジスタを仮想的に複数の小さなトランジスタに分割し、それら各トランジスタ間抵抗を挟むことにより、キャリア走行の遅延を表現するモデルがある。また、第2の非準静的モデルとして、ソース・ゲート間およびゲート・ドレイン間に、仮想的にそれぞれ異なる値の抵抗を配置して、キャリア走行の遅延を表現するモデルがある。さらに、第3の非準静的モデルとして、チャネル内の電荷の形成に緩和時間を導入し、これを仮想的な等価装置を用いて解くモデルがある。この第3の非準静的モデルの代表例として、世界中で最も良く使われている非準静的モデルの1つである、いわゆるBSIM(The Berkeley Short-Channel IGFETModel)と呼ばれるモデルがある。
Jpn. J. Appl. Phys. Vol. 42 (2003) pp. 2132-2136 Part 1, No. 4B, April 2003

発明が解決しようとする課題

0004

前述したように、MOSFETの高速動作をシミュレーションにより高い精度で予測または再現するために、様々な非準静的モデルが提案されている。しかし、それらの殆どが実用上、満足な結果を得られていない。例えば、前述した第1の非準静的モデルでは、考慮すべきトランジスタの数が増加するために計算時間が膨大になる。それとともに、この第1の非準静的モデルでは、チャネルの分割数によってチャネル長が変わるので、分割された各トランジスタを統合した全トランジスタが分割前のトランジスタ全体と同じ特性を有しているか否か不明である。また、前述した第2の非準静的モデルでは、各抵抗値見積もりが不明確である。さらに、前述した第3の非準静的モデルでは、装置の収束を得難い。それとともに、この第3の非準静的モデルは、チャネル領域内のキャリア走行の遅延を考慮したNQS効果により生ずる、チャネル領域内の電荷欠損を説明することができない。

0005

このように、これまでの非準静的シミュレーションモデルでは、定常状態および過渡状態を問わず、半導体装置内のキャリアの挙動を実用上許容できる時間内で、かつ、高い精度で予測または再現することは困難である。特に、高速動作する半導体装置内のキャリアの挙動を、そのようなシミュレーションモデルを用いて高い精度で予測または再現することは実質的に不可能である。そして、当然のことながら、そのようなシミュレーションモデルを利用するシミュレーション装置シミュレーション方法では、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレーションすることが困難なのは明らかである。ひいては、それらのシミュレーションモデル、シミュレーション装置、およびシミュレーション方法を用いて設計あるいは製造された半導体装置は、所望の半導体装置と比べて性能が大きく劣っているおそれがある。

0006

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供することにある。また、そのような半導体装置設計用シミュレーションモデルを利用することにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を提供することにある。さらには、それらの半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法を用いて設計および検査の少なくとも一方が行われることにより略所望通りの性能を発揮し得る半導体装置、およびそのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。

課題を解決するための手段

0007

前記課題を解決するために、本発明の一態様に係る半導体装置設計用シミュレーションモデルは、トランジスタのソースとドレインとの間において、所定の第1の時刻において準静的な定常状態で記述されるキャリアの密度と、前記第1の時刻よりも前の所定の第2の時刻において過渡状態で記述される前記キャリアの密度との差の少なくとも一部を、前記第1の時刻と前記第2の時刻との間における前記キャリアの遅延に応じて前記第2の時刻において過渡状態で記述される前記キャリアの密度に加えることにより、前記第1の時刻における前記キャリアの密度を過渡状態で記述するとともに、前記ソースおよび前記ドレイン間を定常的に流れる定常電流と、前記ソースおよび前記ドレイン間において前記準静的な前記キャリアの密度の時間による変化の割合としての変位電流との和として、前記ソースおよび前記ドレイン間を流れる過渡電流を記述し、前記準静的な前記キャリアの密度が前記ソースおよび前記ドレイン間を流れる前記電流を満たすと仮定することにより、前記準静的な前記キャリアの密度を非準静的なモデルとして記述することを特徴とするものである。

0008

この半導体装置設計用シミュレーションモデルにおいては、トランジスタのソースとドレインとの間のキャリア密度および電流を、定常状態、過渡的状態、静的状態、あるいは準静的状態などの別に拘らず汎用的に記述できる。それとともに、ソースとドレインとの間の遅延のメカニズムによる区別も必要ない。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

0009

また、前記課題を解決するために、本発明の他の態様に係る半導体装置設計用シミュレーションモデルは、トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻tiにおける過渡的な密度をq(ti)とし、前記時刻tiより前の所定の時刻ti-1における前記キャリアの過渡的な密度をq(ti-1)とし、前記時刻tiにおいて準静的な状態を仮定した定常状態での前記ソースおよび前記ドレイン間の前記キャリアの密度をQ(ti)とし、さらに前記キャリアが前記ソースから前記ドレインに達するのに掛かる時間をτとし、前記q(ti)、前記q(ti-1)、前記Q(ti)、および前記τが前記時刻ti-1から前記ti時刻までの時間(ti−ti-1)において次に示す第1の式、q(ti)=q(ti-1)+(ti−ti-1)/τ[Q(ti)−q(ti-1)]を満たすと仮定し、また、前記時刻tiにおいて前記ソースおよび前記ドレイン間に流れる過渡電流をI(ti)とし、前記ソースおよび前記ドレイン間を定常的に流れる伝導電流をIDCとし、さらに前記ソースおよび前記ドレイン間を流れる変位電流をdQ(ti)/dtとし、前記I(ti)、前記IDC、および前記dQ(ti)/dtが前記ti時刻において次に示す第2の式、I(ti)=IDC+dQ(ti)/dtを満たすと仮定し、前記第1の式から求められる前記Q(ti)を前記第2の式に代入することにより、前記Q(ti)を非準静的なモデルとして記述することを特徴とするものである。

0010

この半導体装置設計用シミュレーションモデルにおいては、トランジスタのソースとドレインとの間のキャリア密度および電流を、定常状態、過渡的状態、静的状態、あるいは準静的状態などの別に拘らず汎用的に記述できる。それとともに、ソースとドレインとの間の遅延のメカニズムによる区別も必要ない。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

0011

また、前記課題を解決するために、本発明の他の態様に係る半導体装置設計用シミュレーション装置は、本発明に係る半導体装置設計用シミュレーションモデルが組み込まれたことを特徴とするものである。

0012

この半導体装置設計用シミュレーション装置においては、本発明に係る半導体装置設計用シミュレーションモデルが組み込まれているので、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度が向上されている。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれが殆ど無い。

0013

また、前記課題を解決するために、本発明の他の態様に係る半導体装置設計用シミュレーション装置は、本発明に係る半導体装置設計用シミュレーションモデルにより、半導体装置の電気的特性を解析する工程を含むことを特徴とするものである。

0014

この半導体装置設計用シミュレーション方法においては、本発明に係る半導体装置設計用シミュレーションモデルが組み込まれているので、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

0015

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーションモデルを用いてトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

0016

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

0017

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

0018

これらの半導体装置においては、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上されている。それとともに、そのような解析が実用上許容される時間内で行われている。

0019

また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーションモデルを用いてトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

0020

また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

0021

さらに、前記課題を解決するために、本発明のさらに他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

0022

これらの半導体装置の製造方法によれば、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上できる。それとともに、そのような解析が実用上許容される時間内で行うことができる。

発明の効果

0023

本発明の一態様および他の態様に係る半導体装置設計用シミュレーションモデルによれば、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る。

0024

また、本発明の他の態様に係る半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法によれば、本発明に係る半導体装置設計用シミュレーションモデルを利用することにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる。

0025

また、本発明の他の態様に係る半導体装置においては、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われることにより、略所望通りの性能を発揮し得る。

0026

さらに、本発明の他の態様に係る半導体装置の製造方法によれば、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う工程を含むことにより、略所望通りの性能を発揮し得る半導体装置を容易に製造できる。

発明を実施するための最良の形態

0027

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

0028

(第1の実施の形態)
先ず、本発明に係る第1実施形態を、図1図5を参照しつつ説明する。図1は、本実施形態に係る半導体装置設計用シミュレーションモデルのNQS効果の起源を模式的に示す図である。図2は、本実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの電圧印加のシミュレーション結果をグラフにして示す図である。図3は、本実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの変位電流のシミュレーション結果をグラフにして示す図である。図4は、本実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの過渡ドレイン電流のシミュレーション結果をグラフにして示す図。図5は、本実施形態に係るシミュレーションモデルにおいて過渡キャリア輸送における各遅延モデルの働きをグラフにして示す図である。

0029

本実施形態においては、半導体装置の設計用シミュレーションモデルとして、ソース・ドレイン間のキャリアの通過遅延(τ)に基づいたMOSFET用の半導体回路設計用の非準静的モデル(Non-Quasi-Static Model:NQS Model)について説明する。

0030

一般的な、図示しない半導体装置設計用の2次元シミュレーション装置(2Dデバイスシミュレータ)は、ポワソン分布電流密度方程式、および電流連続方程式という3つの基礎的な装置方程式を同時に解く。しかしながら、この方法は非常に時間が掛かるので、実用的な回路シミュレーションには適していない。したがって、大きな回路でも実用上許容できる時間内でシミュレーションできるための簡単化が図られる。従来では、回路シミュレーションは一般的に準静的(Quasi Static:QS)な近似に基づいて、チャネルを介したキャリアの通過時間は無視される。しかしながら、図6に示すように、QS近似は、MOSFETの高速回路動作ファストスイッチング)に対するシミュレーションにおいて非常に多くの誤差を生じる。この図6には、ゲート電圧Vgsのスイッチ・オン時における準静的電子密度と非準静的電子密度とをグラフにより比較して示す。このような高速に作動するMOSFETの回路パフォーマンスを正確に予測あるいは再現するために、ソース・ドレイン間のキャリアの通過遅延を考慮した非準静的(NQS)モデルが必要とされる。以下、詳しく説明する。

0031

基本的な各装置方程式のうち、電流連続方程式(1)はNQS効果を説明している。この電流連続方程式(1)は、電流密度方程式(2)と合わせて解かれる。

0032

0033

ここで、I(y,t)、n(y,t)、およびφ(y,t)は、それぞれチャネルに沿ったy位置での時間tにおける電流、電子密度、および表面電位である。また、q、W、およびμは、それぞれ電荷、トランジスタ幅チャネル幅)、およびキャリアの移動度である。電流連続方程式(1)を、チャネルのソース側端部である原点(y=0)からチャネルの長手方向に沿った位置yまで積分した後、電流密度方程式(2)に代入する。これにより、次に示す式(3)を得る。

0034

式(3)を、原点(y=0)からチャネルのドレイン側端部(y=L)まで再び積分する。これにより、次に示す式(4a)および式(4b)を得る。

0035

0036

ここで、Lはチャネルの長さを表す。また、ψs0およびψsLは、それぞれチャネルのソース側端部およびドレイン側端部における表面電位を表す。さらに、qc(t)は、時間発展tにおけるチャネル電荷の総量である。式(4b)は、チャネルを流れる過渡電流が、伝導電流(右辺の第1の項)および変位電流(第2の項)からなることを示す。伝導電流は、電位の変化が印加された電圧の変化に略即座に追従することにより、定常状態の下で導かれる。また、QS近似は、qc(t)を次に示す式(5)のように記述する。

0037

一般的なNQSモデルと同様に、本発明者らはqc(t)に関する解析的な記述の精度を高めることを目的としている。これは、前記電流連続方程式(1)を解くことによって得られる結果と一致する。

0038

次に、図1を参照しつつ、本実施形態に係るNQS効果を検証するために、本発明者らが開発したキャリアの通過遅延モデルについて説明する。本発明者らは、図1に示すように、τchrg、τcndt、およびτdschからなるキャリアの3種類の遅延構造による、キャリアの通過遅延τに基づいたモデルを開発した。この図1には、NQS効果の起源となる遅延構造を示す。キャリアの通過遅延τは、ソースからドレインへのキャリアの変化時間を表す。

0039

第1に、キャリアがソースからチャネルに注入される際の遅延(注入遅延)を、τchrgによりモデル化する。第2に、キャリアがチャネルを通過する際の遅延(伝導遅延)を、τcndtによりモデル化する。この際、τcndtは、さらに2つの異なる伝導遅延に識別される。第1の伝導遅延は、ソースに注入されたキャリアの先頭が、チャネルのドレイン側端部(ドレインコンタクト)に達するのにかかる遅延を決定する。本発明者らは、この遅延をτcndt1として識別する。このソースに注入されたキャリアの先頭がドレインに達すると、τcndt1はチャネルの電界により統治される。この際、τcndtは、ソースからドレインまで移動するキャリアの通過時間により決定される。本発明者らは、この遅延をτcndt2として識別する。そして第3に、キャリアがチャネルからドレインに侵入する際に、キャリアがドレインコンタクトに電荷を放出することによりもたらされる遅延(放出遅延)を、τdschによりモデル化する。ただし、本発明者らが行った研究によれば、このτdschはNQS効果に対する寄与が殆ど認められなかった。したがって、以下、このτdschに関する説明を省略する。

0040

先ず、注入遅延τchrgについて説明する。この遅延τchrgは、印加された電圧V(t)により決定される、チャネルのソース側端部でのキャリア濃度を満足する。したがって、時間発展ti、qn(0,ti)におけるチャネルのソース側端部での通過キャリアの密度は、次に示す式(6)のように記述される。

0041

ここで、過渡的な通過キャリア密度を示すqn(0,t)と、定常状態の下におけるキャリア密度を示すQn(0,t)とを区別する。基本的なアイデアは、時間発展tiで要求される電荷Qn(0,ti)−qn(0,ti-1)の一部分のみが、遅延τchrgによりその前の時間発展ti-1における電荷qn(0,ti-1)に追加されるという点にある。この電荷Qn(0,ti)−qn(0,ti-1)の一部分は、(ti−ti-1)/τchrgで表される。なお、(ti−ti-1)≦τchrgである。

0042

次に、第1の伝導遅延τcndt1について説明する。この第1の伝導遅延τcndt1を用いることにより、チャネル内のキャリアの先頭の位置は、次に示す式(7)のように記述される。

0043

チャネル内のキャリア密度は、チャネル内の位置qn(0,ti)からqn(yf,ti)へ向かって略直線的に減少する。0<yf(ti)<Lでは、チャネル内のトータルの電荷qc(t)は、次に示す式(8)のように記述される。

0044

キャリアの先頭がドレインに達した後、チャネルのドレイン側端部での過渡的なキャリア密度qn(L,ti)は、第2の伝導遅延τcndt2を用いて次に示す式(9)のように記述される。

0045

ここで、Qn(L,t)は、定常状態の下でのチャネルのドレイン側端部でのキャリア密度を示す。この条件の下、qc(t)は次に示す式(10)のように記述される。

0046

第2の伝導遅延τcndt2は、キャリアがソースからドレインへ移動するのに必要な時間(遅延時間)を決定する。

0047

以上説明した本実施形態のNQSシミュレーションモデルは、後の第4実施形態において説明する表面電位ベース(surface-potential-based)のMOSFET用シミュレーションモデルHiSIMに含まれている。そして、このHiSIMを、例えば半導体装置設計用シミュレーション装置(半導体回路設計用シミュレータ)の代表例である、いわゆるSPICEに組み込んでSPICEシミュレーションを実行する。

0048

図3には、本実施形態のNQSシミュレーションモデルと、代表的な2D装置シミュレータであるいわゆるMEDCIとによる、それぞれの変位電流dqc(ti)/dtiのシミュレーション結果をグラフにして示す。これにより、両者の変位電流dqc(ti)/dtiのシミュレーション結果を比較して、本実施形態のNQSシミュレーションモデルを評価する。本実施形態のNQSシミュレーションモデルによれば、20psの立ち上がり時間において、ゲート長Lg=0.5μm,ドレイン電圧Vds=1.0V,およびゲート電圧Vgs=1.5Vの条件の下、注入遅延τchrgが、2Dシミュレーションの結果とともに抽出された。この結果は、ゲート電圧の立ち上がり時間に非常に大きく依存している。なお、第2の伝導遅延τcndt2に関する解析的方程式は、チャネルを介した速度を積分することによって導かれ、その結果は印加された電圧に基づく表面電位の関数となる。また、第1の伝導遅延τcndt1の値は、飽和速度により決定される。このように、本実施形態のNQSシミュレーションモデルによれば、推定された遅延の値により、2Dシミュレーションの結果と良好な一致が得られた。

0049

また、図4には、本実施形態のNQSシミュレーションモデルとMEDICIとによる、それぞれの過渡ドレイン電流I(L,ti)のシミュレーション結果をグラフにして示す。これにより、両者の過渡ドレイン電流I(L,ti)のシミュレーション結果を比較する。この図4に示すグラフによれば、過渡ドレイン電流I(L,ti)においても、本実施形態のNQSシミュレーションモデルとMEDICIとは良好な一致を示している。

0050

さらに、図5には、本実施形態のNQSシミュレーションモデルによる、過渡的なキャリア移動、すなわち過渡的なドレイン電流の配列におけるモデル化された各遅延の働きを示す。注入遅延τchrgは、ソースからチャネルへのキャリア注入が、チャネルが形成されるにつれて減少するという条件を示す。この遅延を考慮しない場合、過渡電流反応はQS近似による過渡電流反応と同様に起きる。また、第1の伝導遅延τcndt1を考慮しない場合、キャリアは、スイッチ・オンの早い段階で拡散的にのみ移動し、チャネルをゆっくりと満たす。この結果、変位電流は減少する。

0051

このように、本実施形態のNQSシミュレーションモデル(NQS−MOSFETモデル)においては、キャリア遅延反応を含む3つの異なる遅延構造の重要性を示すことができた。そして、このNQSシミュレーションモデルは、遅延機能として、チャネルを介したキャリア密度の配列の時間従属性と位置従属性の両方を示している。また、本実施形態のNQSシミュレーションモデルは、スイッチ・オン時のチャネル配列の原因となるキャリア通過の遅延に基づいており、チャネルを介したキャリアの分配時間依存を決定する。そして、注入遅延τchrgと伝導遅延τcndtという2つの異なる遅延構造を検討することにより、このNQSシミュレーションモデルで計算されたキャリア分配は、連続方程式を明確に解くことができる。これにより、本実施形態のNQSシミュレーションモデルは、2Dシミュレーションモデル装置によるシミュレーション結果と同程度の精度の高さでキャリア分配を再現することができる。また、本実施形態のNQSシミュレーションモデルは、一般的な回路シミュレータに容易に組み込むことができる。そして、2Dシミュレーションモデル装置による過渡的なドレイン電流のシミュレーション結果と良好な一致を得ることができた。

0052

また、以上説明した本実施形態のNQSシミュレーションモデルについて本発明者らがさらに研究を重ねた結果、チャネル内での所定の時刻におけるキャリア密度は、遅延モデルの種類に拘らず、次に示す式(11)で記述できることが分かった。それとともに、MOSFET内を流れる所定の時刻における電流は、次に示す式(12)で記述できることが分かった。

0053

0054

すなわち、先ず、式(11)においては、MOSFET(トランジスタ)のソース・ドレイン間において、キャリアの密度を所定の第1の時刻において準静的な定常状態で記述する。それとともに、第1の時刻よりも前の所定の第2の時刻において、キャリアの密度を過渡状態で記述する。そして、これら各キャリア密度の差の少なくとも一部を、第1の時刻と第2の時刻との間におけるキャリアの遅延に応じて、第2の時刻において過渡状態で記述されるキャリアの密度に加える。これにより、第1の時刻におけるキャリアの密度を過渡状態で記述する。

0055

次に、式(12)においては、ソース・ドレイン間を流れる電流を、ソース・ドレイン間を定常的に流れる定常電流と、ソース・ドレイン間において前記準静的な前記キャリアの密度の時間による変化の割合としての変位電流との和として記述する。

0056

そして、式(11)の準静的なキャリアの密度が式(12)の電流を満たすと仮定することにより、式(11)の準静的なキャリアの密度を非準静的なモデルとして記述する。すなわち、式(11)において過渡状態で記述されるキャリア密度をQS状態を仮定して解き、その解を式(12)で開く。これにより、過渡状態で記述されるキャリア密度を、最終的にNQS状態として得る。

0057

より具体的に説明すると、先ず、トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻tiにおける過渡的な密度をq(ti)とする。また、時刻tiより前の所定の時刻ti-1におけるキャリアの過渡的な密度をq(ti-1)とする。また、時刻tiにおいて準静的な状態を仮定した定常状態でのソースおよびドレイン間のキャリアの密度をQ(ti)とする。さらに、キャリアがソースからドレインに達するのに掛かる時間をτとする。そして、q(ti)、q(ti-1)、Q(ti)、およびτが時刻ti-1からti時刻までの時間(ti−ti-1)において前記第1の式(11)を満たすと仮定する。

0058

次に、時刻tiにおいてソースおよびドレイン間に流れる過渡電流をI(ti)とする。また、ソースおよびドレイン間を定常的に流れる伝導電流をIDCとする。さらに、ソースおよびドレイン間を流れる変位電流をdQ(ti)/dtとする。そして、I(ti)、IDC、およびdQ(ti)/dtがti時刻において前記第2の式(12)を満たすと仮定する。

0059

そして、第1の式(11)から求められるQ(ti)を第2の式(12)に代入することにより、Q(ti)を非準静的なモデルとして記述する。

0060

このような本実施形態のNQSシミュレーションモデルにおいては、トランジスタのソースとドレインとの間のキャリア密度および電流を、定常状態、過渡的状態、静的状態、あるいは準静的状態などの別に拘らず汎用的に記述できる。それとともに、ソースとドレインとの間の遅延のメカニズムによる区別も必要ない。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

0061

図2(a)に、本実施形態のNQSシミュレーションモデルによる極限状態のシミュレーション結果をグラフにして示す。併せて、図2(b)に、MEDICIによる極限状態の数値シミュレーション結果をグラフにして示す。これら図2(a)および(b)から明らかなように、本実施形態のNQSシミュレーションモデルによれば、極限状態においてもMEDICIと略同じ高い精度のシミュレーション結果を得ることができる。一般に、数値シミュレーションは、精度は高いが計算時間が膨大であり、実用には向いていない。これに対して、本実施形態のNQSシミュレーションモデルによれば、前述したように、数値シミュレーションと同等の精度を実用上許容できる時間内で得ることができる。

0062

以上説明したように、この第1実施形態によれば、定常状態のみならず過渡状態も含めたMOSFETのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。これにより、高速作動するMOSFET(半導体装置)の動作を、実用上許容できる時間内で、かつ、高い精度で予測または再現し得る。

0063

(第2の実施の形態)
次に、本発明に係る第2実施形態を図7図10を参照しつつ説明する。図7は、高速のスイッチ−オン時の過渡状態および準静的近似のそれぞれのラテラル方向のキャリアの速度をグラフにして示す図である。図8は、デザインルールが0.5μmのMOSFETのソース側における過渡状態および準静的近似のそれぞれのキャリア濃度をグラフにして示す図である。図9は、異なる複数の立ち上がり時間に対するキャリアの注入遅延ならびに異なる複数の立ち上がり時間における過渡状態および準静的近似のそれぞれのキャリアの速度分布をグラフにして示す図である。図10は、本実施形態に係るシミュレーションモデルにおいてキャリアの注入遅延の効果を含める場合と含めない場合とをそれぞれグラフにして示す図である。

0064

本実施形態においては、第1実施形態において説明した3つの遅延構造τchrg、τcndt(τcndt1,τcndt2)、およびτdschのうち、τchrgの見積もり方法およびシミュレーション結果に対するτcndtの重要度について説明する。

0065

先ず、過渡キャリア応答に基づく回路シミュレーションに関する自己矛盾のない非準静的MOSFETモデル(NQS−MOSFETModel)について説明する。

0066

本発明者らは、装置シミュレーションに関するNQS−MOSFETモデルの基本概念を開発した。このモデルは、キャリア応答の遅延に基づくとともに、チャネルに沿ったキャリア密度の時間および位置依存性が取り込まれている。すなわち、NQS効果の根本である、キャリアの走行による遅延を考慮している。そして、本発明者らは、このモデルの結果と2次元装置シミュレーション(2Dデバイスシミュレーション)の結果とを比較しつつ連続方程式を明確に解くことにより、キャリア応答遅延が伝導遅延(conductive delay)およびチャージング遅延(charging delay)から成り立つことを発見した。また、本発明者らが行った研究によれば、この開発されたモデルは、ドレイン電流の過渡的な挙動の検証に適用されて成功した。以下、本発明者らが提案する、自己矛盾のない方法によりキャリアのチャネル通過時間を高い精度で取り込んだ、装置シミュレーションのための新しいNQSモデルについて詳しく説明する。

0067

先ず、本実施形態のNQSシミュレーションモデルの説明に先立って、本実施形態のNQSシミュレーションモデルに用いる過渡電流に関する基本方程式について説明する。第1実施形態において説明したように、NQSシミュレーションモデルにNQS効果を含めるために、電流連続方程式(1)を電流密度方程式(2)と合わせて解く。そして、これら電流連続方程式(1)および電流密度方程式(2)式から、緩やかなチャネル近似の下でのドレイン電流およびソース電流に関する閉じた形式の解が導かれる。先ず、電流連続方程式(1)を、ソース領域とチャネル領域との境界(y=0)からチャネル領域に沿った所定の位置(y=y)まで積分する。そして、積分した値を電流密度方程式(2)に代入することにより、前記式(3)を導く。さらに、この式(3)を、ソース領域とチャネル領域との境界(y=0)からチャネル領域とドレイン領域との境界(y=L)まで積分することにより、前記式(4a)および式(4b)を得る。

0068

これら式(4a)および式(4b)において、Lはチャネル領域の長さである。また、ψs0およびψsLは、それぞれチャネル領域のソース領域側端部およびドレイン領域側端部の表面電位である。式(4b)は、過渡電流が、伝導電流(右辺の第1項)および変位電流(右辺の第2項)から構成されることを示す。そして、伝導電流は、定常状態の下で説明される。

0069

図示しない回路シミュレータは、準静的近似(Quasi-Static approximation:QS−approx.)の下で式(4b)を解き、次に示す式(13)を導く。

0070

この式(13)において、q∂n(y,t)/∂V(G, S, D)が、ゲート、ソース、およびドレインのそれぞれの容量を決定する。

0071

本発明者らは、n(y,t)、すなわちチャネル領域の長手方向に沿った位置yおよび時間tにおける電子密度に関する解析的説明を開発することを目的として研究を行った。このn(y,t)に関する解析的説明は、電流連続方程式(1)を満足するものである。また、n(y,t)モデルの妥当性は、次に示す計算された過渡ドレイン電流式(14)と、2次元装置シミュレーション(2Dデバイスシミュレーション)の結果とを比較することにより検証される。

0072

次に、本実施形態に係る新しいn(y,t)モデルについて説明する。新しいn(y,t)モデルを開発することにより、通常三角関数系列で実行される電荷密度qn(y,t)=qn(y,t)の閉じた形式の解を導くことを低減できる。しかしながら、これは非常に膨大な計算時間を必要とし、その系列の係数を独立に決定することも困難である。

0073

図13に、本発明者らが行った、2Dデバイスシミュレーションにより計算したキャリア密度分布qn(y,t)と、QS近似を用いた装置シミュレーションにより計算したキャリア密度分布qn(y,t)とを比較した結果を、グラフにて示す。図13中実線で示すグラフが2Dデバイスシミュレーションによる計算結果であり、図13中破線で示すグラフがQS近似を用いた装置シミュレーションによる計算結果である。これら各シミュレーションにおいては、ドレイン電圧(Vds)を1Vに固定し、かつ、ゲート電圧(Vgs)を立ち上がり時間20psでスイッチ・オンにした。2Dデバイスシミュレーションの結果は厳密解であり、近似はしていない。2Dシミュレーションの結果によれば、15psまで、キャリアはチャネル領域をドレイン領域に達するまで完全に満たしていない。これに対して、QS近似を用いた装置シミュレーションでは自然なキャリア応答を示し、5ps後でさえ自然に、かつ、完全にチャネル領域を満たす結果となった。

0074

次に、ゲート電圧(Vgs)の変化に即座に応答する電位を近似する。この近似の妥当性を、2つの異なるスイッチ・オン速度に対して2Dデバイスシミュレータ(MEDICI)によりシミュレートされたそれぞれの電位応答を比較することにより、図14に示す。図14中実線で示すグラフが、スイッチング・スピードτR=20psの場合の結果であり、図14中破線で示すグラフが、スイッチング・スピードτR=40psの場合の結果である。図14に示されている各グラフから明らかなように、2つの異なる速度に対する各時間ステップにおける電位分布が略等しいことから、この近似の妥当性が証明されている。図2に示されている各グラフにおいて、チャネル領域の中央部に観測される僅かな差異は、異なるキャリア応答に起因するものである。

0075

ここで、過渡キャリア密度を表すqnと、定常状態におけるキャリア密度を表すQnとを区別する。qnのモデリングは、次に述べる2つの条件に対して別々に実行される。一方は、図15(a)に示すように、キャリアの流れの先頭が、時間ステップtiにおいてドレイン領域に到達していない(qn(L,ti)=0)場合である。他方は、図15(b)に示すように、キャリアの流れの先頭が、時間ステップtiにおいてドレイン領域に到達している(qn(L,ti)>0)場合である。これら2つの条件において、チャネル領域のソース領域側での定常状態におけるチャネル電荷密度Qn(0,ti)と、チャネル領域のドレイン領域側での定常状態におけるチャネル電荷密度であるQn(L,ti)とを、それぞれ区別する。また、チャネル領域のソース領域側における過渡キャリア密度qn(0,ti)が、チャネル領域のソース領域側における定常状態でのキャリア密度Qn(0,ti)に等しいとする近似を導入する。これは、チャネル領域のソース領域側において応答遅延がないことを意味する。以下、前述した2つの条件について個別に説明する。

0076

先ず、qn(L,ti)=0である場合について説明する。

0077

この場合、チャネル中のキャリア密度qn(y,ti)は、チャネル領域に沿ってQn(0,ti)からゼロに略直線的に減少すると近似される。ソース領域からドレイン領域に向って移動する、キャリア密度がゼロに等しくなる位置yf(ti)は、次に示す式(15)のようにモデル化される。

0078

この式(15)において、τ(ti)は、時間ステップtiにおいてソース領域からドレイン領域に向って移動するために必要とされる、キャリアの通過遅延を表す。これにより、y=0とyf(ti)との間のキャリア密度は、次に示す式(16)のように記述される。

0079

ここで、チャネル領域のソース領域側端部からチャネル領域のドレイン領域側端部にかけての電位分布が、ψs0(ti)からψsL(ti)へと線形的に変化すると近似すると、yf(ti)における電位ψ(ti)は、次に示す式(17)のように表される。

0080

この式(17)により求められたψ(ti)を用いることにより、前記式(14)は、Qn(0,ti)を用いて次に示す式(18)のように解析的に解くことができる。

0081

次に、qn(L,ti)>0である場合について説明する。

0082

この場合には、チャネル領域中のピンチオフ領域を含む直線条件および飽和条件の両者を考慮する必要がある。ピンチ・オフ位置yp(ti)における時間ステップti-1からtiまでのキャリア密度の変化は、通過遅延を考慮して次に示す式(19)のように表される。

0083

そして、最終的なキャリア密度は、次に示す式(20a)および式(20b)のように、位置に依存する、異なる2式で表される。

0084

0085

これら式(20a)および式(20b)を用いることにより、前記式(14)は、次に示す式(21)のように解析的に記述される。

0086

この式(21)において、ψsp(ti)は、ピンチ・オフ位置yp(ti)における表面電位である。

0087

次に、キャリア通過時間を考慮したNQSシミュレーションモデルについて説明する。

0088

本発明者らは、NQS効果により生じるチャネル領域中の電荷欠損を考えるために、キャリア通過時間に基づいくNQSシミュレーションモデルを開発した。先ず、図16に示すように、ソース領域からドレイン領域へのキャリアの通過時間により引き起こされる伝導遅延τcndtに関する説明を発展させた。この伝導遅延τcndtは、次に示す式(22)のように、チャネル領域中の平均化されたキャリア速度から計算され、表面電位の関数として表される。

0089

この式(22)において、v(y)、ID、COX、k、T、NA、およびLDは、それぞれキャリア速度、ドレイン電流、酸化膜容量ボルツマン定数絶対温度アクセプタ濃度、およびデバイ長を表す。図17に、この式(22)により計算された伝導遅延τcndtを一点鎖線のグラフで示す。計算されたτ=τcndtを使用して、キャリア密度qn(y,t)が計算される。この際、qn(y,t)の計算には、前述したQn(0,t)、Qn(L,t)、ψs0(t)、ψsL(t)、およびψsp(t)が必要となる。第1実施形態において前述した表面電位の説明に基づくNQSシミュレーションモデルHiSIMにより、それらの数値を得る。これにより、キャリア通過時間を考慮したNQSモデルの説明における整合性は、表面電位を通して保持される。この結果を、図18中に破線のグラフで示す。図6から明らかなように、スイッチ・オンの始めの段階における計算されたキャリア分布は、2Dシミュレーション結果を再現できない。15ps後でさえ、キャリアはドレインに到達しない。これは、計算されたτcndtが、2Dシミュレーション結果と比較して小さすぎることによる。計算されたτcndtは、理論から導かれる。その理論では、キャリアは、ドリフト−拡散に基づいた輸送原理から慣性を得る。

0090

キャリアがソースからチャネルへ注入されることにより、チャネル内のキャリアをドレインまで押し出す付加的な力が含まれなければならない。図19は、チャネルに沿った電界分布の2Dシミュレーション結果を示す。チャネル方向の電界は、チャネルのソース側端部において最大になり、キャリアにチャネルに入り込むための慣性を与える。キャリア空乏領域ldを横切る通過時間は、次に示す式(23)のように概略計算される。

0091

この式(23)において、μはキャリアの移動度である。

0092

図20には、2DシミュレータMEDICIから推定される通過遅延τが実線のグラフで示されている。図20によれば、図19に示されたチャネルのソース側端部における電界分布が印加電圧に殆ど依存しないことにより、時間に殆ど依存しない通過遅延τの特性が観測される。この慣性を、第1実施形態において前述したようにチャージング遅延(注入遅延)τchrgとするとともに、略一定であると近似する。また、式(23)において求めた値τが、ソース/チャネル接合条件に依存することにより、τchrgの値は、t=5psおよび10psのキャリア分布の2Dシミュレーション結果にフィッティングさせて約13psと求められる。最終的な通過遅延τは、第1実施形態において述べた通過遅延τの2つの成分τcndtおよびτchrgを統合することにより、次に示す式(24)のように表される。

0093

図17には、計算されたτchrgおよびτがプロットされている。計算されたτを使用することにより、キャリア密度分布が計算される。その結果が、図18に破線で示されている。図18から明らかなように、本実施形態のNQSシミュレーションモデルによれば、2Dシミュレーション結果と略同様のキャリア分布を得ることができた。

0094

図21に、本実施形態のNQSシミュレーションモデルの妥当性を検証するために、チャネルのドレイン側端部、qn(L,t)におけるキャリア密度の計算結果を示す。モデル化されたqn(L,t)は、Qn(L,t)との比較により明らかな応答遅延を示す。Vgsが定常状態に到達した後でさえ、qn(L,t)は、予想したように最終値にスムースに収束する。ドレイン電流は、計算されたqn(L,t)を用いて式(18)、式(20a)、および式(20b)により計算される。その計算結果を図22に示す。比較のために、QS近似の下での計算されたドレイン電流およびシミュレーション結果を、図22に併せて示す。図22によれば、本実施形態のNQSシミュレーションモデルは、2D数値シミュレーション結果を非常によく再現することが分かる。また、本実施形態のNQSシミュレーションモデルの初期立ち上がりの応答は、容量を除外して計算していることに起因する。2Dシミュレーション結果の負のIdsもまた、ドレインからのチャージング容量によるものである。ただし、ドレインからのチャージング容量は、今回の計算では除外されている。

0095

このように、本実施形態のNQSシミュレーションモデルによれば、自己矛盾のない方法でキャリア応答の遅延を含むNQS−MOSFETモデルを開発することができた。そして、本実施形態のNQSシミュレーションモデルは、キャリアの通過遅延τの関数としてチャネル方向のキャリアの時間および位置依存性の両者を説明する。この通過遅延τは、伝導遅延τcndtおよびチャージング遅延τchrgを統合するキャリア通過時間によりモデル化される。そして、チャネル方向の計算されたキャリア密度分布は、2Dシミュレーション結果を非常によく再現する。それとともに、開発したキャリア分布を用いて計算した電流は、2Dシミュレーションの成果を再現することが確認された。

0096

次に、非常に早いスイッチング下での、MOSFETにおける過渡的なキャリア輸送に関する遅延メカニズムについて説明する。

0097

本発明者らは、ゲート入力が高速で時間変化する条件下での、MOSFETチャネル中のキャリアの輸送を支配する遅延メカニズムについて研究した。この研究によれば、キャリアは、チャネルに入るために大きな力を受けることが見つけられた。これが、チャネルのソース側において誘起されたキャリア濃度の時間微分に依存する新しいタイプのキャリア遅延メカニズムを構成することが分かった。そして、回路シミュレーションモデルに新しい遅延メカニズムを導入することは、RF動作におけるMOSFETドレイン電流を正確に予測するために必要であることが分かった。以下、詳しく説明する。

0098

先ず、高速MOSFETスイッチングにおけるキャリア遅延成分について説明する。

0099

RF領域で動作する回路にMOSFETを集積化することの近年の発展に伴い、チャネル中のキャリアの輸送を説明する遅延メカニズムが、第1の課題になってきた。一般に、チャネル−キャリア輸送は、チャネル中のある区間をキャリアが移動する時間により記述される。遅延時間(τy2,y1)は、次に示す式(25)により計算される。

0100

ここで、vは、区間y1とy2中でのキャリア速度である。式(25)は、MOSFETに関して図11に模式的に示されている。ここで、積分は、ソース(y1=0)からドレイン(y2=Leff)で行われる。準静的(QS)な解析では、遅延(τLeff,0)は、単にキャリアの定常伝導に起因する。以下において、これは伝導遅延(τcndt)と呼ばれる。ゲート電圧(Vg)が増加するに伴い、図12に示したようにドリフトが増加することの寄与により、τcndtは減少する。しかし、非常に高速に時間変化する入力を印加する場合、キャリアは、準静的な状態と比較して異なる振舞をすることがよく知られている。これは、第1実施形態で用いた図6に示されるように、高速スイッチ−オンに関する2DデバイスシミュレータMEDICIを使用したシミュレーションにおいても証明されている。ケーサイスチック近似において、キャリアは、いったんバイアス電圧が印加されると瞬時に平衡に達すると仮定される。この場合、計算されたτcndtは、高速に時間変化するバイアス電圧においてチャネル中のキャリアの生成を、当然ながら、正確に表わすものではない。それゆえ、伝導によりキャリアが移動するという従来の遅延メカニズムを単に適用することは、そのような高周波数の動作において、キャリアの応答をモデル化するためには不十分であることを証明している。第1実施形態で用いた図1に示されるように、追加の遅延メカニズムが、キャリアの挙動を十分に説明するために必要である。キャリアがチャネルに入ることおよびチャネルから出ることをそれぞれ支配する注入遅延(injecting delay)τchrgおよび放出遅延(ejecting delay)τdschが、特に重要であると考えられる。ここでは、チャネルに入るために過剰な力を受けるキャリアの注入遅延の解析に注目する。特に、回路シミュレーションに関する過渡遅延のモデリングを構築するために必要なキャリアの輸送を、この遅延メカニズムが、どのように左右するかを明確にする。

0101

先ず、2Dシミュレーションによる解析および回路シミュレーションに関する過渡遅延モデルについて説明する。

0102

図7において、高速スイッチ−オンの間のラテラル(横方向の)キャリア速度特性に着目すると、初期のコブがソース領域近くに観察される。極めて短い立ち上がり時間(tr)が、重要な効果を実証する目的のために使用される。キャリアがチャネルに注入されるにつれ、速度が増加することにより明らかにされたように、キャリアは追加モーメントを含む。追加モーメント、即ち増加した速度、の効果は、略Leff/2まで到達する。ドレイン側においては、ケーサイスタチック近似により予測される速度が支配する。追加モーメントは、連続方程式を満足させるために必要なキャリア分布を保存するために要求される立ち上げ力(arising force)により誘起される。本発明者らは、過渡的なケースにおいてチャネルのソース側で準静的近似のキャリア濃度に到達するためのチャージング遅延と呼ぶ遅延時間τchrgにより、電荷注入に起因する遅延をモデル化した。

0103

図8は、0.5μmnMOSFET、および一例として20psの立ち上がり時間に関するキャリア濃度の結果を示す。図8の挿入図のように、τchrgは、過渡シミュレーションにおけるキャリア密度が、QSシミュレーションにより予測されるキャリア密度の値に到達するまでに要する時間遅延になるとする。

0104

図9aは、異なるtrに対して求められたτchrgをまとめたものである。τchrgは、スイッチ−オンが早くなにつれ減少することが認められる。これは、キャリアはチャネルに入る時に、より大きな追加モーメントをもつ傾向があり、ゲート−ソース電圧(Vgs)の高速変化の下で、連続方程式を満足させるために要求されるキャリア密度に到達するために、早く注入されることを意味する。Vgsがさらに増加しVgs,maxになると、追加モーメントは緩和し、チャネル中の速度分布は、定常状態に緩和する。図9(b)〜(d)は、ソース領域近くの速度分布における対応するコブが、スイッチ−オン時間の減少とともに増加することを示し、注入されたキャリアが上記のように振舞うことを証明している。

0105

MOSFETに関する表面電位に基づいた回路シミュレーションモデルであるHiSIMに過渡遅延モデルを実行した場合、ドレイン電流の計算におけるτchrgの影響を、図8は示す。τchrgは、ソースにおけるキャリア濃度を支配する遅延として含まれており、チャネル中の通過キャリア遅延は、式(25)にしたがってτcndtにより決定される。両方の遅延の寄与が、ドレインにおけるキャリア濃度の遅延を引き起こす。τcndtは、さらに、チャネル中のキャリアの不足を防止する。図8における他の重要な観察は、τchrgが、特に短いtrに関する全体のキャリアの輸送に影響することである。20psのtrは、既に早すぎるので、Vgs,maxが20psに達した後でさえ、追加のチャージングモーメントがまだ緩和されない。これが、Vgs,maxにおいてスムースな電流移動をもたらす。対応する速度分布が、図7cに与えられている。

0106

このように、ここで述べた回路シミュレーションに関する遅延モデルは、前記電流連続方程式(1)により実施されたように、正確な移動特性を再現する。

0107

以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、τchrgのより適正な見積もり方法を得ることができた。さらに、シミュレーション結果に対するτcndtの重要度が確認された。

0108

(第3の実施の形態)
次に、本発明に係る第3実施形態を図23図30を参照しつつ説明する。図23は、本実施形態に係る遅延モデルとしての通過遅延、注入遅延、および2種類の伝導遅延のそれぞれと電圧との関係をグラフにして示す図である。図24は、本実施形態に係る各キャリア走行時間の計算結果をそれぞれグラフにして示す図である。図25は、本実施形態に係るシミュレーションモデルによる各過渡キャリア密度の計算結果をそれぞれグラフにして示す図である。図26は、本実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーションによる伝導電流の計算結果をそれぞれグラフにして示す図である。図27は、本実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。図28は、本実施形態に係るシミュレーションモデルによる変位電流の注入遅延に対する依存性および2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。図29は、本実施形態に係るシミュレーションモデルによる伝導遅延のその最小値に対する特性をそれぞれグラフにして示す図である。図30は、本実施形態に係るシミュレーションモデルによる変位電流の伝導遅延に対する依存性および2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。

0109

本実施形態においては、第1および第2の各実施形態で説明したNQSシミュレーションモデルについて、本発明者らが行ったより具体的かつ詳細な研究および考察について説明する。以下、詳しく説明する。

0110

先ず、注入遅延τchrgについて説明する。このτchrgには、キャリアがソースからチャネルに注入されることによって、キャリアがチャネルからドレインに向かって押し出される付加的な力が含まれなければならない。第2実施形態において用いた図19に、2次元シミュレーションによるチャネルに沿った電界分布を示す。チャネルのソース側端部での最大電界がチャネルにキャリアを流入させる力を与えている。空乏領域ldを横切る走行時間は、前記式(23)で概略説明できる。ここで、ゲート長0.5μm、Vds=1.0Vの場合について、2次元シミュレータMEDICIによる解析からモデル化されたτchrgを、次に示す式(26)のように表す。

0111

この式(26)において、τchrgはチャネルのソース側端部での過渡的なキャリア密度を決定する。このため、チャネルのソース側端部での過渡的なキャリア密度は、前記式(6)のように表される。

0112

次に、第1の伝導遅延τcndt1について説明する。このτcndt1は、前述したように、チャネルのソース側端部とドレイン側端部がキャリアで満たされておらず、チャネルが形成されていない場合に、キャリアの先端位置yfがソースからドレインに到達するまでに要する時間を表す。本発明者らが行った研究によれば、キャリアの先端位置yfの移動速度は、時間に依らず略一定であることが分かった。それゆえキャリアの先端位置yfは、前記式(7)のように表される。

0113

次に、第2の伝導遅延τcndt2について説明する。このτcndt2は、前述したように、チャネルのソース側端部とドレイン側端部がキャリアで満たされており、チャネルが形成されている場合の伝導遅延を表す。この第2の伝導遅延τcndt2は、チャネル内のキャリアの平均速度から計算され、表面電位の関数である。この第2の伝導遅延τcndt2は、前記式(22)において、τcndtをτcndt2に置き換えた式で表すことができる。τcndt2は、ソースから出たキャリアがドレインに到達するまでに要する時間を表しており、ドレインの過渡キャリア密度に直接影響を与える。このため、ドレインの過渡キャリア密度を表す式は、前記式(19)のτ(ti)をτcndt2に置き換えた式で表すことができる。

0114

実際のキャリア密度の計算では、キャリアの先端がドレインに到達する前後でτcndt1からτcndt2に切り替わる。そこで、計算上滑らかな変化となるように、τcndt1とτcndt2とを次に示す式(27)の関係で結合したτcndtで表すことにする。

0115

したがって、前記式(22)および前記式(19)のτ(ti)およびτcndt2(ti)を、ともにτcndt1(ti)で置き換えて過渡キャリア密度を計算する。また、この式(27)と前記式(24)とを組み合わせることにより、本実施形態のNQSシミュレーションモデルで用いるキャリアの3種類の遅延モデルは、次に示す式(28)のように表すことができる。

0116

このような本実施形態のNQSシミュレーションモデルで用いるキャリアの3種類の遅延モデルの関係を、図23にグラフで示す。

0117

次に、本実施形態のNQSシミュレーションモデルを用いた、伝導電流による過渡キャリア密度分布モデルの妥当性の検証について説明する。

0118

前記式(4a)の変位電流を無視し、かつ、前記式(14)の伝導電流を過渡キャリア密度分布モデルで記述する。すると、MOSFET内のキャリアの先端の状態に応じて、次に示す式(29)および式(30)を得ることができる。

0119

0120

式(29)は、キャリア先端がドレインに到達していない状態に適用される。また、式(30)は、キャリア先端がドレインに到達している状態に適用される。なお、今回の検証における計算においては、定常状態のキャリア密度Qn(0,ti)およびQn(L,ti)や、表面ポテンシャルψs0(ti)、ψsL(ti)、およびψsp(ti)は、HiSIMの時刻tiでの定常状態の計算結果を使うことを前提とする。

0121

先ず、キャリア先端がドレインに到達していない状態、すなわち、qn(L,ti)=0の場合について説明する。この場合、前記式(14)積分は、第2実施形態において用いた図15(a)の縦軸をキャリア密度、横軸ポテンシャルとする三角形面積に相当する。これは、前記式(29)で表される。前記式(29)において、ψ(ti)は前記式(17)により計算される。

0122

次に、キャリア先端がドレインに到達している状態、すなわち、qn(L,ti)>0の場合について説明する。この場合、前記式(14)積分は、第2実施形態において用いた図15(b)の縦軸をキャリア密度、横軸をポテンシャルとして、左側の台形の面積と右側の三角形の面積の和に相当する。これは、前記式(30)で表される。

0123

本検証において、Charging遅延τchrgは、前記式(26)により計算された。また、第1のConductive遅延τcndt1は、本発明者らが行った研究によれば、キャリア先端yfがt=2.5psに移動を開始し、t=13.5psにドレインに到達していることが分かった。これにより、本検証では、τcndt1=(13.5−2.5)ps=11.0psで略一定とした。また、第2のConductive遅延τcndt2は、前記式(22)においてτcndtをτcndt2に置き換えた場合に従って計算した。

0124

図24に、以上説明したキャリア走行遅延の計算結果を示す。また、図24に示すキャリア走行時間を用いるとともに、前記各式(6)、(7)、および(19)により、過渡ソースキャリア密度qn(0,t)、キャリア先端位置yf(t)、および過渡ドレインキャリア密度qn(L,t)をそれぞれ計算した。この結果を図25に示す。比較のために、定常状態のソースキャリア密度Qn(0,t)と定常状態のドレインキャリア密度Qn(L,t)も、併せて図25にプロットした。キャリア先端位置yfは期待通り直線的に増加し、13ps近辺でドレインに到達している。また、qn(L,t)の値は、約13psまでは0であるが、これ以降は増加しており、チャネルが形成されていない状態を良く表している。Qn(L,t)との比較において、モデル化したqn(0,t)およびqn(L,t)は明確な応答遅延を示している。ゲート電圧Vgsが定常状態に達した後でさえ、qn(0,t)およびqn(L,t)は期待される最終値に向かって滑らかに収敏している。

0125

また、図26には、前記2つの式(29)および式(30)によって計算された伝導電流を示す。なお、図26には、比較のために、2次元シミュレーションによるソース電流、ドレイン電流、および伝導電流も併せて示した。35psの定常状態に近い時点で電流値が異なるのは、2次元デバイスシミュレータのチューニングが完全でないためである。本実施形態のNQSシミュレーションモデルは、2次元シミュレーションによる伝導電流Idoに対してキャリア遅延を考慮した分、電流に遅れが生じていることが分かる。ただし、全体の傾向としては、本実施形態のNQSシミュレーションモデルは2次元シミュレーションを良く再現していることが分かる。図25に示すQn(0,ti)とqn(0,ti)との違いは、Charging遅延τchrgの影響を表している。その効果は、図26中の太い一点鎖線で示したτchrg無しと太い実線で示したτchrg有りとの違いで表されている。図25から明らかなように、ゲート電圧が大きくなるにつれてqn(0,ti)に対するτchrgの効果は大きくなる。この効果は、図26において、13ps以降に伝導電流の遅延が大きくなることに現れている。

0126

次に、本実施形態のNQSシミュレーションモデルを用いた、変位電流による過渡キャリア密度分布モデルの妥当性の検証について説明する。

0127

前記式(4b)を、変位電流のみについて記述する。すると、次に示す式(31)を得ることができる。

0128

この式(31)において、qc(t)は、時刻tにおけるMOSFET内のキャリア電荷量を表す。この式(31)のqc(t)を過渡キャリア密度分布モデルで計算することは、図15(a)および図15(b)の縦軸をキャリア密度、横軸をチャネル方向の距離として、三角形または台形の面積を求めることに相当する。時刻tiでのqc(ti)を過渡キャリア密度分布モデルで記述すると、MOSFET内のキャリア先端の状態に応じて、次に示す2つの式(32)および式(33)を得る。

0129

0130

式(32)は、キャリア先端がドレインに到達していない状態に適用される。また、式(33)は、キャリア先端がドレインに到達している状態に適用される。

0131

先ず、キャリア先端がドレインに到達していない状態、すなわち、qn(L,ti)=0の場合について説明する。この場合、qc(ti)は、第2実施形態において用いた図15(a)の幅をキャリア密度qn(0,ti)、高さをキャリア先端yf(ti)とする三角形の面積に相当する。これは、前記式(32)で表される。

0132

次に、キャリア先端がドレインに到達している状態、すなわち、qn(L,ti)>0の場合について説明する。この場合、qc(ti)は、第2実施形態において用いた図15(a)の下辺をキャリア密度qn(0,ti)、上辺をキャリア密度qn(L,ti)、高さをピンチ・オフ距離yp(ti)とする左側の台形の面積と、下辺をキャリア密度qn(L,ti)、高さを(L−yp(ti))とする右側の三角形の面積の和に相当する。これは、前記式(33)で表される。

0133

なお、今回の検証において、前記式(31)の最終式を次に示す式(34)のように計算した。

0134

この式(34)において、ti-1はtiよりも前の時刻を表す。

0135

図27に、ドレイン電圧Vds=1.0V(一定)として、ゲート電圧Vgsを0Vから1.5Vまで20psかけて印加した場合の変位電流の計算結果を示す。Charging遅延τchrgおよびConductive遅延τcndt1,τcndt2は、図24に示される条件とする。図27には、比較のために、2次元シミュレータによる計算結果も併せてプロットした。ゲート電圧印加開始後約3psの間で、本実施形態のNQSシミュレーションモデルと2次元シミュレーションとで電流値とが違うのは、HiSIMのモデルパラメータと2次元シミュレータでオーバーラップ容量が異なるためである。

0136

13psまでは、キャリア先端がドレインに到達していない状態では、ともに直線的に変位電流が増加している。ただし、本実施形態のNQSシミュレーションモデルの傾斜が、2次元シミュレータの傾斜に比べて若干緩い。キャリア先端がドレインに到達した13ps以降、ゲート電圧の増加が終了するまでの20psでは、本実施形態のNQSシミュレーションモデルの電流値が2次元シミュレーションの電流値より小さい値となっている。これは、本発明者らが行った研究によれば、14ps以降の電子密度分布が2次元シミュレーションでは上に丸みを帯びてくるのに対して、本実施形態のNQSシミュレーションモデルでは直線で近似していることによる。これにより、本実施形態のNQSシミュレーションモデルでは、2次元シミュレーションよりも電荷変化量が小さく計算される。ゲート電圧が一定となる20ps以降では、本実施形態のNQSシミュレーションモデルは2次元シミュレーションと非常に良く一致している。すなわち、本実施形態のNQSシミュレーションモデルにおけるConductive遅延τcndt1,τcndt2の導入の妥当性が裏付けられている。

0137

図28には、変位電流へのCharging遅延τchrgの影響の結果を、2次元シミュレーションの結果とともに示した。τchrgの値を変えるため、τchrgの値を変えるパラメータmをτchrgのモデル式(26)に追加した。これは、次に示す式(35)のように表すことができる。

0138

この式(35)において、mの値として、1/3,1,2としたが、これはゲート電圧Vgs=1.5Vでτchrgの値がそれぞれ約0.9ps,2.6ps,5.2psに対応している。τchrgが小さいと、ゲート電圧Vgsに対応して瞬時にチャネルヘのキャリア注入が行われるので、ゲート電圧Vgsが上昇している間は大きな変位電流が流れている。ゲート電圧Vgsの上昇が止まると、チャネル内のキャリア注入はそれ以上増加することはなく、ドレインからのキャリア流出が効いてくるので、変位電流は急激に小さくなる。他方、τchrgが大きい場合は、ゲート電圧Vgsの上昇中はゲート電圧Vgsの上昇より遅れてキャリアが注入されるため変位電流は小さくなる。ところが、ゲート電圧Vgsの上昇が止まっても、まだチャネルにキャリアが注入され続けるため、変位電流の減少は緩やかになることが分かる。

0139

次に、本発明者らは、変位電流へのConductive遅延τcndt2の影響を調べた。この際、ドレイン電圧Vds=1.0Vに対する前記式(22)を、次に示す式(36)で近似した。

0140

この式(36)において、ゲート電圧Vgs=1.5Vでのτcndt2の最小値τminを変化させることができるようにした。本実施形態においては、τminの値として、前記式(22)で得られる本来の4.5psの他に、2ps、10psの値も用いた。図29に、今回用いたτminの値に対するτcndt2の変化をグラフで示す。

0141

図30には、τminをパラメータとした場合の変位電流を示す。τcndt2は、チャネルが形成された後のドレインのキャリア密度の応答を決める役割を有する。このため、意図したようにチャネル形成前の13ps以前では、τcndt2の変化による変位電流への影響は見られない。τminが大きい、すなわちτcndt2が大きいということは、前記式(19)から分かるように、チャネルのドレイン側端部のキャリア密度の増加が小さいことを意味している。このことは、ゲート電圧Vgsが上昇中であればチャネル内への電荷量の流入によるチャネルのドレイン側端部でのキャリア密度の増加と、キャリアがチャネル外に流出することによるチャネルのドレイン側端部でのキャリア密度の減少が略等しいことを意味している。この結果、チャネル内のキャリア全体の電荷量の変化は小さくなる。したがって、図30中、13psから20psの間の破線のグラフで見られるように、τmin=10psの場合は、他の場合に比べて変位電流が小さくなっている。

0142

他方、ゲート電圧Vgsに変化が殆ど無く、略一定になると、チャネル内への電荷量の流入は一定となり、ドレインからのキャリアの流出のみが全体のキャリアの変化量となって現れる。この場合、τcndt2が大きい、すなわちチャネルのドレイン側端部のキャリア密度の変化を小さく抑えるということは、キャリアの流出が抑制されている、あるいはチャネル内にキャリアが長く留まっていることを意味している。図30中、20ps以降の破線のグラフで見られるように、τmin=10psの場合のグラフが略一定値になるのに時間が掛かるのはこのためである。

0143

以上説明したように、この第3実施形態によれば、前述した第1および第2の各実施形態と同様の効果を得ることができる。また、図23および式(28)で示されるように、本実施形態のNQSシミュレーションモデルで用いるCharging遅延τchrgおよびConductive遅延τcndt1,τcndt2は、それらの妥当性が十分に確認された。そして、本実施形態のNQSシミュレーションモデルを用いた伝導電流による過渡キャリア密度分布モデル、および変位電流による過渡キャリア密度分布モデルの、それぞれの妥当性が十分に検証された。

0144

(第4の実施の形態)
次に、本発明に係る第4実施形態を図31〜37を参照しつつ説明する。図31は、本実施形態に係る半導体装置設計用シミュレーションモデルを組み込んだ半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を模式的に示すブロ
ック図である。図32は、本実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オン入力電圧を示す図である。図33は、本実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の注入遅延に対する依存性および2次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図34は、本実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の伝導遅延に対する依存性および2次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図35は、本実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オフ入力電圧を示す図である。図36は、本実施形態に係る半導体装置設計用シミュレーション装置および2次元デバイスシミュレーションによるターン・オフ・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図37は、本実施形態に係る半導体装置設計用シミュレーション装置および2次元デバイスシミュレーションによるターン・オフにおける変位電流の計算結果をそれぞれグラフにして示す図である。

0145

本実施形態においては、第1〜第3の各実施形態において説明したNQSシミュレーションモデルを用いた半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法について説明する。以下、詳しく説明する。

0146

先ず、前述したNQSシミュレーションモデルであるHiSIMを、代表的な回路シミュレータであるSPICE3に組み込んだ場合について説明する。また、SPICE3に対するNQSシミュレーションモデルHiSIMの入出力情報について説明する。図31に、本発明者らが開発したNQSシミュレーションモデルHiSIMと回路シミュレータSPICE3との関係を示す。破線の枠で囲んで示す部分がHiSIM1(MOSFETモデルHiSIM1)である。このHiSIM1を回路シミュレータSPICE3と組み合わせることにより、本実施形態に係る半導体装置設計用シミュレーション装置としての回路シミュレータ2が構成されている。そして、この回路シミュレータ2により、本実施形態に係る半導体装置設計用シミュレーション方法が実施される。

0147

回路シミュレータSPICE3の過渡解析では、時間ステップ毎に電圧条件を設定しその条件に対するMOSFETモデルの計算結果を求める。MOSFETモデルHiSIM1は、その電圧条件とともに時間間隔および前回の回路シミュレータでの収束状態を示すフラグがSPICE3から入力される。HiSIM1では、先ず入力された電圧条件のもとで定常状態の計算を行う。次いで、前回収束したフラグをチェックする。このフラグは、回路シミュレータでの前回の回路行列計算が正常に収束したか否かを示すフラグであり、異常収束を示している場合は前回の計算が無効であることを意味している。フラグが異常収束を示している場合は、前々回の電圧条件と過渡電荷密度の状態とが前回の状態として使えるよう設定し直す。前回の過渡電荷密度を使って現在の過渡電荷密度を計算するが、前回の計算が無効であれば前回の状態も無効であり、使うことができない。このため、前々回の状態を前回の状態として設定する必要がある。フラグが正常収束を示していれば、NQSの計算を行う。次いで、前回の状態を前々回の状態として、また新しく計算された状態を前回の状態として設定し、次回の計算に使うための待避を行う。NQSの計算の後、伝導電流と各電極の持つ過渡電荷を回路シミュレータに返す。回路シミュレータSPICE3では、MOSFETモデルHiSIM1から得られた情報を用いて、行列計算により回路全体の電流および電圧を求める。次いで、収束フラグの設定、回路特性の待避を行い、次の時間ステップの計算に移る。

0148

次に、トランジスタの電極が持つ電荷量とCharge partitioningについて説明する。本実施形態の回路シミュレータ2の過渡解析では、トランジスタモデルで計算される各電極の持っている電荷量Qa0と伝導電流Ia0とを受け取り、所定の式に従って各電極に流れる電流を計算する。ゲート電荷QGは、チャネル電荷Qcと基板電荷QBとの和で表される。ところが、チャネル電荷Qcは、前述した本実施形態のNQSシミュレーションモデルの式(32)および式(33)で計算されたチャネル電荷qcに対応する。したがって、ゲート電荷QGは、次に示す式(37)のように表すことができる。

0149

また、チャネル電荷qcは、ソース電荷qsとドレイン電荷qDとの和であり、次に示す式(38)のように表すことができる。

0150

したがって、本実施形態のNQSシミュレーションモデルで得られたチャネル電荷qcをソース電荷qsとドレイン電荷qDとに分割して回路シミュレータSPICE3に渡す必要がある。背景技術において説明した回路シミュレータBSIM3では、MOSFETのデフォルトの設定として、その分割を60/40に設定して回路シミュレータに渡している。本実施形態では、簡単化のために分割比を60/40として計算した。また基板電荷QBがゲート電圧Vgsに対して過渡的な影響が少ないと仮定して、定常状態で計算された電荷をそのまま回路シミュレータに渡すことにした。

0151

次に、本実施形態のNQSシミュレーションモデルHiSIM1を用いたSPICE3によるNMOSFETのturn-on過渡計算について説明する。

0152

本実施形態のNQSシミュレーションモデルを用いて、図32(a)および(b)に示す回路の過渡解析をSPICE3によって行った。この際、MOSFETのゲート長を約0.5μmに、ドレイン電圧VDS=1.0V(一定)に、またソース電圧VS=バルク電圧VB=0V(一定)に設定した。そして、ゲート電圧VGSを0Vから約1.5Vまで約20psかけて上昇させた場合のturn-on特性を計算した。

0153

図33に、SPICE3によるドレイン電流の出力結果を示す。図33には、Charging遅延τchrgのドレイン電流に対する影響をみるため、前記式(35)で定義したmをパラメータとしたドレイン電流、および2次元シミュレータによるドレイン電流も併せて示す。2次元シミュレータによる電流が約14psまで負になっているのはオーバーラップ容量を通じてドレインからMOSFETに電流が流れ込んでいることを示している。NQSシミュレーションモデルHiSIM1も約14psまで負の電流が流れているが、その特性は下に丸みを帯びている。これは、HiSIM1に組み込まれている接合容量モデルが、ゲート電圧依存性を有しているためと考えられる。NQSシミュレーションモデルHiSIM1では約20psで電流がジャンプしている。ジャンプ幅はτchrgが小さいと大きくなっている。これは、第3実施形態において用いた図30に示す変位電流でも見られるジャンプに対応している。このジャンプの起きる原因はまだ解明できていないが、回路シミュレータSPICE3の計算上の問題によるものと考えられる。このような急激な変化は、回路シミュレーションの収束に影響を与える恐れがあるが、一般的には回路シミュレーションに影響が出ないことが認識されている。

0154

また、図33において。約14psまではチャネルが形成されておらず、トランジスタにキャリアが貯まるのみの状態であり、τchrgが大きいほどドレイン電流が大きい。約14ps以降約20psまでは、チャネルが形成され、ソースからのキャリア流入とドレインからのキャリア流出が同時に起きている状態である。この結果、τchrgのドレイン電流に与える影響が小さいことが分かる。ゲート電圧VGSの上昇が停止した約20ps以降は、τchrgが大きいほどソースからのキャリア供給が遅れるため、各シミュレーション結果が定常状態に達するまで時間を要していることがわかる。図33から明らかなように、NQSシミュレーションモデルHiSIM1のシミュレーション結果は、全体的にはm=1の場合が2次元シミュレーションと良く一致していることが分かる。

0155

次に、図34に、Conductive遅延τcndt2のドレイン電流に対する影響をみるため、前記式(36)で定義したτminをパラメータとしたNQSシミュレーションモデルHiSIM1によるドレイン電流と、2次元シミュレータによるドレイン電流とを重ねて示す。τcndt2は、チャネルが形成された領域で効く遅延であるため、約14ps以降にτminの違いが現れている。特に、約20ps直前においてその違いが大きく現れている。このときのτminが小さい場合には、第3実施形態で用いた図30で見られるように、チャネルに蓄積されるキャリアの変化が大きい場合に相当しており、他の場合に比べてドレインから流れ出るキャリアが少ないことを意味している。ゲート電圧VGSの上昇が停止した約20ps以降は、前記式(19)でみられるように、τminが小さい程ドレイン端の過渡電荷密度がより定常状態に近くなるように設定されるので、ドレイン電流もτminが小さい程早く定常状態に近づいている。

0156

次に、本実施形態のNQSシミュレーションモデルHiSIM1を用いたSPICE3によるNMOSFETのturn-off過渡計算について説明する。

0157

先に述べたturn-on特性とともにturn-off特性を見ておくことは、モデル評価において重要なことである。ここでは、本実施形態のNQSシミュレーションモデルHiSIM1を用いて、図35(a)および(b)に示す回路の過渡解析をSPICE3によって行った。この際、MOSFETのゲート長を約0.5μmに、ドレイン電圧VDS=1.0V(一定)に、またソース電圧VS=バルク電圧VB=0V(一定)に設定した。そして、ゲート電圧VGSを約1.5Vから0Vまで約20psかけて下降させた場合のturn-off特性を計算した。

0158

図36に、本実施形態のNQSシミュレーションモデルHiSIM1によるドレイン電流のturn-off特性を、QSモデルおよび2次元シミュレーションの結果と併せて示す。約5psでゲート電圧VGSが下降し始めると同時に、NQSモデルHiSIM1およびQSモデルのドレイン電流にジャンプが見られる。このようなジャンプは2次元シミュレーションにも見られるが、HiSIM1およびQSモデルに比べて小さい。また、ゲート電圧VGSの下降が停止する約25psでも同様にジャンプが生じている。このような現象は一般的に知られている。いずれの場合もジャンプが生じているので、数値計算特有の問題によるものと考えられる。NQSモデルHiSIM1と2次元シミュレーションとの比較において、ゲート電圧VGSが下降し始めた約7ps近辺でピークが現れている。この際、NQSモデルHiSIM1の値が大きい程、約17psから約25psにかけて2次元シミュレーションでは滑らかに電流が減少している。これに対して、NQSモデルHiSIM1では、一旦電流の減少が緩まった後に急激に減少している。図37には、この時間帯の様子を変位電流と対応してみるために、NQSモデルHiSIM1のturn-onにおける変位電流を2次元シミュレーションの結果に重ねて示す。

0159

図37から明らかなように、NQSモデルHiSIM1が約7ps近傍で急激な増加から一定に、また約17ps近傍では一定から急激な減少となっている。ところが、2次元シミュレーションは、それぞれの時刻において滑らかな増加と滑らかな減少を示している。この原因は次のように考えられる。一般に、2次元シミュレーションによるturn-off時のキャリア密度分布は、上に丸みをもった分布に設定されている。これに対して、本実施形態のNQSモデルHiSIM1は、ソース端とドレイン端の電荷密度を直線で結んだ分布として近似した。これにより、上に丸みをもった分布のチャネル電荷量は、直線近似したチャネル電荷量より大きな値を持っていることになる。それゆえ、次の時間ステップとのチャネル電荷の変化量は、直線近似した方、すなわち本実施形態のNQSモデルHiSIM1の変化量が大きく現れ、また急激な変化を示していると考えられる。以上の考察から、turn-offに対して現れる様々なキャリア密度分布が直線近似から外れる場合には、それに応じた適正な近似を施せばよいことが分かった。

0160

以上説明したように、この第4実施形態によれば、前述した第1〜第3の各実施形態と同様の効果を得ることができる。また、本実施形態のNQSシミュレーションモデルHiSIM1、およびこのHiSIM1を用いるシミュレーション装置2およびシミュレーション方法によれば、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。したがって、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる。

0161

また、本実施形態のNQSシミュレーションモデルHiSIM1は、そのシミュレーション結果が精度が高い数値シミュレーションである2次元シミュレーションのシミュレーション結果と非常に良く一致することを確認した。特に、本実施形態のNQSシミュレーションモデルHiSIM1は、そのような高精度のシミュレーション結果を、実用上十分許容できる時間内で解析的に導き出すことができる。

0162

このように、本実施形態のNQSシミュレーションモデルHiSIM1によれば、電流連続方程式および電流密度式を満足するキャリア密度分布をモデル化し、かつ、キャリア走行遅延と組み合わせることにより、MOSFETの過渡的な現象を解析的な式で表現できることを初めて明らかにすることができた。また、MOSFETのキャリア走行に関して考慮すべきキャリア遅延を解明することができた。これは今後の微細デバイス設計回路設計指針として極めて有効に利用することが期待される。さらに、本実施形態のNQSシミュレーションモデルHiSIM1を、一般的な汎用回路シミュレータSPICE3に組み込むことにより、高速回路の過渡解析にも十分に使えることが確認できた。

0163

(第5の実施の形態)
次に、本発明に係る第5実施形態を図示を省略して説明する。

0164

本実施形態においては、本発明に係る半導体装置および半導体装置の製造方法を、それらの図示を省略して説明する。

0165

本実施形態の半導体装置は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上されている。それとともに、そのような解析が実用上許容される時間内で行われている。

0166

また、本実施形態の半導体装置の製造方法は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上できる。それとともに、そのような解析が実用上許容される時間内で行うことができる。

0167

以上説明したように、この第5実施形態によれば、前述した第1〜第4の各実施形態と同様の効果を得ることができる。また、本実施形態の半導体装置は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、略所望通りの性能を発揮し得る。また、このような半導体装置は、性能、品質信頼性が向上されているとともに、歩留まりが向上されている。ひいては、生産効率が向上されており、低コスト生産できる。

0168

同様に、本実施形態の半導体装置の製造方法は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、略所望通りの性能を発揮し得る半導体装置を容易に製造できる。

0169

以上説明したように、本発明に係るNQSシミュレーションモデルを考慮しなければならない理由として、従来のNQSシミュレーションモデルやQSシミュレーションモデルでは、高速動作するMOSFETの電圧動作に対してキャリアの応答が殆ど追従していないことが挙げられる。所望通りの性能を発揮し得る半導体装置を設計するためには、そのような状況を避けてデバイス設計する必要がある。そのためには、本発明者らが行った研究によれば、例えばチャネル長を短くすることによって迅速かつ良好なキャリア応答を実現できることが分かっている。しかし、単純にチャネル長を短くすることは、実際には極めて困難である。チャネル長は半導体装置の性能に大きな影響を及ぼすため、その長さの設定には極めて慎重な検討が要求される。半導体装置を設計するに当たり、本発明に係るNQSシミュレーションモデルを用いてシミュレーションを行うことにより、そのような困難を克服することができる。すなわち、実際に半導体装置を製造する前に、本発明に係るNQSシミュレーションモデルを用いてシミュレーションを行うことにより、所望通りの性能を発揮し得る半導体装置を設計するためには、チャネル長をどの程度短くすれば迅速かつ良好なキャリア応答を実現できるかを知ることができる。これにより、略所望通りの性能を発揮し得る適正なチャネル長を有するトランジスタを備えた半導体装置を容易に製造することが可能となる。

0170

なお、本発明に係る半導体装置は、前述した第1〜第5の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

0171

例えば、本発明の一態様に係るNQSシミュレーションモデルHiSIM1を組み込み可能な回路シミュレータは、第4実施形態において説明したSPICE3には限られない。本発明の一態様に係るNQSシミュレーションモデルHiSIM1は、他の様々な回路シミュレータと併用することができる。また、MOSFETのturn-off過渡計算においては、キャリア密度分布を必ずしも直線近似する必要はない。turn-offに対して現れる様々なキャリア密度分布が直線近似から外れる場合には、それに応じた適正な近似を適宜施せばよい。

図面の簡単な説明

0172

第1実施形態に係る半導体装置設計用シミュレーションモデルのNQS効果の起源を模式的に示す図。
第1実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの電圧印加のシミュレーション結果をグラフにして示す図。
第1実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの変位電流のシミュレーション結果をグラフにして示す図。
第1実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーション装置のそれぞれの過渡ドレイン電流のシミュレーション結果をグラフにして示す図。
第1実施形態に係るシミュレーションモデルにおいて過渡キャリア輸送における各遅延モデルの働きをグラフにして示す図。
過渡状態および準静的近似のそれぞれのキャリア濃度の計算結果をグラフにして示す図。
高速のスイッチ−オン時の過渡状態および準静的近似のそれぞれのラテラル方向のキャリアの速度をグラフにして示す図。
デザインルールが0.5μmのMOSFETのソース側における過渡状態および準静的近似のそれぞれのキャリア濃度をグラフにして示す図。
異なる複数の立ち上がり時間に対するキャリアの注入遅延ならびに異なる複数の立ち上がり時間における過渡状態および準静的近似のそれぞれのキャリアの速度分布をグラフにして示す図。
第2実施形態に係るシミュレーションモデルにおいてキャリアの注入遅延の効果を含める場合と含めない場合とをそれぞれグラフにして示す図。
第2実施形態に対する比較例としてのMOSFETの遅延メカニズムの準静的状態における解析を模式的に示す図。
ゲート電圧と伝導遅延との関係をグラフにして示す図。
2次元デバイスシミュレーションおよび準静的状態近似を用いた回路シミュレーションのそれぞれによるキャリア密度分布をグラフにして示す図。
異なる複数のゲート電圧の立ち上がり時間に対する2種類のスイッチング・スピードのポテンシャルの応答をそれぞれグラフにして示す図。
チャネルのドレイン側端部における過渡キャリア密度が0の場合と0でない場合とのそれぞれの場合における過渡キャリア密度分布を模式的に示す図。
第2実施形態に対する比較例としてのNQS効果の起源を伝導遅延および注入遅延の2つのモデルを用いて模式的に示す図。
通過時間、伝導遅延、および注入遅延のそれぞれの計算結果をグラフにして示す図。
異なる複数の立ち上がり時間に対する電荷密度の3種類のシミュレーション結果をグラフにして示す図。
チャネルに沿った方向の電界分布の2次元デバイスシミュレーションの結果を示す図。
伝導遅延および2次元デバイスシミュレーションから推定される遅延時間をそれぞれグラフにして示す図。
チャネルのドレイン側端部における電荷密度の計算結果を示す図。
準静的な状態とする近似および非準静的な状態とする近似によるドレイン電流のシミュレーション結果をそれぞれグラフにして示す図。
第3実施形態に係る遅延モデルとしての通過遅延、注入遅延、および2種類の伝導遅延のそれぞれと電圧との関係をグラフにして示す図。
第3実施形態に係る各キャリア走行時間の計算結果をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルによる各過渡キャリア密度の計算結果をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーションによる伝導電流の計算結果をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルおよび2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルによる変位電流の注入遅延に対する依存性および2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルによる伝導遅延のその最小値に対する特性をそれぞれグラフにして示す図。
第3実施形態に係るシミュレーションモデルによる変位電流の伝導遅延に対する依存性および2次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。
第4実施形態に係る半導体装置設計用シミュレーションモデルを組み込んだ半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を模式的に示すブロック図。
第4実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オン入力電圧を示す図。
第4実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の注入遅延に対する依存性および2次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図。
第4実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の伝導遅延に対する依存性および2次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図。
第4実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オフ入力電圧を示す図。
第4実施形態に係る半導体装置設計用シミュレーション装置および2次元デバイスシミュレーションによるターン・オフ・ドレイン電流の計算結果をそれぞれグラフにして示す図。
第4実施形態に係る半導体装置設計用シミュレーション装置および2次元デバイスシミュレーションによるターン・オフにおける変位電流の計算結果をそれぞれグラフにして示す図。

符号の説明

0173

1…NQSシミュレーションモデルHiSIM(半導体装置設計用シミュレーションモデル)、2…半導体回路設計用シミュレータ(半導体装置設計用シミュレーション装置)

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