図面 (/)

この項目の情報は公開日時点(2005年3月3日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (4)

課題

DPセル電極Ys,Yasへの立ち上がり若しくは立ち下がりエッジ印加中におけるPDP制御装置内の電力損失を低減すること。

解決手段

プラズマディスプレイパネルの電極Ys,Yasに同時に立ち上がり若しくは立ち下がりエッジを生成するため、本発明は、電極Ys,Yasの一方に、専用回路(3)により電極の他方に印加される立ち上がりエッジを印加するために、制御回路電力回収回路(2)の使用を講ずる。

概要

背景

プラズマディスプレイセルの以下Ysと称する持続電極及び以下Yasと称するアドレス持続電極に同一の電圧立ち上がりエッジ若しくは立ち下がりエッジ印加することは、公知の技術である。この場合が図1に示されており、図1は、ディスプレイセル電荷均等化されるフェーズ中におけるディスプレイセルの電極Ys,Yasに印加される電圧信号の一例を示す。この均等化フェーズは、リセットフェーズとして知られており、従来的には、プリズミングとして知られる電荷形成処理と、それに後続して、これらの電荷の“消去”として知られる電荷調整処理とを含み、その後、理想的には、セル内の内部電圧がほぼ同一である。電荷は、共面放電領域と称される共面電極間の放電領域、及び、非共面放電領域と称される非共面電極間の放電領域においてリセットされる。

図1に示すように、このリセット処理は、一般的に、共面放電領域において先ず実行され(フェーズ1)、次いで、非共面放電領域において実行される(フェーズ2)。フェーズ1中、プリズミング処理及び消去処理は、電極Yasに電圧傾斜(ramp)を印加することによって実行され、PDP(プラズマディスプレイパネル)のコラム電極(column electrodes)が一定に保たれる。より正確には、放電領域における電荷の形成は、電極Yasに立ち上がり電圧傾斜を印加することによって得られ、後者の調整は、次いで、これらの同一の電極に立ち下がり電圧傾斜を印加することによって得られる。同様に、共面放電領域において電荷をリセットする処理(フェーズ2)は、セルの電極Ys,Yasに立ち上がり電圧傾斜及び次いで立ち下がり電圧傾斜を印加することからなる。

この図から分かるように、ゼロボルトと電圧Vsの間の電圧立上がりエッジは、時刻t1で2つの電極Ys,Yasに同時に印加される。

現在、この立ち上がりエッジは、2つの電極Ys,Yasに別々に生成及び印加されており、これにより、このエッジを生成するために2つの個別回路の使用が必要とされている。これらの各回路は電力損失をもたらす。

概要

PDPセルの電極Ys,Yasへの立ち上がり若しくは立ち下がりエッジ印加中におけるPDP制御装置内の電力損失を低減すること。プラズマディスプレイパネルの電極Ys,Yasに同時に立ち上がり若しくは立ち下がりエッジを生成するため、本発明は、電極Ys,Yasの一方に、専用回路(3)により電極の他方に印加される立ち上がりエッジを印加するために、制御回路電力回収回路(2)の使用を講ずる。

目的

本発明は、PDPセルの電極Ys,Yasへの立ち上がり若しくは立ち下がりエッジ印加中におけるPDP制御装置内の電力損失を低減することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

プラズマディスプレイパネルセル持続電極及びアドレス持続電極に同時に電圧立上がり若しくは立ち下がりエッジを生成するように設計されたプラズマディスプレイパネル用の制御装置であって、前記生成される電圧は、前記立ち上がり若しくは立ち下がり期間中、初期電圧値から最終電圧値まで達するものであり、電力回収手段は、前記ディスプレイのセルにおける放電持続フェーズ期間中の電力回収するため、前記持続電極とアドレス持続電極との間に接続されるものである、前記制御装置において、当該制御装置が、前記持続電極及びアドレス持続電極の一方の電圧を前記初期電圧値から前記最終電圧値にする第1の手段を含み、該第1の手段が、同時に、前記電力回収手段と協働して、前記持続電極及びアドレス持続電極の他方を前記最終電圧値にすることを特徴とする制御装置。

請求項2

立ち上がりエッジの場合、前記第1の手段は、前記最終電圧値を供給する電源アースとの間に直列に接続されたスイッチ及びダイオードを含み、該ダイオードのアノードアース側にあり、前記第1の手段は、第1の端部が前記スイッチとダイオードとの間の点に接続され且つ第2の端部が前記持続電極及びアドレス持続電極の一方に接続されるインダクターを更に含む、請求項1に記載の制御装置。

請求項3

立ち下がりエッジの場合、前記第1の手段は、前記最終電圧値を供給する電源とアースとの間に直列に接続されたスイッチ及びダイオードを含み、該ダイオードのカソードはアース側にあり、前記第1の手段は、第1の端部が前記スイッチとダイオードとの間の点に接続され且つ第2の端部が前記持続電極及びアドレス持続電極の一方に接続されるインダクターを更に含む、請求項1に記載の制御装置。

請求項4

前記電力回収手段は、前記持続電極及びアドレス持続電極の間に接続された一若しくはそれ以上のスイッチと直列にインダクターを含み、前記第1の手段が、前記持続電極及びアドレス持続電極の一方の電圧を初期電圧値から前記最終電圧値にするとき、同時に前記持続電極及びアドレス持続電極の他方を該同一の最終電圧値にするため、前記電力回収手段の少なくとも1つのスイッチが閉じられる、請求項1〜3の何れか1項に記載の制御装置。

技術分野

背景技術

0002

プラズマディスプレイのセルの以下Ysと称する持続電極及び以下Yasと称するアドレス持続電極に同一の電圧の立ち上がりエッジ若しくは立ち下がりエッジを印加することは、公知の技術である。この場合が図1に示されており、図1は、ディスプレイセル電荷均等化されるフェーズ中におけるディスプレイセルの電極Ys,Yasに印加される電圧信号の一例を示す。この均等化フェーズは、リセットフェーズとして知られており、従来的には、プリズミングとして知られる電荷形成処理と、それに後続して、これらの電荷の“消去”として知られる電荷調整処理とを含み、その後、理想的には、セル内の内部電圧がほぼ同一である。電荷は、共面放電領域と称される共面電極間の放電領域、及び、非共面放電領域と称される非共面電極間の放電領域においてリセットされる。

0003

図1に示すように、このリセット処理は、一般的に、共面放電領域において先ず実行され(フェーズ1)、次いで、非共面放電領域において実行される(フェーズ2)。フェーズ1中、プリズミング処理及び消去処理は、電極Yasに電圧傾斜(ramp)を印加することによって実行され、PDP(プラズマディスプレイパネル)のコラム電極(column electrodes)が一定に保たれる。より正確には、放電領域における電荷の形成は、電極Yasに立ち上がり電圧傾斜を印加することによって得られ、後者の調整は、次いで、これらの同一の電極に立ち下がり電圧傾斜を印加することによって得られる。同様に、共面放電領域において電荷をリセットする処理(フェーズ2)は、セルの電極Ys,Yasに立ち上がり電圧傾斜及び次いで立ち下がり電圧傾斜を印加することからなる。

0004

この図から分かるように、ゼロボルトと電圧Vsの間の電圧立上がりエッジは、時刻t1で2つの電極Ys,Yasに同時に印加される。

0005

現在、この立ち上がりエッジは、2つの電極Ys,Yasに別々に生成及び印加されており、これにより、このエッジを生成するために2つの個別回路の使用が必要とされている。これらの各回路は電力損失をもたらす。

発明が解決しようとする課題

0006

本発明は、PDPセルの電極Ys,Yasへの立ち上がり若しくは立ち下がりエッジ印加中におけるPDP制御装置内の電力損失を低減することを目的とする。

課題を解決するための手段

0007

本発明は、上記目的の達成のため、制御装置内に既存の電力回収回路を用いることによって、PDPセルの電極Ys,Yasへの立ち上がり若しくは立ち下がりエッジ印加中におけるPDP制御装置内の電力損失を低減することを提案する。

0008

本発明は、また、プラズマディスプレイパネルのセルの持続電極及びアドレス持続電極に同時に電圧立ち上がり若しくは立ち下がりエッジを生成するように設計されたプラズマディスプレイパネル用の制御装置であって、前記生成される電圧は、前記立ち上がり若しくは立ち下がり期間中、初期電圧値から最終電圧値まで達するものであり、電力回収手段は、前記ディスプレイのセルにおける放電持続フェーズ期間中の電力回収するため、前記持続電極とアドレス持続電極との間に接続されるものである、前記制御装置において、
当該制御装置が、前記持続電極及びアドレス持続電極の一方の電圧を前記初期電圧値から前記最終電圧値にする第1の手段を含み、該第1の手段が、同時に、前記電力回収手段と協働して、前記持続電極及びアドレス持続電極の他方を前記最終電圧値にすることを特徴とする制御装置に関する。

0009

制御装置の電力回収手段の使用は、前記持続電極及びアドレス持続電極の他方に前記最終電圧値を印加する第2の専用回路の使用を無くすることを可能とし、同時に、装置における追加の電力消費を防止することを可能とする。

0010

効果的には、前記第1の手段は、立ち上がりエッジの場合、前記最終電圧値を供給する電源アースとの間に直列に接続されたスイッチ及びダイオードを含み、該ダイオードのアノードアース側にあり、前記第1の手段は、第1の端部が前記スイッチとダイオードとの間の点に接続され且つ第2の端部が前記持続電極及びアドレス持続電極の一方に接続されるインダクターを更に含む。これらの手段は、非常に少ない電力の消費という効果を有する。

0011

本発明は、添付図面を参照して、非限定的な例として示される後続の説明を読むことでより良く理解されるだろう。

発明を実施するための最良の形態

0012

図2を参照するに、本発明の制御装置は、電極Ys,Yasに印加される電圧をロックする回路1と、電力回収回路2と、電極Ysに電圧Vsを印加する手段3とを含む。本発明によると、手段3は、電力回収回路2と協働して、同時に、手段3からの電圧をプラズマディスプレイの2つのセル電極Ys,Yasに印加する。パネルの電極Ys,Yas間のキャパシタンスは、図中キャパシタC1により示される。同様に、一方側が電極Ys,Yasで、他方側がパネルのコラム電極(column electrodes)Xの間のキャパシタンスが、図中キャパシタC2、C3により示される。これらのキャパシタンスは、点線にて図示されている。

0013

ロッキング回路1は、4つのスイッチI1,I2,I3,I4からなる。2つのスイッチI1,I2は、電源Vsを受ける電源端子とアースとの間に直列に接続される。これら2つのスイッチ間中点は、ディスプレイのセル電極Ysに接続される。2つの他のスイッチI3,I4は、また、電源Vsを受ける電源端子とアースとの間に直列に接続される。これら2つのスイッチ間の中点は、ディスプレイのセル電極Yasに接続される。

0014

手段3は、電源Vsを受ける電源端子とアースとの間のダイオードD3に直列に接続されるスイッチI7を含む。ダイオードD3は、スイッチI7を通る電流がアースに流れるのを防止するような向きにされる。インダクターL2は、また、スイッチI7とダイオードD3の間の点と、電極Ysとの間に接続される。当然に、手段3は、アドレス持続電極Yasに同様に接続されてもよい。

0015

電力回収回路2は、ディスプレイセルの電極Ys,Yas間に接続される。この回路は、例えば、欧州特許出願EP0 704 834に記載されたものであってよい。それは、電極Ys,Yas間の2方向スイッチと直列に接続されたインダクターL1を含む。2方向スイッチは、スイッチI5が閉じた時に一方向の電流の流れを許容するダイオードD1に直列のスイッチI5と、それに並列に接続され、スイッチI6が閉じた時に反対方向の電流の流れを許容するダイオードD2に直列のスイッチI6とにより形成される。従って、スイッチI5及びスイッチI6の一方が閉じた時、インダクターL1は、図2でキャパシタC1,C2,C3により示されるディスプレイキャパシタンスに並列に接続され、後者と共振回路を形成する。ロッキング回路1と共にこの電力回収回路2の完全な動作は、欧州特許出願EP0 704 834に詳細に開示されている。この電力回収回路2は、一般的に、セルの放電の持続フェーズ期間中に使用される。このフェーズ外では、スイッチI5、I6は一般的に開いている。

0016

本発明によると、電極Ys,Yasに電圧Vsを同時に印加することが望まれるとき、スイッチI5は、電極Ysに印加された電圧Vsが電極Yasに伝わるように閉じられる。

0017

本発明の制御装置の動作におけるこのフェーズが、図3に示される。電圧Vsが電極Ys,Yasに印加されるべきとき、スイッチI7,I5が閉じられる。スイッチI5に対する閉状態持続時間は、スイッチI7に対する閉状態の持続時間の約2倍に等しい。

0018

より詳細には、時刻t2では、スイッチI5,I7が閉じられる。効果的には、スイッチI5は、スイッチI5におけるスイッチイン損失を抑えるため、スイッチI7より少し前に閉じられてよい。電圧Vsの電源から来る電流は、インダクターL2に送られる。電流は、インダクターL2において徐々に上昇し、電極Ysに再度送られ、スイッチI5を介して電極Yasに送られる。電極Ys,Yasでの電圧は、それ故に徐々に上昇する。電極Ysでの電圧上昇は、インダクターL1の存在に起因して電極Yasよりも少し前に生ずる。

0019

可変時間t3では、スイッチI7が開けられる。インダクターL2の両端間の電圧は、反転し、後者における電流が減少し始める。インダクターL2における電流の連続性は、ダイオードD3により確保される。この電流は、電極Ys,Yasに送られ続ける。インダクターL2における電流のキャンセルに対応する時刻t4では、スイッチI5が開けられる。スイッチI1,I3は、この際に閉じられ、電源Vsを供給する手段3を引き継ぐ。このスイッチI1,I3の閉成は、無関係に、スイッチI5よりも少し早く、同時に、若しくは少し後であってよい。

0020

より簡易な態様では、手段3が省略されうり、スイッチI1は、電極Ysの電圧を増加させるために使用される。しかし、この実施例は、図2の装置に比して大きな電力損失を生むだろう。それにも拘らず、これらの損失は、電極Ys,Yasの電圧を上昇させる専用回路を含む装置に比して小さくなる。

0021

勿論、立ち上がりエッジ及びディスプレイセルの電極Ys,Yasへの負の電圧Vsの印加の場合、ダイオードD3の向きが反転するだろう、即ちそのカソードがアースに接続されるだろう。この場合、スイッチI5の代わって閉じられるのは電力回収回路のスイッチ16であろう。

0022

この制御装置の効果は多岐にわたる。即ち、
−電極Yasの電圧を上昇させるのに第2の回路を必要としないこと。
−手段3及び電力回収回路2が、2つの電極Ys,Yasへの電圧Vsの印加期間中において殆ど電力損失をもたらさないこと。
−手段3が、PDPセルの放電の持続フェーズ期間中に電力回収回路2の動作と干渉しないこと。

図面の簡単な説明

0023

電圧立ち上がりエッジがセルの2電極Ys,Yasに同時に印加される場合の、セルの電極Ys,Yasに印加される電圧信号の一例を示す図である。
本発明の制御装置の回路図である。
電極Ys,Yasを電位Vsに同時にする図2の装置の処理を示す。

符号の説明

0024

Ys,Yas電極
1ロッキング回路
2電力回収回路
3 手段

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ