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図面 (5)

課題

マスクROMメモリトランジスタ間を容易に分離すると共に、ROMパターン縮小化を図る。

解決手段

本発明は、多層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタMT1,MT3をビット線BLに接続するか否かについて、第3コンタクトホールTCの有無に基づいて切り換えプログラミングを行うものであり、特に、スタックトコンタクト構造(Stacked Contact Structure)を有するものである。そして、メモリトランジスタMT1,MT3の間を、カットオフトランジスタCT1により電気的に分離するものである。ここで、メモリトランジスタMT1,MT3は、LDD型トランジスタで形成され、カットオフトランジスタCT1は、コンベンショナル型トランジスタで形成されることが好ましい。

概要

背景

従来より、マスク切り換えによりプログラムの書き込みを行うマスクROMが知られている。マスクROMの方式には、(1)メモリトランジスタビット線に接続するか否かを拡散層の有無で切り換える拡散層マスク切り換え方式、(2)メモリトランジスタの導通状態をそのチャネル領域イオン注入がされているか否かにより切り換えるイオン注入マスク切り換え方式、(3)コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式がある。

一般にマスクROMはユーザーからの受注があったときにプログラム書き込み工程を行うため、このプログラム書き込み工程はマスクROMの製造工程の最終工程に近い程、TATを短縮することができる。すなわち、受注から納品までの期間を短縮することができる。

上記マスクROMの方式の中、(1)の拡散マスク切り換え方式は、拡散工程がマスクROMの製造工程の初期に行われるため、TAT短縮のためには不利である。

また、(2)のイオン注入マスク切り換え方式では、プログラム書き込み用のイオン注入工程をROMの製造工程の後期に行うことができ、TATの短縮を図ることができる。しかし、多層メタルプロセスが適用されるマスクROMに対してこの方式を採用する場合には、メモリトランジスタのチャネル領域にイオン打ち込むために、多層に積層された絶縁層を貫通させるような高加速エネルギーでイオン注入を行うか、もしくは比較的低加速エネルギーでイオン注入できるように、絶縁層をある程度エッチングした後に、イオン注入しなければならず、工程が複雑になってしまう。

(3)のコンタクトマスク切り換えに関連して、以下の特許文献1に、コンタクトの有無に基づいて、プログラムを行う不揮発性半導体記憶装置が記載されている。
特開2002−230987号公報

概要

マスクROMのメモリトランジスタ間を容易に分離すると共に、ROMパターン縮小化をる。 本発明は、多層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタMT1,MT3をビット線BLに接続するか否かについて、第3コンタクトホールTCの有無に基づいて切り換え、プログラミングを行うものであり、特に、スタックトコンタクト構造(Stacked Contact Structure)を有するものである。そして、メモリトランジスタMT1,MT3の間を、カットオフトランジスタCT1により電気的に分離するものである。ここで、メモリトランジスタMT1,MT3は、LDD型トランジスタで形成され、カットオフトランジスタCT1は、コンベンショナル型トランジスタで形成されることが好ましい。

目的

効果

実績

技術文献被引用数
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請求項1

半導体基板の表面に配置された複数のメモリトランジスタと、隣接する前記メモリトランジスタの間に配置され、これらのメモリトランジスタを電気的に分離するカットオフトランジスタと、を有することを特徴とする不揮発性半導体記憶装置

請求項2

半導体基板の表面に配置された複数のメモリトランジスタと、隣接する前記メモリトランジスタの間に配置され、これらのメモリトランジスタを電気的に分離するカットオフトランジスタと、前記複数のメモリトランジスタの各々の上に交互に積層された絶縁層及び金属層と、前記絶縁層のそれぞれに設けられたコンタクトホールと、該コンタクトホールに埋め込まれ、上下方向に隣接する金属層を電気的に接続するための金属プラグと、最上層の金属層から成るビット線と、を有し、前記絶縁層にそれぞれ設けられたコンタクトホールは上下方向に整列して形成され、かつ前記各絶縁層の中、いずれかの絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする不揮発性半導体記憶装置。

請求項3

前記メモリトランジスタはLDD型トランジスタとして形成され、前記カットオフトランジスタはコンベンショナル型トランジスタで形成されたことを特徴とする請求項1または請求項2記載の不揮発性半導体記憶装置。

請求項4

前記最上層の絶縁層に設けられるコンタクトホール及び金属プラグの有無に応じて、前記メモリトランジスタが前記ビット線に接続されるか否かが切り換えられることを特徴とする請求項2または請求項3記載の不揮発性半導体記憶装置。

請求項5

前記最上層の絶縁層に設けられるコンタクトホールのサイズが、下層の前記絶縁層に設けられるコンタクトホールのサイズより大きいことを特徴とする請求項2,3,4のいずれかに記載の不揮発性半導体記憶装置。

技術分野

0001

本発明は、不揮発性半導体記憶装置に関し、特に多層メタルプロセスが適用された不揮発性半導体記憶装置に関する。

背景技術

0002

従来より、マスク切り換えによりプログラムの書き込みを行うマスクROMが知られている。マスクROMの方式には、(1)メモリトランジスタビット線に接続するか否かを拡散層の有無で切り換える拡散層マスク切り換え方式、(2)メモリトランジスタの導通状態をそのチャネル領域イオン注入がされているか否かにより切り換えるイオン注入マスク切り換え方式、(3)コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式がある。

0003

一般にマスクROMはユーザーからの受注があったときにプログラム書き込み工程を行うため、このプログラム書き込み工程はマスクROMの製造工程の最終工程に近い程、TATを短縮することができる。すなわち、受注から納品までの期間を短縮することができる。

0004

上記マスクROMの方式の中、(1)の拡散マスク切り換え方式は、拡散工程がマスクROMの製造工程の初期に行われるため、TAT短縮のためには不利である。

0005

また、(2)のイオン注入マスク切り換え方式では、プログラム書き込み用のイオン注入工程をROMの製造工程の後期に行うことができ、TATの短縮を図ることができる。しかし、多層メタルプロセスが適用されるマスクROMに対してこの方式を採用する場合には、メモリトランジスタのチャネル領域にイオン打ち込むために、多層に積層された絶縁層を貫通させるような高加速エネルギーでイオン注入を行うか、もしくは比較的低加速エネルギーでイオン注入できるように、絶縁層をある程度エッチングした後に、イオン注入しなければならず、工程が複雑になってしまう。

0006

(3)のコンタクトマスク切り換えに関連して、以下の特許文献1に、コンタクトの有無に基づいて、プログラムを行う不揮発性半導体記憶装置が記載されている。
特開2002−230987号公報

発明が解決しようとする課題

0007

しかしながら、従来例における(3)のコンタクトマスク切り換え方式によるマスクROMでは、メモリトランジスタ間を、LOCOS(Local Oxidation of Silicon)法等により素子分離を行っていた。LOCOS法による素子分離では、LOCOS成長時のバーズビーク、LOCOS下濃度、及び膜厚等の制御が難しいため、ROMパターンが大きくなり高集積化が妨げられていた。

0008

そこで、本発明は、マスクROMのメモリトランジスタ間の素子分離を容易にすると共に、ROMパターンの縮小化を図るものである。

課題を解決するための手段

0009

本発明は、上述の課題に鑑みて為されたものであり、スタックトコンタクト構造(Stacked Contact Structure)、即ち、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造を有したコンタククトマスク切り換え方式のマスクROMにおいて、隣接するメモリトランジスタ間を、カットオフトランジスタにより電気的に分離したものである。また、メモリトランジスタをLDD型トランジスタで形成し、カットオフトランジスタをコンベンショナル型トランジスタで形成したものである。

発明の効果

0010

本発明は、多層メタルプロセスが適用されるマスクROMにおいて、メモリトランジスタ間をカットオフトランジスタにより電気的に分離した。これにより、メモリトランジスタ間の素子分離が容易にできると共に、分離区間が縮小されるので、ROMパターンの縮小化が可能となる。

0011

また、カットオフトランジスタを、カットオフ特性が優れたコンベンショナル型のトランジスタで形成するため、分離性能を向上させることができる。

0012

また、メモリトランジスタをビット線に接続するか否かを各絶縁層に設けられるコンタクトホールの有無に基づいて切り換え、プログラミングを行うものであり、特に、各絶縁層に設けられるコンタクトホール及びこのコンタクトホールに埋め込まれる金属プラグが上下方向に整列されて積み上げられた構造、すなわちスタックト・コンタクト構造(Stacked Contact Structure)を有するものである。これにより、マスク化と高集積化を図ることができる。

発明を実施するための最良の形態

0013

次に、本発明を実施するための最良の形態について図面を参照しながら詳細に説明する。図1はマスクROMの回路図、図2図1に示したマスクROMのメモリアレイレイアウト図である。

0014

図1に示すように、このマスクROMは、メモリセルアレイ100、行アドレスデコーダ101、列アドレスデコーダ102、出力バッファ103を有している。また、このマスクROMは単体でも良いし、マイクロコンピュータロジック等のLSIにプログラムメモリとして内蔵されても良い。メモリアレイ100には、多数のメモリトランジスタが行列状に配置されている。

0015

図1及び図2には、メモリアレイ100の4つのメモリトランジスタMT1,MT2,MT3,MT4、及びカットオフトランジスタCT1,CT2のみが示されている。メモリトランジスタMT1,MT2,MT3,MT4、及びカットオフトランジスタCT1,CT2は、いずれもNチャネルMOSトランジスタである。なお、メモリトランジスタMT1,MT2,MT3,MT4、及びカットオフトランジスタCT1,CT2は、Pチャネル型であっても良い。

0016

複数のワード線WLが行方向に配置されている。これらのワード線WLは行アドレスデコーダ101に接続されている。この行アドレスデコーダ101は行アドレスデータに応じて、複数のワード線WLの中、1本のワード線WLを選択する。これらのワード線WLはポリシリコン層ポリサイド層から成る。

0017

また、複数のビット線BLが列方向に配置されている。これらのビット線BLは列アドレスデコーダ102に接続されている。この列アドレスデコーダ102は列アドレスデータに応じて、複数のビット線BLの中、1本のビット線BLを選択する。これらのビット線BLは第3層目金属層から成り、メモリトランジスタMT1,MT2,MT3,MT4上を覆うように配置されている。

0018

メモリトランジスタMT1,MT2,MT3,MT4は、それぞれビット線BLとワード線WLが交差する領域に配置されている。各メモリトランジスタMT1,MT2,MT3,MT4のゲートは対応するワード線WLで構成されている。各メモリトランジスタMT1,MT2,MT3,MT4のソース領域は、それぞれ第1コンタクトホールFC1を介して、電源電圧Vdd(接地電位0Vでもよい)を供給する電源ラインVLに共通に接続されている。

0019

そして、メモリトランジスタMT1,MT2,MT3,MT4のドレイン領域を、対応するビット線BLに接続するか否かが、第3コンタクトホールTCの有無に基づいて切り換えられる。例えば、メモリトランジスタMT1については、第3コンタクトホールTCが有るので、後述する第3コンタクトホールTCに埋め込まれたWプラグ35を介して対応するビット線BLに接続され、メモリトランジスタMT2については、第3コンタクトホールTCが無いので、対応するビット線BLに接続されない。

0020

同様にして、メモリトランジスタMT3についても、第3コンタクトホールTCが無いので、対応するビット線BLに接続されず、メモリトランジスタMT4については、第3コンタクトホールTCが有るので、第3コンタクトホールTCに埋め込まれたWプラグ35を介して対応するビット線BLに接続される。

0021

そして、メモリトランジスタMT1とメモリトランジスタMT3の間には、カットオフトランジスタCT1が配置され、メモリトランジスタMT2とメモリトランジスタMT4の間には、カットオフトランジスタCT2が配置されている。カットオフトランジスタCT1,CT2のゲートは、ゲート線GLに共通に接続されている。ゲート線GLは、接地電位(0V)に接続されることで、CT1,CT2はオフに設定される。

0022

ここで、カットオフトランジスタCT1,CT2のドレインは、それぞれメモリトランジスタMT1,MT2のドレインと接続され、カットオフトランジスタCT1,CT2のソースは、それぞれメモリトランジスタMT3,MT4のドレインと接続されている。

0023

次に、上記のメモリトランジスタMT1,MT3、及びカットオフトランジスタCT1について、図3の断面図を参照して更に詳しく説明する。図3は、図2のX−X線に沿った断面図である。なお、メモリトランジスタMT2,MT4、及びカットオフトランジスタCT2の構成については、図3の断面図に示す構造と同じものである。

0024

Si基板のような半導体基板10上にトランジスタ分離用フィールド酸化膜11,12が形成されている。そして、フィールド酸化膜11付近の半導体基板10上には、ゲート絶縁膜13が形成されている。もう一方のフィールド酸化膜12付近の半導体基板10上には,ゲート絶縁膜15が形成されている。また、ゲート絶縁膜13とゲート絶縁膜15との間には、ゲート絶縁膜14が形成されている。

0025

メモリトランジスタMT1は、以下のように形成されている。

0026

フィールド酸化膜11の側に形成されたゲート絶縁膜13上に、ゲートとしてのワード線WLが形成されている。そして、このワード線WLの一方の側に隣接した半導体基板10の表面に、N+型層16及びN−型層17から成るソース領域が形成されている。また、ワード線WLの反対側に隣接した半導体基板10の表面に、N+型層18及びN−型層19から成るドレイン領域が形成されている。すなわち、メモリトランジスタMT1はLDD構造を有している。他のメモリトランジスタも同じLDD構造を有している。

0027

そして、このメモリトランジスタMT1上には、層間絶縁層として第1絶縁層36が形成されている。この第1絶縁層36には2つの第1コンタクトホールFC1,FC2が形成されている。第1コンタクトホールFC1は、ソース領域を露出するように開口され、Wプラグ24が埋め込まれている。ここで、Wプラグとは、コンタクトホールに埋め込まれたタングステン(W)のことである。第2のコンタクトホールFC2は、ドレイン領域を露出するように開口され、Wプラグ25が埋め込まれている。

0028

そして、Wプラグ24上には、電源ラインVLが形成されており、この電源ラインVLはWプラグ24を通してメモリトランジスタMT1のソース領域と電気的に接続されている。また、Wプラグ25上には第1金属層28が形成されており、この第1金属層28は、Wプラグ25を通して、メモリトランジスタMT1のドレイン領域と電気的に接続されている。第1金属層28は第1コンタクトホールFC2の周囲に所定のエクステンションを持っている。

0029

そして、電源ラインVL、第1金属層28上には層間絶縁膜として第2絶縁層37が形成されている。第2絶縁層37には第2コンタクトホールSC1が形成されている。この第2コンタクトホールSC1は、第1金属層28の表面を露出するように開口され、Wプラグ31が埋め込まれている。

0030

更に、Wプラグ31上には第2金属層33が形成されており、この第2金属層33は、Wプラグ31を通して、下層の第1金属層28電気的に接続されている。この第2金属層33は第2のコンタクトホールSC1の周囲に所定のエクステンションを持っている。また、第2金属層33上には層間絶縁膜として第3絶縁層38が形成されている。

0031

そして、第3の絶縁層38には第3コンタクトホールTCが形成され得るが、この第3コンタクトホールTCの有無に基づいて、メモリトランジスタMT1が3層目の金属層のビット線BLに接続されるか否かが切り換えられる。このメモリトランジスタMT1については、第3コンタクトホールTCが形成されている。つまり、この第3コンタクトホールTCは、第2金属層33の表面を露出するように開口され、Wプラグ35が埋め込まれている。Wプラグ35上にはビット線BLが形成されている。したがって、メモリトランジスタMT1のドレイン領域は、Wプラグ25、Wプラグ31及びWプラグ35を通してビット線BLに電気的に接続されている。

0032

上記構成において、第1コンタクトホールFC2、第2コンタクトホールSC1、第3コンタクトホールTC、及び各コンタクトホールに埋め込まれたWプラグ25,31,35は上下方向に揃って整列されている。このようにコンタクトが積み上げられた構造をスタックト・コンタクト構造と呼ぶことにする。このスタックト・コンタクト構造によれば、多層メタル構造において、コンタクト領域のパターン面積を最小とすることができる。

0033

また、このスタックト・コンタクト構造において、第2コンタクトホールSC1、第3コンタクトホールTCのサイズを第1コンタクトホールFC2のサイズより大きくすることが好ましい。これにより、多層メタル構造のコンタクト抵抗を極力小さくすることができ、マスクROMの高速化を図ることができる。

0034

また、第1コンタクトホールFC2については小さいサイズとすることで、メモリトランジスタMT1を微細化できる。ここで、コンタクトホールのサイズとは開口の大きさで定義される。一般に、コンタクトホールはドライエッチングで形成されるため、そのボトム部とトップ部とを比較するとトップ部のサイズの方が大きいが、ここでのサイズの大小は、ボトム部またはトップ部のいずれかで比較される。例えば、第1コンタクトホールFC2のトップ部のコンタクトサイズをd1、第2コンタクトホールSC1のコンタクトサイズをd2とすればd2>d1である。

0035

そして、メモリトランジスタMT3は、以下のように形成されている。

0036

フィールド酸化膜12の側に形成されたゲート絶縁膜15上に、ゲートとしてのワード線WLが形成されている。そして、このワード線WLの一方の側に隣接した半導体基板10の表面に、N+型層20及びN−型層21から成るドレイン領域が形成されている。また、ワード線WLの反対側に隣接した半導体基板10の表面に、N+型層22及びN−型層23から成るソース領域が形成されている。すなわち、メモリトランジスタMT3は、メモリトランジスタMT1と同様、LDD構造を有している。

0037

そして、このメモリトランジスタMT3上には、層間絶縁層として第1絶縁層36が形成されている。この第1絶縁層36には2つの第1コンタクトホールFC3,FC4が形成されている。第1コンタクトホールFC3は、ドレイン領域を露出するように開口され、Wプラグ26が埋め込まれている。第2のコンタクトホールFC4は、ソース領域を露出するように開口され、Wプラグ27が埋め込まれている。

0038

そして、Wプラグ26上には第1金属層29が形成されており、この第1金属層29は、Wプラグ26を通して、メモリトランジスタMT3のドレイン領域と電気的に接続されている。第1金属層29は第1コンタクトホールFC3の周囲に所定のエクステンションを持っている。

0039

また、Wプラグ27上には、電源ラインVLが形成されており、この電源ラインVLはWプラグ27を通してメモリトランジスタMT3のソース領域と電気的に接続されている。

0040

そして、第1金属層29上、電源ラインVL上には、層間絶縁膜として第2絶縁層37が形成されている。第2絶縁層37には第2コンタクトホールSC2が形成されている。この第2コンタクトホールSC2は、第1金属層29の表面を露出するように開口され、Wプラグ32が埋め込まれている。

0041

更に、Wプラグ32上には第2金属層34が形成されており、この第2金属層34は、Wプラグ32を通して、下層の第1金属層29と電気的に接続されている。この第2金属層34は第2のコンタクトホールSC2の周囲に所定のエクステンションを持っている。また、第2金属層34上には層間絶縁膜として第3絶縁層38が形成されている。

0042

ここで、第3絶縁層38には、メモリトランジスタMT1とは異なり、第3コンタクトホールTCに相当するコンタクトホールが形成されていない。このため、メモリトランジスタMT3は、対応するビット線BLに接続されていない。ただし、スタックト・コンタクト構造については、メモリトランジスタMT1と同様である。また、第1コンタクトホールFC3、及び第2コンタクトホールSC2のサイズの関係については、メモリトランジスタMT1と同様である。

0043

そして、上述したメモリトランジスタMT1とメモリトランジスタMT3との間に位置する半導体基板10上の領域には、両メモリトランジスタMT1,MT3を電気的に分離するためのカットオフトランジスタCT1が形成されている。カットオフトランジスタCT1は、以下のように形成されている。

0044

ゲート絶縁膜14上に、ゲート線GLが形成されている。ゲート線GLは、接地電位(0V)に接地されている。

0045

そして、このゲート線GLの一方の側に隣接した半導体基板10の表面に、N+型層18から成るドレイン領域が形成されている。N+型層18は、メモリトランジスタMT1のドレイン領域を形成するN+型層18と共通している。ただし、N+型層18とチャネル領域との境界部には、N−型層19は形成されていない。また、ゲート線GLの反対側に隣接した半導体基板10の表面に、N+型層20から成るソース領域が形成されている。N+型層20は、メモリトランジスタMT3のドレイン領域を形成するN+型層20と共通している。ただし、N+型層20とチャネル領域との境界部には、N−型層21は形成されていない。

0046

このように、カットオフトランジスタCT1のドレイン領域及びソース領域は、N+のみで形成されている。この構造を有したトランジスタは、コンベンショナル型と呼ばれている。カットオフトランジスタCT1は、メモリトランジスタMT1,MT2,MT3,MT4のようなLDD型トランジスタではなく、コンベンショナル型トランジスタであることが好ましい。

0047

カットオフトランジスタCT1がコンベンショナル型であると良い理由は、以下の通りである。

0048

コンベンショナル型のカットオフトランジスタCT1のドレイン領域とソース領域は、N+型層18,20のみから形成されているため、ゲート線GLの幅が同じであれば、ドレイン領域とソース領域の距離、即ちチャネル領域の形成区間が、N−型層19,21を含むLDD型の場合に比して長くなる。これにより、コンベンショナル型のカットオフトランジスタCT1は、そのカットオフ特性がLDD型に比して向上するため、そのドレイン領域及びソース領域に接続された2つのメモリトランジスタMT1,MT3を電気的に分離する際に、好適なものとなる。

0049

なお、第3コンタクトホールTCが形成されていない他のメモリトランジスタMT2は、その断面図は図示しないが、メモリトランジスタMT3と同様の構造を有している。また、第3コンタクトホールTCが形成されている他のメモリトランジスタMT4は、メモリトランジスタMT1と同様の構造を有している。もちろん、あるメモリトランジスタについて第3コンタクトホールTCを形成するかどうかは任意であり、マスクROMに書き込むべきプログラムに応じて選択されるものである。

0050

また、他のカットオフトランジスタCT2の構成は、上述したカットオフトランジスタCT1と同様のものである。

0051

以上に示したように、メモリトランジスタMT1,MT2,MT3,MT4を、カットオフトランジスタCT1,CT2により電気的に分離することにより、LOCOS法による素子分離に比して、分離制御が容易になると共に、分離区間が縮小されるので、ROMパターンの縮小化が可能となる。

0052

また、カットオフトランジスタCT1,CT2を、LDD型に比してカットオフ特性が優れたコンベンショナル型のトランジスタで形成することで、分離性能を向上させることができる。

0053

次に、上述したマスクROMの動作について説明する。例えば、行アドレスデコーダ101及び列アドレスデコーダ102によってメモリトランジスタMT1が選択されるとする。この場合、メモリトランジスタMT1に接続されたワード線WLがハイレベルとなると共に、メモリトランジスタMT1に接続されたビット線BLが選択される。なお、ビット線BLはメモリトランジスタMT1が選択される前に所定のプリチャージ電位プリチャージされているものとする。

0054

すると、メモリトランジスタMT1はオン状態となる。メモリトランジスタMT1のドレイン領域は第3コンタクトホールTCを介してビット線BLに接続されているので、電源ラインVLの電源電位VddがメモリトランジスタMT1を通してビット線BLに出力される。このため、ビット線BLの電位はプリチャージ電位からVddに変化する。このとき、メモリトランジスタMT1の記憶状態を「1」と定義する。そして、このプログラムデータ「1」はビット線BLから出力バッファ103を通してマスクROMの外部に出力される。

0055

一方、行アドレスデコーダ101及び列アドレスデコーダ102によってメモリトランジスタMT3が選択されるとする。この場合、メモリトランジスタMT3に接続されたワード線WLがハイレベルとなると共に、メモリトランジスタMT3に接続されたビット線BLが選択される。ところが、メモリトランジスタMT3には、第3コンタクトホールTCが形成されていないため、ビット線BLに接続されない。したがって、ビット線BLの電位はプリチャージ電位のままである。このときのメモリトランジスタMT3の記憶状態を「0」と定義する。そして、このプログラムデータ「0」はビット線BLから出力バッファ103を通してマスクROMの外部に出力される。

0056

こうして、各メモリトランジスタに第3コンタクトホールTCを形成するか否かに基づいて、「1」、「0」のいずれかのプログラムデータをマスクROMの各アドレスに書き込み、そのデータを読み出すことが可能となる。

0057

また、メモリトランジスタMT1と、ビット線に沿って隣接するメモリトランジスタMT3とは、カットオフトランジスタCT1により、常に電気的に分離されている。

0058

即ち、カットオフトランジスタCT1のゲート線GLは、接地電位(0V)に接地されているため、そのドレイン領域とソース領域の間には、電流もしくは電圧が常に導通しない。これにより、カットオフトランジスタCT1のドレイン領域と共通して形成されたメモリトランジスタMT1のドレイン領域と、カットオフトランジスタCT1のソース領域と共通して形成されたメモリトランジスタMT3のドレイン領域は、電気的に遮断され、両メモリトランジスタMT1,MT3が電気的に分離される。この際、カットオフトランジスタCT1に対する電圧印加等の素子分離のための制御を必要としないため、容易に分離を行うことができる。

0059

同様に、メモリトランジスタMT2と、それにビット線に沿って隣接するメモリトランジスタMT4についても、カットオフトランジスタCT2により、常に電気的に分離されている。

0060

上記の実施形態においては、各メモリトランジスタに対応して、第3コンタクトホールTCを形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としている。これにより、マスクROMのTAT短縮化を図るものである。
すなわち、ユーザーからマスクROMを受注してから納品するまでの期間を極力短縮することができる。

0061

なお、本発明は上記の実施形態には限定されず、第3のコンタクトホールTCの代わりに、これよりも下層のコンタクトホールをプログラム書き込みに用いても良い(不図示)。例えば、各メモリトランジスタに対応して、第2コンタクトホールSC1を形成するか否かに基づいて、プログラムデータを書き込み及び読み出し可能としてもよい(不図示)。この場合、第3コンタクトホールTCを用いた場合に比べてTATは長くなってしまう。これは第2コンタクトホールSC1の形成工程が第3コンタクトホールTCの形成工程よりも前に行われるからである。

0062

しかしながら、この第2コンタクトホール切り換え方式には、プログラムデータが光学的に読み取れないというセキュリティ上の利点がある。すなわち、この方式では、各メモリトランジスタについて必ず第3コンタクトホールTCが形成され、第3コンタクトホールTCはWプラグ31によって埋め込まれているので、このWプラグ31が遮光マスクとなり、その下層の第2コンタクトホールSC1が形成されているかどうかを光学的に検出できないのである。これは、スタックト・コンタクト構造を有していることが前提である。

0063

また、上記の実施形態では、カットオフトランジスタCT1,CT2を、コンベンショナル型トランジスタで形成するものとしたが、所定のカットオフ特性を満たすものであれば、これには限られず、LDD型トランジスタ等、他の構造を有したトランジスタを用いてもよい。

0064

次に、スタックト・コンタクト構造の形成方法について図4を参照して説明する。ここでは、図1の第2コンタクトホールSC1、Wプラグ31の形成を例として説明する。

0065

図4(A)に示すように、第1金属層28上に第2絶縁層37を形成する。第2絶縁層37は、平坦性クラック防止のために、一般に複数の絶縁層を積層して成るもので、例えばCVD法によりTEOS膜SOG膜、TEOS膜を積層して形成する。第2絶縁層37は、平坦化のために、いわゆる化学的機械研磨法CMP法)を利用してもよい。ここで、第2絶縁層37の膜厚は例えば800nm程度である。

0066

次に図4(B)に示すように、ドライエッチング法により、第2絶縁層37に第2コンタクトホールSC1を形成し、第1金属層28の表面を露出する。そして、図4(C)に示すように、全面にタングステンWをCVD法により堆積する。このとき、第2コンタクトホールSC1はタングステンWによって埋め込まれる。

0067

次に図4(D)に示すように、タングステンWをエッチバックして、第2コンタクトホールSC1内にのみ、タングステンWを残存させ、Wプラグ31を形成する。このときのエッチングガスは例えばSF6+Arである。その後、図4(E)に示すように、Wプラグ31上に第2金属層33を形成する。なお、第3の絶縁層38、第3コンタクトホールTC、Wプラグ35についても全く同様に形成することができる。

0068

上記の形成方法は全面に堆積させたタングステンWをエッチバックすることでWプラグ31を形成しているが、これに限らず、いわゆる選択CVD法により、第2コンタクトホールSC1によって露出された第1金属層28の表面にタングステンWを選択成長させることによってWプラグ31を形成しても良い。

0069

なお、上述した実施形態においては、3層メタルプロセスが適用されたマスクROMについて説明したが、本発明はこれに限らず、2層メタルプロセスや、4層以上の多層メタルプロセスが適用されたマスクROMについても適用することができるものである。

図面の簡単な説明

0070

本発明を実施するための最良の形態に係るマスクROMの回路図である。
図1に示したマスクROMのメモリアレイのレイアウト図である。
図2のX−X線に沿った断面図である。
スタックト・コンタクト構造の形成方法を説明する断面図である。

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