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技術 増幅回路及び同増幅回路を有するメモリ装置

出願人 ソニー株式会社
発明者 中島勝也
出願日 2003年7月11日 (16年11ヶ月経過) 出願番号 2003-273646
公開日 2005年2月3日 (15年5ヶ月経過) 公開番号 2005-032398
状態 拒絶査定
技術分野 S-RAM 静的メモリのアクセス制御 差動増幅器 増幅器一般 DRAM
主要キーワード Nチャンネル スイッチング端子 差動型増幅回路 信号増幅率 差動接続 各増幅回路 入力信号間 スイッチ端子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2005年2月3日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (8)

課題

増幅回路高速化と低消費電力化とを両立させること。

解決手段

本発明では、差動型増幅回路ラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成し、特に、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。

概要

背景

従来より、各種電子機器に内蔵される種々の回路には、信号を増幅する増幅回路が多用されている。特に、大容量化されたメモリ装置では、各メモリセルに増幅回路としてのセンスアンプが接続されている。

かかる増幅回路としては、主に、図6に示すように2個のトランジスタQ101,Q102を差動接続した差動型増幅回路101や図7に示すように4個のトランジスタQ103,Q104,Q105,Q106によってラッチを形成したラッチ型増幅回路102が広く知られている(たとえば、特許文献1参照。)。

これらの増幅回路は、電子機器に多用されているために、各増幅回路の動作速度を向上させるとともに消費電力を低減させることによって電子機器の高性能化や低消費電力化を図ることが要求されている。
特開平10−3790号公報

概要

増幅回路の高速化と低消費電力化とを両立させること。 本発明では、差動型増幅回路とラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成し、特に、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

差動型増幅回路ラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成したことを特徴とする増幅回路。

請求項2

前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにしたことを特徴とする請求項1に記載の増幅回路。

請求項3

メモリセルに増幅回路を接続したメモリ装置において、前記増幅回路は、差動型増幅回路とラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成したことを特徴とするメモリ装置。

請求項4

前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにしたことを特徴とする請求項3に記載のメモリ装置。

技術分野

0001

本発明は、増幅回路及びメモリ装置に関するものである。

背景技術

0002

従来より、各種電子機器に内蔵される種々の回路には、信号を増幅する増幅回路が多用されている。特に、大容量化されたメモリ装置では、各メモリセルに増幅回路としてのセンスアンプが接続されている。

0003

かかる増幅回路としては、主に、図6に示すように2個のトランジスタQ101,Q102を差動接続した差動型増幅回路101や図7に示すように4個のトランジスタQ103,Q104,Q105,Q106によってラッチを形成したラッチ型増幅回路102が広く知られている(たとえば、特許文献1参照。)。

0004

これらの増幅回路は、電子機器に多用されているために、各増幅回路の動作速度を向上させるとともに消費電力を低減させることによって電子機器の高性能化や低消費電力化を図ることが要求されている。
特開平10−3790号公報

発明が解決しようとする課題

0005

ところが、上記従来の増幅回路にあっては、以下に説明する問題点が指摘されていた。

0006

すなわち、差動型増幅回路にあっては、入力信号間電位差が小さい場合でも高速で増幅することができるものの、単一の回路では信号増幅率が低すぎるために、信号増幅率を増加させる必要があり、そのために複数段の増幅回路を直列接続する必要が生じて、消費電力が増大するおそれがあった。

0007

また、ラッチ型増幅回路にあっては、単一の回路で信号増幅率を大きくすることができるものの、ラッチした入力信号間の電位差が微小な範囲では徐々に増幅する必要があり、高速で増幅することができないおそれがあった。

0008

そのため、上記従来の増幅回路にあっては、高速化と低消費電力化とを両立させることができず、近年の各種電子機器の高性能化・低消費電力化の要求に対応することができなかった。

課題を解決するための手段

0009

そこで、請求項1に係る本発明では、差動型増幅回路とラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成することにした。

0010

また、請求項2に係る本発明では、前記請求項1に係る本発明において、前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。

0011

また、請求項3に係る本発明では、メモリセルに増幅回路を接続したメモリ装置において、前記増幅回路は、差動型増幅回路とラッチ型増幅回路とこれら2つの増幅回路の駆動を切替える切替回路とを有し、この切替回路によって前記差動型増幅回路を駆動した後に前記ラッチ型増幅回路を駆動するように構成することにした。

0012

また、請求項4に係る本発明では、前記請求項3に係る本発明において、前記切替回路は、前記ラッチ型増幅回路の駆動を開始した後に前記差動型増幅回路の駆動を停止するようにした。

発明の効果

0013

本発明は、以下に記載する効果を奏する。

0014

すなわち、本発明によれば、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動しているために、増幅回路の高速化と低消費電力化を図ることができる。

0015

特に、ラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止するようにした場合には、差動増幅回路で増幅した信号の低下を防止することができ、より一層増幅回路の高速化及び低消費電力化を図ることができる。

発明を実施するための最良の形態

0016

本発明に係るメモリ装置は、複数のメモリセルからなる記憶領域を有し、1ビットの記憶データを一対のメモリセルを用いて相補的に記憶しており、記憶データを読出す場合には、一対のメモリセルの記憶内容をセンスアンプを用いて増幅してから出力するように構成したものである。

0017

そして、本発明では、増幅回路であるセンスアンプの構成に特徴を有している。

0018

すなわち、本発明に係る増幅回路は、差動対をなすトランジスタを用いた差動型増幅回路とラッチを形成する一対のトランジスタを用いたラッチ型増幅回路とを有するとともに、これら2つの増幅回路の駆動を切替えるための切替回路を有する構成としたものである。

0019

そして、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動することによって、最初に入力信号を差動型増幅回路で増幅し、その後、差動型増幅回路で増幅した入力信号をラッチ型増幅回路でさらに増幅するようにしたものである。

0020

特に、本発明では、切替回路によってラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止するようにしている。

0021

このように、切替回路によって差動型増幅回路を駆動した後にラッチ型増幅回路を駆動することによって、入力信号を差動型増幅回路で増幅した後にラッチ型増幅回路で増幅するようにしているため、差動型増幅回路とラッチ型増幅回路の優れた特性のみを活かして、増幅回路の高速化と低消費電力化とを両立させることができる。

0022

すなわち、前述したように、差動型増幅回路は、入力信号間の電位差が小さい場合でも高速で増幅することができるといった特性を有しており、一方、ラッチ型増幅回路は、入力信号間にある程度の電位差がある場合には高速で増幅することができるとともに、単一の回路だけで信号増幅率を大きくすることができるといった特性を有している。

0023

したがって、増幅開始直後の入力信号間の電位差が小さい場合には、差動型増幅回路を用いて増幅を行い、その後、入力信号間にある程度の電位差が生じた場合には、ラッチ型増幅回路を用いて増幅を行うことで、増幅に要する時間や電力を削減することができ、増幅回路の高速化と低消費電力化とを同時に図ることができるのである。

0024

これにより、この増幅回路を内蔵したメモリ装置や各種信号処理装置やメモリ装置の高速化及び低消費電力化を図ることができ、近年の各種電子機器の高性能化・低消費電力化の要求に対応することができるのである。

0025

しかも、ラッチ型増幅回路を駆動する前に差動型増幅回路の駆動を停止してしまうと、差動型増幅回路で増幅した信号の電位が放電によって低下してしまい、その分だけ増幅に要する時間や電力を余分に消費することになるが、ラッチ型増幅回路の駆動を開始した後に差動型増幅回路の駆動を停止することによって、差動増幅回路で増幅した信号の低下を防止することができ、より一層増幅回路の高速化及び低消費電力化を図ることができる。

0026

以下に、本発明に係る増幅回路の具体的な実施形態について図面を参照しながら説明する。なお、本発明に係る増幅回路は、メモリ装置のセンスアンプに適用できるものであり、また、その他の各種信号処理装置の増幅回路にも適用できるものである。

0027

本発明に係る増幅回路1は、図1に示すように、差動型増幅回路2とラッチ型増幅回路3とこれら2つの増幅回路2,3の駆動を切替える切替回路4とで構成している。

0028

差動型増幅回路2は、差動対をなすNチャンネルMOS型のトランジスタ(FET)Q1,Q2と一対の抵抗R1,R2と定電流源としてのNチャンネルMOS型のトランジスタ(FET)Q3とで構成している。

0029

具体的には、差動型増幅回路2は、電源端子VDDに抵抗R1,R2の一方の端子を接続し、この抵抗R1,R2の他方の端子にトランジスタQ1,Q2のドレイン端子を接続し、このトランジスタQ1,Q2のゲート端子入力端子Tina,Tinbを接続し、さらには、トランジスタQ1,Q2のソース端子に切替回路4を介してトランジスタQ3のドレイン端子を接続し、このトランジスタQ3のソース端子をグランド端子GNDに接続するとともに、トランジスタQ3のゲート端子に所定電圧Vcを印加している。

0030

また、ラッチ型増幅回路3は、ラッチを形成する一対のNチャンネルMOS型のトランジスタ(FET)Q4,Q5と一対の抵抗R1,R2と定電流源としてのNチャンネルMOS型のトランジスタ(FET)Q3とで構成している。ここで、抵抗R1,R2とトランジスタQ3は、前述した差動型増幅回路2と共用している。

0031

具体的には、ラッチ型増幅回路3は、電源端子VDDに抵抗R1,R2の一方の端子を接続し、この抵抗R1,R2の他方の端子にトランジスタQ4,Q5のドレイン端子を接続するとともに、これらのトランジスタQ4,Q5のソース端子とゲート端子とを接続し、さらには、トランジスタQ4,Q5のソース端子に切替回路4を介してトランジスタQ3のドレイン端子を接続し、このトランジスタQ3のソース端子をグランド端子GNDに接続するとともに、トランジスタQ3のゲート端子に所定電圧Vcを印加している。

0032

また、ラッチ型増幅回路3は、トランジスタQ4,Q5のドレイン端子に出力端子Touta,Toutbを接続している。このトランジスタQ4,Q5のドレイン端子には、他方のトランジスタQ4,Q5のゲート端子が接続されるとともに、差動型増幅回路2のトランジスタQ1,Q2のドレイン端子が接続されている。

0033

切替回路4は、2個のNチャンネルMOS型のスイッチングトランジスタ(FET)Q6,Q7で構成しており、スイッチングトランジスタQ6で差動型増幅回路2の駆動を制御し、一方、スイッチングトランジスタQ7でラッチ型増幅回路3の駆動を制御している。

0034

具体的には、切替回路4は、差動型増幅回路2のトランジスタQ1,Q2のソース端子にスイッチングトランジスタQ6のドレイン端子を接続するとともに、このスイッチングトランジスタQ6のソース端子をトランジスタQ3のドレイン端子に接続し、スイッチングトランジスタQ6のゲート端子にスイッチング信号S1を入力するスイッチ端子T1を接続している。

0035

また、切替回路4は、ラッチ型増幅回路3のトランジスタQ4,Q5のソース端子にスイッチングトランジスタQ7のドレイン端子を接続するとともに、このスイッチングトランジスタQ7のソース端子をトランジスタQ3のドレイン端子に接続し、スイッチングトランジスタQ7のゲート端子にスイッチング信号S2を入力するスイッチ端子T2を接続している。

0036

増幅回路1は、以上に説明したように構成しており、以下に説明するようにして増幅動作を行うようにしている。

0037

すなわち、増幅回路1は、増幅する入力信号を入力端子Tina,Tinbにそれぞれ印加するとともに、スイッチング端子T1,T2にスイッチング信号S1,S2を図2に示すタイミングで印加する。

0038

そして、増幅回路1は、スイッチング信号S1の立ち上がりとともに差動型増幅回路2を駆動し、入力端子Tina,Tinbに印加された入力信号間の電位差を増幅する。

0039

その後、増幅回路1は、スイッチング信号S2の立ち上がりとともにラッチ型増幅回路3を駆動し、これにより、差動型増幅回路2で増幅された信号は、ラッチ型増幅回路3のトランジスタQ4,Q5でラッチされるとともに、引き続きラッチ型増幅回路3でスイッチング信号S2が立ち下がるまで増幅される。

0040

差動型増幅回路2は、スイッチング信号S1の立ち上がりとともに駆動を開始し、スイッチング信号S2の立ち上がりから所定時間をあけた後に、スイッチング信号S1の立ち下がりとともに駆動を停止する。

0041

このようにして、増幅回路1は、初めに差動型増幅回路2によって電位差が小さい入力信号をある程度の電位差が生じるまで高速で増幅を行い、その後、ラッチ型増幅回路3によって高増幅率で高速で増幅を行うようにしている。

0042

これにより、増幅回路1は、増幅に要する時間や電力を削減して、高速化及び低消費電力化を図っている。

0043

しかも、増幅回路1は、ラッチ型増幅回路3の駆動を開始した後に差動型増幅回路2の駆動を停止することによって、差動型増幅回路2で増幅した信号の低下を防止して、より一層増幅回路1の高速化及び低消費電力化を図っている。

0044

本発明に係る増幅回路1は、以上に説明した回路に限定されるものではない。すなわち、図3に示す増幅回路5のように、負荷となる抵抗R1,R2に変えて常に導通状態としたトランジスタ(FET)Q8,Q9を用いてもよく、また、図4に示す増幅回路6のように、差動型増幅回路2とラッチ型増幅回路3のそれぞれに定電流源となるトランジスタ(FET)Q10,Q11を設けてもよく、また、図5に示す増幅回路7のように、図3及び図4に示す回路を組み合わせたものでもよい。

図面の簡単な説明

0045

本発明に係る増幅回路を示す回路図。
スイッチング信号のタイミングを示すタイミングチャート
他の増幅回路を示す回路図。
他の増幅回路を示す回路図。
他の増幅回路を示す回路図。
従来の増幅回路を示す回路図。
従来の増幅回路を示す回路図。

符号の説明

0046

1増幅回路
2差動型増幅回路
3ラッチ型増幅回路
4切替回路
Q1〜Q5トランジスタ
Q6,Q7スイッチングトランジスタ
R1,R2抵抗
Tina,Tinb入力端子
Touta,Toutb出力端子
S1,S2スイッチング信号
T1,T2 スイッチ端子

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