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図面 (13)

課題

本発明は、動作周波数に応じて容易に出力の変化率切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。

解決手段

動作周波数が高いときは、出力端子UTからの出力の変化率を急峻なものとするため、選択制御信号をローとしてMOSトランジスタT5b,T6bをONとして、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を小さくする。又、動作周波数が低いときは、出力端子OUTからの出力の変化率を緩やかなものとするため、選択制御信号をハイとしてMOSトランジスタT5b,T6bをOFFとして、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を大きくする。

概要

背景

従来より使用されている出力バッファ回路は、例えば、図9のように、データ信号(図中のDATA)及びイネーブル信号(図中のENL)が入力されるNORゲートNOと、NORゲートNOの出力がゲートに接続されるとともにソース接地されたNチャネルMOSトランジスタTxとを備え、MOSトランジスタTxのドレイン出力端子UTが設けられる。このような出力バッファ回路がサーマルプリントヘッドで用いられたとき、図9のように、出力端子OUTに一端が接続されるとともに他端に電圧VHが印加されたヒータ用の抵抗Rが設置される。

概要

本発明は、動作周波数に応じて容易に出力の変化率切り換えることができるとともに回路サイズの小型化をった出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。動作周波数が高いときは、出力端子OUTからの出力の変化率を急峻なものとするため、選択制御信号をローとしてMOSトランジスタT5b,T6bをONとして、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を小さくする。又、動作周波数が低いときは、出力端子OUTからの出力の変化率を緩やかなものとするため、選択制御信号をハイとしてMOSトランジスタT5b,T6bをOFFとして、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を大きくする。

目的

本発明は、動作周波数に応じて容易に出力の変化率を切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、前記論理ゲート素子は、前記論理ゲート素子を構成するトランジスタON抵抗による合成抵抗の大きさを変化させる選択制御信号が入力されるとともに、該選択制御信号によってON/OFF切り換えられる抵抗値換用トランジスタを備え、前記選択制御信号により前記抵抗値切換用トランジスタのON/OFFを切り換えることで、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする半導体集積回路装置。

請求項2

前記論理ゲート素子に、前記駆動用トランジスタからの出力動作を制御する出力制御信号が入力されるとき、前記論理ゲート素子が、前記出力制御信号が制御電極に入力されるとともに第1電極直流電圧印加される第1トランジスタと、前記出力制御信号によってON/OFF切換が制御され、前記第1トランジスタの第2電極と前記駆動用トランジスタの制御電極との電気的な接離を行うスイッチと、第1電極に前記直流電圧が印加されるとともに前記第1トランジスタの第2電極と前記スイッチとの接続ノードに第2電極が接続され、ON抵抗が前記第1トランジスタより小さい前記抵抗値切換用トランジスタと、を備えることを特徴とする請求項1に記載の半導体集積回路装置。

請求項3

前記スイッチが、前記出力制御信号が制御電極に入力され、前記第1トランジスタの第2電極に第1電極が接続されるとともに前記駆動用トランジスタの制御電極に第2電極が接続された第2トランジスタであることを特徴とする請求項2に記載の半導体集積回路装置。

請求項4

データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、ON抵抗が異なるとともに、前記論理ゲート素子の出力と前記駆動用トランジスタの制御電極との間に並列に接続された複数のトランジスタスイッチを、前記出力バッファ回路内に備え、前記複数のトランジスタスイッチのうちのいずれかをONとして、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする半導体集積回路装置。

請求項5

前記出力バッファ回路を複数備えることを特徴とする請求項1〜請求項4のいずれかに記載の半導体集積回路装置。

技術分野

0001

本発明は、出力バッファ回路を構成する半導体集積回路装置に関するもので、特に、動作クロック周波数に応じて切り換えることのできる出力バッファ回路を構成する半導体集積回路装置に関する。

0002

従来より使用されている出力バッファ回路は、例えば、図9のように、データ信号(図中のDATA)及びイネーブル信号(図中のENL)が入力されるNORゲートNOと、NORゲートNOの出力がゲートに接続されるとともにソース接地されたNチャネルMOSトランジスタTxとを備え、MOSトランジスタTxのドレイン出力端子UTが設けられる。このような出力バッファ回路がサーマルプリントヘッドで用いられたとき、図9のように、出力端子OUTに一端が接続されるとともに他端に電圧VHが印加されたヒータ用の抵抗Rが設置される。

0003

このような出力バッファ回路におけるNORゲートNOは、図10のように構成される。即ち、ソースに電源電圧DDが印加されるとともにイネーブル信号がゲートに入力されるPチャネルのMOSトランジスタT1と、ソースがMOSトランジスタT1のドレインが接続されるとともにデータ信号がゲートに入力されるPチャネルのMOSトランジスタT2と、ソースが接地されるとともにデータ信号がゲートに入力されるMOSトランジスタT3と、ソースが接地されるとともにイネーブル信号がゲートに入力されるMOSトランジスタT4と、を備える。又、MOSトランジスタT3,T4のドレインがMOSトランジスタT2のドレインと接続され、このMOSトランジスタT2〜T4のドレインによる接続ノードが出力となり、MOSトランジスタTxのゲートに接続される。

0004

このような出力バッファ回路においては、ドライバとして働くMOSトランジスタTxのゲートのゲート容量と、MOSトランジスタT1,T2,T4のON抵抗によって、出力端子OUTに現れる電圧変化勾配が生じる。即ち、この出力端子OUTに現れる電圧の変化率は、MOSトランジスタT1,T2のON抵抗による合成抵抗とMOSトランジスタT4のON抵抗とを小さくすると急峻なものとなり、又、MOSトランジスタT1,T2のON抵抗による合成抵抗とMOSトランジスタT4のON抵抗とを大きくすると緩やかなものとなる。このように、NORゲートNO内のMOSトランジスタT1,T2,T4のON抵抗の大きさを変化させることによって、出力端子OUTに現れる電圧変化の勾配を調整することができ、データ信号やイネーブル信号に対する動作周波数高低に応じた出力バッファ回路を構成することができる。

0005

又、従来技術として、ON抵抗の異なる並列に接続されたトランジスタを異なるタイミングでONとして、出力を帰還させることで、まず、出力を緩やかに変化させた後に、次に、出力を急激に変化させるとともに、この出力の変化率を切り換えるタイミングを、帰還された出力が入力されるインバータ回路内閾値を変化させることで調整する出力バッファ回路が提案されている(特許文献1参照)。この出力バッファ回路では、入力端子VINより入力される信号を遅延させるバッファと、出力端子VOUTより出力される信号を帰還させるインバータとを備え、このバッファ及びインバータの出力が入力されるNANDゲートの出力に応じてON抵抗の小さいMOSトランジスタをON/OFF制御する。

0006

よって、この出力バッファ回路からの出力が変化するとき、まず、急激に変化を行った後に、バッファで遅延された信号が与えられて、ON抵抗の小さいMOSトランジスタがOFFとなるため、出力の変化が緩やかになる。その後、インバータにおける閾値を出力端子VOUTからの出力が超えることでインバータからの出力が変化するため、ON抵抗の小さいMOSトランジスタがONとなり、出力の変化が急峻になる。即ち、インバータにおける閾値を調整することによって、出力を急激に変化させる時間を調整することができるため、動作周波数に応じた出力バッファ回路を構成することができる。

0007

しかしながら、図9のような構成の出力バッファ回路及び特許文献1に記載の出力バッファ回路では、NORゲートNO内のMOSトランジスタT1,T4のON抵抗やインバータにおける閾値を、その出力バッファ回路を使用する動作周波数に応じて変更する必要がある。即ち、所定の動作周波数に対する出力バッファ回路として構成されるため、汎用性のある出力バッファではない。それに対して、従来では、図11のように、図10のように構成されるとともに内部のMOSトランジスタT1,T4のON抵抗が異なるNORゲートNO1,NO2を用いることで、使用できる動作周波数の範囲を拡げている。

0008

即ち、図11の出力バッファ回路は、MOSトランジスタT1,T4のON抵抗が大きいNORゲートNO1からの出力を選択するトランジスタスイッチS1と、MOSトランジスタT1,T4のON抵抗が小さいNORゲートNO2からの出力を選択するトランジスタスイッチS2とを備える。そして、NORゲートNO1,NO2のいずれの出力を選択するか設定するための選択制御信号がトランジスタスイッチS1,S2のゲートに与えられ、このトランジスタスイッチS1,S2を介して、NORゲートNO1,NO2のいずれかの出力がMOSトランジスタTxのゲートに入力される。又、トランジスタスイッチS1,S2は、図12のように、並列に接続されたNチャネルのMOSトランジスタTnとPチャネルのMOSトランジスタTpによって構成される。

0009

そして、選択制御信号がトランジスタスイッチS1のNチャネルのMOSトランジスタTnのゲート及びトランジスタスイッチS2のPチャネルのMOSトランジスタTpのゲートに入力される。又、選択制御信号がインバータIxによって反転されて、トランジスタスイッチS1のPチャネルのMOSトランジスタTpのゲート及びトランジスタスイッチS2のNチャネルのMOSトランジスタTnのゲートに入力される。

0010

よって、動作周波数が低いときは、選択制御信号をハイとしてトランジスタスイッチS1をONとし、NORゲートNO1からの出力をMOSトランジスタTxのゲートに与える。又、動作周波数が高いときは、選択制御信号をローとしてトランジスタスイッチS2をONとし、NORゲートNO2からの出力をMOSトランジスタTxのゲートに与える。このように、図11のように構成すると、選択制御信号を切り換えることで、容易に動作周波数に応じた出力変化を行う出力バッファ回路を構成することができる。

背景技術

0011

【特許文献1】
特開2001−292056号公報

0012

しかしながら、出力バッファ回路を図11のように構成したとき、NORゲートNO1,NO2及びトランジスタスイッチS1,S2を備えるため、図9や特許文献1のような出力バッファ回路に比べて、その回路規模が大きくなる。そのため、このような出力バッファ回路を備える半導体集積回路装置の小型化の妨げとなり、更に、この半導体集積回路装置を備えるサーマルプリンタヘッドなどにおいては、印字ビット数に応じて出力バッファ回路が設けられ、その印字ビット数を乗じた分だけ更に装置規模が大きくなる。

発明が解決しようとする課題

0013

本発明は、動作周波数に応じて容易に出力の変化率を切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。

0014

上記目的を達成するために、請求項1に記載の半導体集積回路装置は、データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、前記論理ゲート素子は、前記論理ゲート素子を構成するトランジスタのON抵抗による合成抵抗の大きさを変化させる選択制御信号が入力されるとともに、該選択制御信号によってON/OFFが切り換えられる抵抗値換用トランジスタを備え、前記選択制御信号により前記抵抗値切換用トランジスタのON/OFFを切り換えることで、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする。

0015

この構成によると、前記論理ゲート素子内に設けた前記抵抗値切換用トランジスタにより、前記論理ゲート素子を構成するトランジスタのON抵抗による合成抵抗を切り換えることができる。よって、従来のように、ON抵抗の異なるトランジスタによって構成されることでその合成抵抗が異なる複数の論理ゲート素子を設ける必要がなく、装置の小型化を図ることができる。又、前記抵抗値切換用トランジスタを複数設けて、前記論理ゲート素子の合成抵抗の抵抗値を複数切り換える事ができるようにしても構わない。

0016

又、このような半導体集積回路装置において、請求項2に記載するように、前記論理ゲート素子に、前記駆動用トランジスタからの出力動作を制御する出力制御信号が入力されるとき、前記論理ゲート素子が、前記出力制御信号が制御電極に入力されるとともに第1電極直流電圧が印加される第1トランジスタと、前記出力制御信号によってON/OFF切換が制御され、前記第1トランジスタの第2電極と前記駆動用トランジスタの制御電極との電気的な接離を行うスイッチと、第1電極に前記直流電圧が印加されるとともに前記第1トランジスタの第2電極と前記スイッチとの接続ノードに第2電極が接続され、ON抵抗が前記第1トランジスタより小さい前記抵抗値切換用トランジスタと、を備える。

0017

この構成によると、前記抵抗値切換用トランジスタをONとしたとき、前記第1トランジスタと前記抵抗値切換用トランジスタそれぞれのON抵抗による合成抵抗が、前記第1トランジスタのみのON抵抗に比べて小さくなる。よって、前記出力バッファ回路の動作周波数が高いとき、前記抵抗値切換用トランジスタをONとし、又、前記出力バッファ回路の動作周波数が低いとき、前記抵抗値切換用トランジスタをOFFとする。

0018

又、トランジスタをMOSトランジスタとするとき、前記第1トランジスタのゲート幅を幅前記抵抗値切換用トランジスタのゲート幅よりも狭くしても構わないし、前記第1トランジスタのゲート長を幅前記抵抗値切換用トランジスタのゲート長よりも長くしても構わない。更に、前記第1トランジスタと前記スイッチとが同時に前記出力制御信号によってONとされる。

0019

又、前記論理ゲート素子に前記駆動用トランジスタからの出力を決定する出力値決定信号が入力されるとともに、前記出力制御信号が前記駆動用トランジスタの出力動作を禁止許可するとき、前記論理ゲート素子が、前記直流電圧を電源電圧とする前記第1トランジスタ及び前記スイッチ及び前記抵抗値切換用トランジスタと、前記直流電圧を接地電圧とする前記第1トランジスタ及び前記スイッチ及び前記抵抗値切換用トランジスタと、前記電源電圧側の前記スイッチからの出力と前記接地電圧側の前記スイッチの出力とを前記出力値決定信号の値に応じて選択して前記駆動用トランジスタの制御電極に出力する選択スイッチと、を備えるものとしても構わない。

0020

このとき、前記電源電圧側の前記第1トランジスタ及び前記抵抗値切換用トランジスタがPチャネルのMOSトランジスタであるとともに、前記接地電圧側の前記第1トランジスタ及び前記抵抗値切換用トランジスタがNチャネルのMOSトランジスタであるものとしても構わない。

0021

又、前記抵抗値切換用トランジスタを複数備えるものとし、当該抵抗値切換用トランジスタが前記第1トランジスタと並列に接続され、ONとされる前記抵抗値切換用トランジスタの数に応じて、前記論理ゲート素子内の合成抵抗の値を変化させるようにしても構わない。

0022

又、請求項3に記載するように、請求項2に記載の半導体集積回路装置において、前記スイッチを、前記出力制御信号が制御電極に入力され、前記第1トランジスタの第2電極に第1電極が接続されるとともに前記駆動用トランジスタの制御電極に第2電極が接続された第2トランジスタとしても構わない。このとき、前記スイッチが前記電源電圧側と前記接地電圧側に設けられるとき、前記電源電圧側の前記第2トランジスタがPチャネルのMOSトランジスタであるとともに前記接地電圧側の第2トランジスタがNチャネルのMOSトランジスタであるものとしても構わない。

0023

又、請求項1に記載の半導体集積回路装置において、前記論理ゲート素子が、制御電極が入力となるとともに前記直流電圧と前記論理ゲート素子の出力との間に直列に接続された複数の第1トランジスタと、前記直流電圧が第1電極に印加されるとともに前記第1トランジスタの接続ノードそれぞれに第2電極が接続され、そのON抵抗が前記第1トランジスタのON抵抗より小さい複数の前記抵抗値切換用トランジスタと、を備えるものとしても構わない。更に、このとき、別の論理ゲート素子の出力が前記第1トランジスタの制御電極に入力されるものとしても構わない。

0024

又、請求項4に記載の半導体集積回路装置は、データが入力される論理ゲート素子と、該論理ゲート素子からの出力が制御電極に入力されて該論理ゲート素子からの出力に応じて駆動する駆動用トランジスタと、から構成される出力バッファ回路を備えた半導体集積回路装置において、ON抵抗が異なるとともに、前記論理ゲート素子の出力と前記駆動用トランジスタの制御電極との間に並列に接続された複数のトランジスタスイッチとを、前記出力バッファ回路内に備え、前記複数の第2トランジスタスイッチのうちのいずれかをONとして、前記駆動出力用トランジスタによる出力の変化率を切り換えることを特徴とする。

0025

この構成において、前記トランジスタスイッチが第1トランジスタスイッチと第2トランジスタスイッチの2つであるものとする。このとき、前記第1トランジスタスイッチのON抵抗が前記第2トランジスタスイッチのON抵抗よりも大きいとき、前記出力バッファ回路の動作周波数が低い場合、前記第1トランジスタスイッチをONとするとともに前記第2トランジスタスイッチをOFFとし、又、前記出力バッファ回路の動作周波数が高い場合、前記第1トランジスタスイッチをOFFとするとともに前記第2トランジスタスイッチをONとする。

0026

このとき、前記トランジスタスイッチをそれぞれ、同一極性のMOSトランジスタ1つで構成されるものとしても構わない。又、前記トランジスタスイッチをそれぞれ、逆極性となる2つのMOSトランジスタが並列に接続された回路で構成されるものとしても構わない。このとき、前記トランジスタスイッチそれぞれを構成するMOSトランジスタのゲート幅及びゲート長を異なるものとすることによって、前記トランジスタそれぞれのON抵抗を異なるものとする。

課題を解決するための手段

0027

又、請求項5に記載するように、請求項1〜請求項4のいずれかに記載の半導体集積回路装置において、前記出力バッファ回路を複数備えるものとして、出力ビット数に応じて前記出力バッファ回路を備えた半導体集積回路装置を構成しても構わない。このような半導体集積回路装置を、例えば、サーマルプリントヘッドなどに用いることができる。

0028

<第1の実施形態>
本発明の第1の実施形態について、図面を参照して説明する。図1は、本実施形態における出力バッファ回路の構成を示す回路図である。図2は、図1の出力バッファ回路の等価回路を示す回路図である。

0029

図1の出力バッファ回路は、ゲートにイネーブル信号(図中のENL)が入力されるPチャネルのMOSトランジスタT1,T5a及びNチャネルのMOSトランジスタT4,T6aと、ゲートにデータ信号(図中のDATA)が入力されるPチャネルのMOSトランジスタT2及びNチャネルのMOSトランジスタT3と、選択制御信号がゲートに入力されるPチャネルのMOSトランジスタT5bと、インバータIxで反転された選択制御信号がゲートに入力されるNチャネルのMOSトランジスタT6bと、インバータIxと、で構成されるNORゲートNOxを備える。このNORゲートNOxは、イネーブル信号とデータ信号とが入力されるとともに、選択制御信号によって内部の合成抵抗が切り換えられる。又、図1の出力バッファ回路は、このNORゲートNOxの出力がゲートに接続されるとともにドライバとなるNチャネルのMOSトランジスタTxを備える。

0030

又、MOSトランジスタT5a,T5bのソースに直流電圧VDD(電源電圧)に印加されるとともに、MOSトランジスタT5a,T5bのドレインにMOSトランジスタT1のソースが接続され、更に、MOSトランジスタT1のドレインにMOSトランジスタT2のソースが接続される。一方、MOSトランジスタT3,T6a,T6bのソースが接地されるとともに、MOSトランジスタT6a,T6bのドレインにMOSトランジスタT4のソースが接続され、更に、MOSトランジスタT3,T4のドレインにMOSトランジスタT2のドレインが接続される。

0031

そして、MOSトランジスタT2〜T4のドレインが接続される接続ノードがNORゲートNOxの出力となり、MOSトランジスタTxのゲートに接続される。このMOSトランジスタTxは、そのソースが接地されるとともに、そのドレインに出力端子OUTが設けられる。更に、このような出力バッファ回路がサーマルプリントヘッドで用いられたとき、出力端子OUTに一端が接続されるとともに他端に電圧VHが印加されたヒータ用の抵抗Rが設置される。

0032

又、MOSトランジスタT5a,T6aのON抵抗が、MOSトランジスタT1〜T4,T5b,T6bのON抵抗と比べて大きくなるように、MOSトランジスタT1〜T4,T5a,T5b,T6a,T6bを設定する。即ち、MOSトランジスタT5a,T6aのゲート幅を、MOSトランジスタT1〜T4,T5b,T6bのゲート幅に比べて狭くなるように設定しても構わないし、MOSトランジスタT5a,T6aのゲート長を、MOSトランジスタT1〜T4,T5b,T6bのゲート長に比べて長くなるように設定しても構わない。

0033

このような出力バッファ回路において、選択制御信号を切り換えることによって、MOSトランジスタT5b,T6bのON/OFF切換制御を行う。即ち、選択制御信号がローのとき、ローの選択制御信号がゲートに入力されるMOSトランジスタT5bがONとなるとともに、インバータIxでハイに反転された選択制御信号がゲートに入力されるMOSトランジスタT6bがONとなる。逆に、選択制御信号がハイのとき、ハイの選択制御信号がゲートに入力されるMOSトランジスタT5bがOFFとなるとともに、インバータIxでローに反転された選択制御信号がゲートに入力されるMOSトランジスタT6bがOFFとなる。

0034

又、MOSトランジスタT5a,T5bが並列であるため、MOSトランジスタT5bをONとしたときのMOSトランジスタT1,T5a,T5bのON抵抗による合成抵抗が、MOSトランジスタT5bをOFFとしたときのMOSトランジスタT1,T5aのON抵抗による合成抵抗よりも低くなる。同様に、MOSトランジスタT6a,T6bが並列であるため、MOSトランジスタT6bをONとしたときのMOSトランジスタT4,T6a,T6bのON抵抗による合成抵抗が、MOSトランジスタT6bをOFFとしたときのMOSトランジスタT4,T6aのON抵抗による合成抵抗よりも低くなる。

0035

即ち、図1の出力バッファ回路は、動作周波数が低い場合、ドライバとなるMOSトランジスタTxのゲート電圧を緩やかに変化させるため、選択制御信号をハイとしてMOSトランジスタT5b,T6bをOFFとし、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を大きくして動作を行う。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、MOSトランジスタT1,T2,T5aがONであるとともにMOSトランジスタT3,T4,T6aがOFFである。そのため、MOSトランジスタT1,T2,T5aのON抵抗による合成抵抗を通じてドライバであるMOSトランジスタTxのゲート容量Cに流れる電流量が少ないことから、MOSトランジスタTxのゲート電圧が緩やかに高くなり、抵抗Rに流れる電流量が緩やかに増加する。

0036

又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、MOSトランジスタT1,T5aがOFFとなるとともにMOSトランジスタT4,T6aがONとなる。そのため、MOSトランジスタT4,T6aのON抵抗による合成抵抗を通じてMOSトランジスタTxのゲート容量Cから流れる電流量が少ないことから、MOSトランジスタTxのゲート電圧が緩やかに低くなり、抵抗Rに流れる電流量が緩やかに減少する。又、データ信号がハイである場合は、MOSトランジスタT2がOFFであるとともにMOSトランジスタT3がONであるために、MSOトランジスタTxのゲート電圧がローのままであるため、抵抗Rには電流が流れない。

0037

逆に、動作周波数が高い場合、ドライバとなるMOSトランジスタTxのゲート電圧を急激に変化させるため、選択制御信号をローとしてMOSトランジスタT5b,T6bをONとし、NORゲートNOx内のMOSトランジスタのON抵抗による合成抵抗を小さくして動作を行う。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、MOSトランジスタT1,T2,T5a,T5b,T6bがONであるとともにMOSトランジスタT3,T4,T6aがOFFである。そのため、MOSトランジスタT1,T2,T5a,T5bのON抵抗による合成抵抗を通じてドライバであるMOSトランジスタTxのゲート容量Cに流れる電流量が多いことから、MOSトランジスタTxのゲート電圧が急激に高くなり、抵抗Rに流れる電流量が急激に増加する。

0038

又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、MOSトランジスタT1,T5aがOFFとなるとともにMOSトランジスタT4,T6aがONとなる。そのため、MOSトランジスタT4,T6a,T6bのON抵抗による合成抵抗を通じてMOSトランジスタTxのゲート容量Cから流れる電流量が多いことから、MOSトランジスタTxのゲート電圧が急激に低くなり、抵抗Rに流れる電流量が急激に減少する。又、データ信号がハイである場合は、MOSトランジスタT2がOFFであるとともにMOSトランジスタT3がONであるために、MSOトランジスタTxのゲート電圧がローのままであるため、抵抗Rには電流が流れない。

0039

このように構成することで、図1のような出力バッファ回路は、図2のような等価回路による出力バッファ回路を構成することとなる。即ち、直流電圧VDDが一端に印加された抵抗R1a,R1bと、一端が接地された抵抗R2a,R2bと、抵抗R1a,R1bそれぞれの他端の間に接続されたスイッチSW1と、抵抗R2a,R2bそれぞれの他端の間に接続されたスイッチSW2と、抵抗R1a,R2aそれぞれの他端に2接点が接続された3接点スイッチSW3と、スイッチSW3の残りの接点に一端が接続されるとともに他端がMOSトランジスタTxのゲートに他端が接続されたスイッチSW4と、MOSトランジスタTxとを備える。

0040

このとき、スイッチSW1,SW2が選択制御信号によってON/OFF制御が行われ、又、スイッチSW3がデータ信号によって接点の切換制御が行われ、更に、スイッチSW4がイネーブル信号によってON/OFF制御が行われる。即ち、選択制御信号がローのとき、スイッチSW1,SW2がONとされて、NORゲートNOxの合成抵抗を小さくするとともに、選択制御信号がハイのとき、スイッチSW1,SW2がOFFとされて、NORゲートNOxの合成抵抗を大きくする。又、データ信号がローのとき、抵抗R1aとスイッチSW4とを接続するとともに、データ信号がハイのとき、抵抗R2aとスイッチSW4とを接続する。更に、イネーブル信号がローのとき、スイッチSW4をONとするとともに、イネーブル信号がハイのとき、スイッチSW4をOFFとする。

0041

又、サーマルプリントヘッドなどのドライバに用いられる半導体集積回路装置は、図1のような出力バッファ回路を、その印字ビット数に応じた数だけ設けられる。よって、印字ビット数がnビットである場合、図3のように、ドライバとなる半導体集積回路装置には、図1のNORゲートNOxとドライバとなるMOSトランジスタTxとがそれぞれn個設けられる。更に、図1のように構成したとき、図11に示す従来の構成のように、選択可能なNORゲートを2つ設ける必要がなく、又、NORゲートを選択するためのトランジスタスイッチも設ける必要がなくなる。このことより、1つの出力バッファ回路に対するMOSトランジスタの数が少なくなることより、この出力バッファ回路の設置面積が小さくなる。そのため、図3のように複数の出力バッファ回路が設けられる半導体集積回路装置においては、従来と比べて更に小型化されることとなる。

0042

尚、本実施形態において、出力バッファ回路においてNORゲートが用いられるものとしたが、NORゲート以外の論理ゲート素子が設けられるものとしても構わない。即ち、例えば、NORゲートNOxの代わりに、NANDゲートNAが設けられる場合、図4のように構成される。このとき、NANDゲートNAは、接地電位とMOSトランジスタTxのゲートとの間に直列に接続されたNチャネルのMOSトランジスタTa5a,Ta1,Ta2と、MOSトランジスタTa5aと並列に接続されたNチャネルのMOSトランジスタTa5bと、電圧VDDとMOSトランジスタTxのゲートとの間に直列に接続されたPチャネルのMOSトランジスタTa4,Ta6aと、MOSトランジスタTa6aと並列に接続されたPチャネルのMOSトランジスタTa6bと、MOSトランジスタTa4,Ta6a,Ta6bによる回路と並列に接続されたPチャネルのMOSトランジスタTa3とを備える。

0043

そして、MOSトランジスタTa1,Ta4,Ta5a,Ta6aのゲートにイネーブル信号が入力され、MOSトランジスタTa2,Ta3のゲートにデータ信号が入力され、MOSトランジスタTa5bのゲートにインバータIxで反転された選択制御信号が入力され、MOSトランジスタTa6bのゲートに選択制御信号が入力される。

0044

よって、選択制御信号がローのとき、MOSトランジスタTa5b,Ta6bがONとなるため、NANDゲートNA内の合成抵抗が小さくなり、NANDゲートNAの出力が急激に変化するため、NANDゲートNAの出力により駆動されるドライバ用のMOSトランジスタに与えるゲート電圧の変化が急峻になる。又、選択制御信号がハイのとき、MOSトランジスタTa5b,Ta6bがOFFとなるため、NANDゲートNA内の合成抵抗が大きくなり、NANDゲートNAの出力が緩やかに変化するため、NANDゲートNAの出力により駆動されるドライバ用のMOSトランジスタに与えるゲート電圧の変化が緩やかになる。又、このドライバ用のMOSトランジスタはPチャネルのMOSトランジスタであっても構わない。

0045

このように、本実施形態の半導体集積回路装置は、ドライバ用のMOSトランジスタと、このドライバ用のMOSトランジスタを駆動するために出力がドライバ用のMOSトランジスタのゲートに接続される論理ゲート素子とを備えるとともに、この論理ゲート素子内の合成抵抗が選択制御信号に応じて変化するものであり、論理ゲート素子が上述のNORゲートNOx及びNANDゲートNAに限定されるものではない。

0046

又、上述のNORゲートNOx及びNANDゲートNAにおいて、MOSトランジスタT5b,T6bそれぞれのON抵抗、又は、MOSトランジスタTa5b,Ta6bそれぞれのON抵抗を別々に調整することができる。よって、出力バッファ回路からの出力を増加させるときと減少させるときそれぞれに対する変化率を異なるものに調整することができる。

0047

又、上述のNORゲートNOx及びNANDゲートNAにおいて、MOSトランジスタT5b,T6b又はMOSトランジスタTa5b,Ta6bそれぞれと並列に接続されるMOSトランジスタを備えるようにするとともに、これらのMOSトランジスタのON抵抗を異なるものとしても構わない。このとき、MOSトランジスタT5b,T6b又はMOSトランジスタTa5b,Ta6bそれぞれと並列に接続されたMOSトランジスタにおいてONとするMOSトランジスタを選択制御信号によって行う。そして、このMOSトランジスタT5b,T6b又はMOSトランジスタTa5b,Ta6bそれぞれと並列に接続されたMOSトランジスタのうちONとするMOSトランジスタを選択制御信号によって設定することで、複数の動作周波数に応じた出力変化に調整することできる出力バッファ回路を構成できる。

0048

<第2の実施形態>
本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態における出力バッファ回路の構成を示す回路図である。図6は、図5の出力バッファ回路の等価回路を示す回路図である。

0049

図5の出力バッファ回路は、ゲートにイネーブル信号が入力されるPチャネルのMOSトランジスタT1及びNチャネルのMOSトランジスタT4と、ゲートにデータ信号が入力されるPチャネルのMOSトランジスタT2及びNチャネルのMOSトランジスタT3とで構成されるNORゲートNOを備えるとともに、このNORゲートNOの出力がソースに与えられるとともに並列に接続されるPチャネルのMOSトランジスタT7a,T7bを備える。又、図5の出力バッファ回路は、MOSトランジスタT7a,T7bのドレイン同士の接続ノードがゲートに接続されるとともにドライバとなるNチャネルのMOSトランジスタTxを備える。

0050

この出力バッファ回路において、MOSトランジスタT7aのゲートにインバータIxで反転された選択制御信号が入力されるとともに、MOSトランジスタT7bのゲートに選択制御信号が入力される。又、MOSトランジスタT1〜T4によるNORゲートNOは、従来と同様、図10のような接続関係となるため、MOSトランジスタT7a,T7bのソース同士の接続ノードがMOSトランジスタT2〜T4のドレイン同士の接続ノードに接続される。

0051

更に、MOSトランジスタT7aのON抵抗が、MOSトランジスタT1〜T4,T7bのON抵抗と比べて大きくなるように、MOSトランジスタT1〜T4,T7a,T7bを設定する。即ち、MOSトランジスタT7aのゲート幅を、MOSトランジスタT1〜T4,T7bのゲート幅に比べて狭くなるように設定しても構わないし、MOSトランジスタT7aのゲート長を、MOSトランジスタT1〜T4,T7bのゲート長に比べて長くなるように設定しても構わない。

0052

このような出力バッファ回路において、選択制御信号を切り換えることによって、MOSトランジスタT7a,T7bのON/OFF切換制御を行う。即ち、選択制御信号がハイのとき、インバータIxでローに反転された選択制御信号がゲートに入力されるMOSトランジスタT7aがONとなるとともに、ハイの選択制御信号がゲートに入力されるMOSトランジスタT7bがOFFとなる。逆に、選択制御信号がローのとき、インバータIxでハイに反転された選択制御信号がゲートに入力されるMOSトランジスタT7aがOFFとなるとともに、ローの選択制御信号がゲートに入力されるMOSトランジスタT7bがONとなる。

0053

よって、図5の出力バッファ回路は、動作周波数が低い場合、ドライバとなるMOSトランジスタTxのゲート電圧を緩やかに変化させるため、選択制御信号をハイとして、MOSトランジスタT7aをONとするとともにMOSトランジスタT7bをOFFとする。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、MOSトランジスタT1,T2,T7aがONであるとともにMOSトランジスタT3,T4,T7bがOFFである。そのため、MOSトランジスタT1,T2,T7aのON抵抗による合成抵抗を通じてドライバであるMOSトランジスタTxのゲート容量Cに流れる電流量が少ないことから、MOSトランジスタTxのゲート電圧が緩やかに高くなり、抵抗Rに流れる電流量が緩やかに増加する。

0054

又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、MOSトランジスタT1がOFFとなるとともにMOSトランジスタT4がONとなる。そのため、MOSトランジスタT4,T7aのON抵抗による合成抵抗を通じてMOSトランジスタTxのゲート容量Cから流れる電流量が少ないことから、MOSトランジスタTxのゲート電圧が緩やかに低くなり、抵抗Rに流れる電流量が緩やかに減少する。又、データ信号がハイである場合は、MOSトランジスタT2がOFFであるとともにMOSトランジスタT3がONであるために、MSOトランジスタTxのゲート電圧がローのままであるため、抵抗Rには電流が流れない。

0055

逆に、動作周波数が高い場合、ドライバとなるMOSトランジスタTxのゲート電圧を急激に変化させるため、選択制御信号をローとして、MOSトランジスタT7aをOFFとするとともにMOSトランジスタT7bをONとする。このとき、ローのデータ信号が与えられるとき、イネーブル信号がローとなりドライバからの出力が許可されると、MOSトランジスタT1,T2,T7bがONであるとともにMOSトランジスタT3,T4,T7aがOFFである。そのため、MOSトランジスタT1,T2,T7bのON抵抗による合成抵抗を通じてドライバであるMOSトランジスタTxのゲート容量Cに流れる電流量が多いことから、MOSトランジスタTxのゲート電圧が急激に高くなり、抵抗Rに流れる電流量が急激に増加する。

0056

又、イネーブル信号が所定時間ローとなった後にハイに戻って出力が禁止されると、MOSトランジスタT1がOFFとなるとともにMOSトランジスタT4がONとなる。そのため、MOSトランジスタT4,T7bのON抵抗による合成抵抗を通じてMOSトランジスタTxのゲート容量Cから流れる電流量が多いことから、MOSトランジスタTxのゲート電圧が急激に低くなり、抵抗Rに流れる電流量が急激に減少する。又、データ信号がハイである場合は、MOSトランジスタT2がOFFであるとともにMOSトランジスタT3がONであるために、MSOトランジスタTxのゲート電圧がローのままであるため、抵抗Rには電流が流れない。

0057

このように構成することで、図5のような出力バッファ回路は、図6のような等価回路による出力バッファ回路を構成することとなる。即ち、直流電圧VDD(電源電圧)が一端に印加された抵抗R1と、一端が接地された抵抗R2と、抵抗R1,R2それぞれの他端に2接点が接続された3接点スイッチSW3と、スイッチSW3の残りの接点に一端が接続されたスイッチSW4と、スイッチSW4の他端に一接点が接続された3接点スイッチSW5と、スイッチSW5の残りの2接点それぞれに一端が接続された抵抗R3a,R3bと、抵抗R3a,R3bの他端が接続された接続ノードにゲートが接続されたMOSトランジスタTxとを備える。又、抵抗R3a,R3bにおいて、抵抗R3aの方が抵抗R3bよりも抵抗が大きい。

0058

このとき、スイッチSW3がデータ信号によって接点の切換制御が行われ、又、スイッチSW4がイネーブル信号によってON/OFF制御が行われ、スイッチSW5が選択制御信号によって接点の切換制御が行われる。即ち、選択制御信号がローのとき、スイッチSW5によって、抵抗の小さい抵抗R3bとスイッチSW4とが接続される。又、選択制御信号がハイのとき、スイッチSW5によって、抵抗の大きい抵抗R3aとスイッチSW4とが接続される。又、データ信号がローのとき、抵抗R1とスイッチSW4とを接続するとともに、データ信号がハイのとき、抵抗R2とスイッチSW4とを接続する。更に、イネーブル信号がローのとき、スイッチSW4をONとするとともに、イネーブル信号がハイのとき、スイッチSW4をOFFとする。

0059

又、サーマルプリントヘッドなどのドライバに用いられる半導体集積回路装置は、図5のような出力バッファ回路を、その印字ビット数に応じた数だけ設けられる。よって、印字ビット数がnビットである場合、図7のように、ドライバとなる半導体集積回路装置には、図5のNORゲートNOとMOSトランジスタTx,T7a,T7bがそれぞれn個設けられる。又、インバータIxは、この半導体集積回路装置に1つ設けられるのみである。更に、図5のように構成したとき、図1に示す構成と比べて、1つの出力バッファ回路を構成するMOSトランジスタの数が更に少なくなる。このことより、1つの出力バッファ回路に対するMOSトランジスタの数が少なくなることより、この出力バッファ回路の設置面積が第1の実施形態と比べて小さくなる。そのため、図7のように複数の出力バッファ回路が設けられる半導体集積回路装置においては、第1の実施形態と比べて更に小型化されることとなる。

0060

尚、本実施形態において、NORゲートNOの出力とMOSトランジスタTxのゲートとの間に、ON抵抗の異なるPチャネルのMOSトランジスタT7a,T7bを並列に接続するものとしたが、ON抵抗の異なるNチャネルのMOSトランジスタを2つ並列に接続するものとしても構わないし、ON抵抗の異なる図12のようなトランジスタスイッチを2つ並列に接続するものとしても構わない。又、NORゲートからの出力がドライバ用のMOSトランジスタTxのゲートに与えられてMOSトランジスタTxが駆動するものとしたが、第1の実施形態と同様、NORゲートに限らず、他の論理ゲート素子としても構わない。

0061

又、NORゲートNOの出力とMOSトランジスタTxのゲートとの間に、ON抵抗の異なるPチャネルのMOSトランジスタT7a,T7bを並列に接続するものとしてが、2つのMOSトランジスタに限らず、2つ以上の複数のON抵抗の異なるMOSトランジスタを並列に接続しても構わない。このとき、NORゲートNOの出力とMOSトランジスタTxのゲートとの間に並列に接続された複数のMOSトランジスタにおいてONとするMOSトランジスタを選択制御信号によって行う。そして、このNORゲートNOの出力とMOSトランジスタTxのゲートとの間に並列に接続された複数のMOSトランジスタにおいてONとするMOSトランジスタを選択制御信号によって設定することで、複数の動作周波数に応じた出力変化に調整することできる出力バッファ回路を構成できる。

0062

又、第1の実施形態や第2の実施形態と異なり、図8のように、出力バッファ回路が、イネーブル信号及びデータ信号が入力されるORゲートOと、ORゲートOからの出力が入力されるインバータIaと、インバータIaからの出力がゲートに入力されるドライバ用のMOSトランジスタTxで構成されるようにしても構わない。このとき、インバータIaは、ゲートがORゲートOの出力に接続されたPチャネルのMOSトランジスタTb1〜Tb4及びNチャネルのMOSトランジスタTc1〜Tc4と、ソースに直流電圧VDDが印加されたPチャネルのMOSトランジスタTd1〜Td3と、ソースが接地されたNチャネルのMOSトランジスタTe1〜Te3とを備える。

0063

そして、MOSトランジスタTb1のソースに直流電圧VDDが印加されるとともに、MOSトランジスタTb1,Td1のドレインにMOSトランジスタTb2のソースが接続され、MOSトランジスタTb2,Td2のドレインにMOSトランジスタTb3のソースが接続され、MOSトランジスタTb3,Td3のドレインにMOSトランジスタTb4のソースが接続される。又、MOSトランジスタTc1のソースが接地されるとともに、MOSトランジスタTc1,Te1のドレインにMOSトランジスタTc2のソースが接続され、MOSトランジスタTc2,Te2のドレインにMOSトランジスタTc3のソースが接続され、MOSトランジスタTc3,Te3のドレインにMOSトランジスタTc4のソースが接続される。

0064

又、MOSトランジスタTb4,Tc4のドレインの接続ノードがインバータIaの出力となり、MOSトランジスタTxのゲートに入力される。更に、MOSトランジスタTd1〜Td3のゲートに選択制御信号SEL1a〜SEL3aが入力されるとともに、MOSトランジスタTe1〜Te3のゲートに選択制御信号SEL1b〜SEL3bが入力される。即ち、選択制御信号SEL1a〜SEL3aがローとなると、MOSトランジスタTd1〜Td3それぞれがONとなる。又、選択制御信号SEL1b〜SEL3bがハイとなると、MOSトランジスタTe1〜Te3それぞれがONとなる。

0065

よって、MOSトランジスタTd1〜Td3,Te1〜Te3のON抵抗を、MOSトランジスタTb1〜Tb4,Tc1〜Tc4のON抵抗よりも小さくすると、選択制御信号SEL1a〜SEL3a,SEL1b〜SEL3bそれぞれの値を制御することで、インバータIa内の電源電圧側及び接地側それぞれの合成抵抗を複数通りに調整することができる。よって、第2の実施形態と同様、ORゲートOについては、合成抵抗の切換が必要でなく、従来と同様のものが使用できる。尚、このように構成するとき、インバータIaの入力に出力が接続される論理ゲート素子として、ORゲートを用いたが、ORゲートに限らず、ANDゲートやNANDゲートやNORゲートなどを使用しても構わない。

発明を実施するための最良の形態

0066

又、上述の各実施形態における出力バッファ回路を備えた半導体集積回路装置は、上述のようにサーマルプリントヘッドのみでなく、出力端子に発光素子を接続する光プリントヘッドなど、サーマルプリントヘッド以外の目的に使用される出力バッファ回路を備えた半導体集積回路装置とすることができる。

図面の簡単な説明

0067

本発明によると、論理ゲート素子内の合成抵抗を切り換えることができるため、又は、論理ゲート素子と駆動用トランジスタの制御電極との間の抵抗値を切り換えることができる複数のトランジスタスイッチを設けたため、従来のように、動作周波数に応じた論理ゲート素子を使用する必要がなくなるとともに、複数の動作周波数に応じた複数の論理ゲート素子を接地する必要がなくなる。よって、動作周波数に応じて論理ゲート素子の特性を切り換えることが容易であるとともに、その装置サイズを大きくする必要がない。又、複数の動作周波数に応じて切換可能な半導体集積回路装置の小型化を図ることができる。

図1
第1の実施形態における出力バッファ回路の構成を示す回路図。
図2
図1の出力バッファ回路の等価回路を示す回路図。
図3
図1の出力バッファ回路を備えた半導体集積回路装置の構成を示すブロック回路図。
図4
第1の実施形態における別の出力バッファ回路の構成を示す回路図。
図5
第2の実施形態における出力バッファ回路の構成を示す回路図。
図6
図5の出力バッファ回路の等価回路を示す回路図。
図7
図5の出力バッファ回路を備えた半導体集積回路装置の構成を示すブロック回路図。
図8
本発明の半導体集積回路装置内の出力バッファ回路の別の構成を示すブロック回路図。
図9
従来の出力バッファ回路の構成を示す回路図。
図10
図9の出力バッファ回路内のNORゲートの構成を示す回路図。
図11
従来の出力バッファ回路の構成を示す回路図。
図12
図11の出力バッファ回路内のトランジスタスイッチの構成を示す回路図。
【符号の説明】
T1〜T4MOSトランジスタ
T5a,T5b MOSトランジスタ
T6a,T6b MOSトランジスタ
T7a,T7b MOSトランジスタ
Txドライバ用のMOSトランジスタ
Ixインバータ
NO,NOx,NO1,NO2 NORゲート

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